KR20040055879A - 온 다이 터미네이션 회로 - Google Patents

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Abstract

본 발명은 온 다이 터미네이션 회로에 관한 것으로써, 특히 풀업 터미네이션 저항의 측정시 풀다운 터미네이션을 오프시키고, 반대로 풀다운 터미네이션 저항의 측정시 풀업 터미네이션을 오프시키도록 하여 저항 측정시 전압과 전류의 충돌을 제거하도록 하는 기술을 개시한다. 이러한 본 발명은 풀업/풀다운 터미네이션 저항을 정확히 측정할 수 있고, 풀업 터미네이션 저항과 풀다운 터미네이션 저항의 불일치를 보정할 수 있으며, 각 핀간의 저항 차이를 보정할 수 있도록 하는 효과를 제공한다.

Description

온 다이 터미네이션 회로{Circuit for controlling on die termination}
본 발명은 온 다이 터미네이션 회로에 관한 것으로써, 특히 디램의 온 다이 터미네이션에서 풀업 터미네이션 저항과 풀다운 터미네이션 저항을 정밀하게 측정하여 보정하도록 하는 기술이다.
도 1은 종래의 온 다이 터미네이션(On die termination) 회로의 구성도이다.
종래의 온 다이 터미네이션 회로는, 입/출력 버퍼(1)와, 입출력핀(2)과, 스위치 SW1과, 스위치 SW2 및 저항 R1,R2을 구비한다.
여기서, 스위치 SW1는 입/출력 버퍼(1)로부터 인가되는 신호를 입/출력핀(2)으로 전송시 저항 R1에 전원전압 Vddq를 인가시킨다. 또한, 스위치 SW2는 입/출력 버퍼(1)로부터 인가되는 신호를 입/출력핀(2)으로 전송시 저항 R2에 접지전압 Vssq를 인가시킨다.
이러한 구성을 갖는 종래의 온 다이 터미네이션 회로는, 온 다이 터미네이션의 사용시 스위치 SW1을 턴온시키고, 온 다이 터미네이션을 사용하지 않을 때는 스위치 SW1을 턴오프시킨다.
그런데, 종래의 이러한 온 다이 터미네이션 회로는, 공정상의 이유로 인하여 풀업 터미네이션 저항인 저항 R1과 풀다운 터미네이션 저항인 저항 R2의 측정값이 미스매치(Mismatch) 되어 터미네이션 저항값이 얼마가 되는지를 정확히 측정할 수 없게 되는 문제점이 있다.
구체적으로 설명하면, 터미네이션 저항의 측정시 스위치 SW1을 턴온시켜야 하는데 이렇게 되면 디램의 입/출력핀(2)으로 일정한 전압과 전류가 흐르게 된다. 그리고, 입/출력핀(2)으로 전압을 포싱(forcing)하면서 흐르는 전류를 검출하여 터미네이션 저항을 측정한다.
이때, 스위치 SW1가 턴온되어 있는 상태에서 특정 장비를 통하여 입/출력핀(2)에 전압을 포싱하면, 기존에 잔류하는 전압/전류와 장비로부터 인가되는 포싱 전압/전류가 충돌하게 된다. 따라서, 정확한 터미네이션 저항을 측정할 수 없게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 풀업 터미네이션 저항의 측정시 풀다운 터미네이션쪽을 테스트 모드로 오프시키고, 풀다운 터미네이션 저항의 측정시 풀업 터미네이션쪽을 테스트 모드로 오프시킴으로써 전압과 전류의 충돌을 제거하여 정확한 터미네이션 저항을 측정하도록 하는데 그 목적이 있다.
도 1은 종래의 온 다이 터미네이션 회로에 관한 회로도.
도 2는 본 발명에 따른 온 다이 터미네이션 회로에 관한 구성도.
도 3은 도 2의 상세 회로도.
도 4는 본 발명에 따른 온 다이 터미네이션 회로의 다른 실시예.
상기한 목적을 달성하기 위한 본 발명의 온 다이 터미네이션 회로는, 입/출력핀에 인가되는 전압을 풀업시키는 제 1스위칭부와, 입/출력핀에 인가되는 전압을 풀다운시키는 제 2스위칭부 및 터미네이션 인에이블 신호 및 테스트 모드 인에이블 신호를 입력받아 제 1스위칭부 및 제 2스위칭부의 풀업/풀다운 터미네이션을 각각 상이하게 제어하는 제어수단을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 온 다이 터미네이션 회로의 구성도이다.
본 발명은 입/출력 버퍼(10)와, 입/출력핀(20)과, 스위칭부 SW3, SW4와, 저항 R3,R4 및 제어부(30,40)를 구비한다.
여기서, 제어부(30)는 터미네이션 인에이블 신호 ODT_en와 테스트 모드 인에이블 신호 TM1_en를 입력받아 스위칭 제어신호 SC1를 출력한다. 스위칭부 SW3는 스위칭 제어신호 SC1에 따라 전원전압 Vddq을 저항 R3의 일단에 출력한다.
그리고, 제어부(40)는 터미네이션 인에이블 신호 ODT_en와 테스트 모드 인에이블 신호 TM2_en를 입력받아 스위칭 제어신호 SC2를 출력한다. 스위칭부 SW4는 스위칭 제어신호 SC2에 따라 접지전압 Vssq를 저항 R4의 일단에 출력한다.
도 3의 도 2에 나타낸 본 발명의 상세 회로도이다.
먼저, 스위칭부 SW3는 전원전압 Vddq 인가단과 저항 R3 사이에 연결되어 게이트를 통해 제어부(30)로부터 인가되는 스위칭 제어신호 SC1가 입력되는 PMOS트랜지스터 P1를 구비한다.
제어부(30)는 로직 로우일때 인에이블되는 터미네이션 인에이블 신호 ODT_en와 테스트 모드 인에이블 신호 TM1_en를 노아연산하는 노아게이트 NOR1와, 노아게이트 NOR1을 반전하여 스위칭 제어신호 SC1을 출력하는 인버터 IV1을 구비한다.
또한, 스위칭부 SW4는 접지전압 Vssq 인가단과 저항 R4 사이에 연결되어 게이트를 통해 제어부(40)로부터 인가되는 스위칭 제어신호 SC2가 입력되는 NMOS트랜지스터 N1를 구비한다.
제어부(40)는 로직 로우일때 인에이블되는 터미네이션 인에이블 신호 ODT_en와 테스트 모드 인에이블 신호 TM2_en를 노아연산하는 노아게이트 NOR2를 구비한다.
이러한 구성을 갖는 본 발명은 다음과 같은 동작과정을 갖는다.
먼저, 온 다이 터미네이션을 사용하는 경우는 터미네이션 인에이블 신호 ODT_en가 로직 로우가 되어 인에이블된다. 이때, 테스트 모드 인에이블 신호 TM1_en와, 테스트 모드 인에이블 신호 TM2_en는 모두 로우가 된다. 따라서, 스위칭 제어신호 SC1에 따라 PMOS트랜지스터 P1가 턴온되어 전원전압 Vddq가 저항 R3에 인가된다. 또한, 스위칭 제어신호 SC2에 따라 NMOS트랜지스터 N1이 턴온되어 접지전압 Vssq가 저항 R4에 인가된다.
따라서, 풀업 터미네이션 저항과 풀다운 터미네이션 저항을 동시에 측정할수 있게 된다.
반면에, 온 다이 터미네이션을 사용하지 않을 경우에는 터미네이션 인에이블 신호 ODT_en가 로직 하이가 되어 디스에이블된다. 따라서, 테스트 모드 인에이블 신호 TM1_en, TM1_en의 인에이블 상태와 상관없이 풀업 터미네이션 트랜지스터인 PMOS트랜지스터 P1과, 풀다운 터미네이션 트랜지스터인 NMOS트랜지스터 N1가 오프 상태가 되어 터미네이션 되지 않는다.
여기서, 풀업 터미네이션 저항을 측정하고자 할 때에는 터미네이션 인에이블 신호 ODT_en를 로우 상태로 제어한다. 그리고, 테스트 모드 인에이블 신호 TM1_en를 로우로 제어하고, 테스트 모드 인에이블 신호 TM2_en를 하이로 제어하여 NMOS트랜지스터 N1를 턴오프시킨다. 따라서, 풀업 터미네이션 제어 트랜지스터인 PMOS트랜지스터 P1이 턴온되어 디램의 입/출력핀(20)에 전압을 포싱함으로써 흐르는 전류로부터 풀업 터미네이션 저항을 측정할 수 있게 된다.
반면에, 풀다운 터미네이션 저항을 측정하고자 할때에는 터미네이션 인에이블 신호 ODT_en를 로우 상태로 제어한다. 그리고, 테스트 모드 인에이블 신호 TM1_en를 하이로 제어하고, 테스트 모드 인에이블 신호 TM2_en를 로우로 제어하여 PMOS트랜지스터 P1를 턴오프시킨다. 따라서, 풀다운 터미네이션 제어 트랜지스터인 NMOS트랜지스터 N1가 턴온되어 디램의 입/출력핀(20)에 전압을 포싱함으로써 흐르는 전류로부터 풀다운 터미네이션 저항을 측정할 수 있게 된다.
도 4는 본 발명에 따른 온 다이 터미네이션 회로의 다른 실시예이다.
본 발명의 다른 실시예는, 입/출력 버퍼(50)와, 입/출력핀(60)과, 스위칭부SW5, SW6과, 저항 R3,R4 및 테스트 모드 스위치 tmsw1,tmsw2를 구비한다.
여기서, 테스트 모드 스위치 tmsw1 및 스위칭부 SW5는 전원전압 Vddq 인가단과 저항 R5의 일단 사이에 직렬 연결된다. 또한, 테스트 모드 스위치 tmsw2 및 스위칭부 SW6는 접지전압 Vssq 인가단과 저항 R6의 일단 사이에 직렬 연결된다.
이러한 구성을 갖는 본 발명의 다른 실시예는, 풀업 터미네이션과 풀다운 터미네이션을 각각 다른 신호로 제어하기 위한 테스트 모드 스위치 tmsw1,tmsw2의 선택적인 스위칭 동작에 따라 테스트 모드를 제어하게 된다.
그 동작과정은 도 3의 동작과정과 동일하므로 상세한 설명을 생략하기로 한다.
이상에서 설명한 바와 같이, 본 발명은 터미네이션 저항의 측정시 전압과 전류의 충돌을 제거함으로써 정확한 터미네이션 저항을 측정할 수 있도록 한다. 따라서, 풀다운 터미네이션 저항과 풀업 터미네이션 저항의 미스매치를 보정할 수 있고 핀간의 저항 차이도 보정할 수 있도록 하는 효과를 제공한다.

Claims (8)

  1. 입/출력핀에 인가되는 전압을 풀업시키는 제 1스위칭부;
    상기 입/출력핀에 인가되는 전압을 풀다운시키는 제 2스위칭부; 및
    터미네이션 인에이블 신호 및 테스트 모드 인에이블 신호를 입력받아 상기 제 1스위칭부 및 상기 제 2스위칭부의 풀업/풀다운 터미네이션을 각각 상이하게 제어하는 제어수단을 구비함을 특징으로 하는 온 다이 터미네이션 회로.
  2. 제 1 항에 있어서, 상기 제어수단은
    상기 터미네이션 인에이블 신호 및 제 1테스트 모드 인에이블 신호를 입력받아 상기 제 1스위칭부의 풀업 터미네이션을 제어하기 위한 제 1스위칭 제어신호를 출력하는 제 1제어부;
    상기 터미네이션 인에이블 신호 및 제 2테스트 모드 인에이블 신호를 입력받아 상기 제 2스위칭부의 풀다운 터미네이션을 제어하기 위한 제 2스위칭 제어신호를 출력하는 제 2제어부를 구비함을 특징으로 하는 온 다이 터미네이션 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제어수단은
    풀업 터미네이션 저항의 측정시 상기 제 1스위칭부만을 턴온시키고, 풀다운 터미네이션 저항의 측정시 상기 제 2스위칭부만을 턴온시킴을 특징으로 하는 온 다이 터미네이션 회로.
  4. 제 2 항에 있어서,
    상기 제 1스위칭부는 전원전압 인가단과 제 1저항 사이에 연결되고 게이트를 통해 상기 제 1스위칭 제어신호를 인가받는 PMOS트랜지스터를 구비함을 특징으로 하는 온 다이 터미네이션 회로.
  5. 제 2 항에 있어서,
    상기 제 2스위칭부는 접지전압 인가단과 제 2저항 사이에 연결되고 게이트를 통해 상기 제 2스위칭 제어신호를 인가받는 NMOS트랜지스터를 구비함을 특징으로 하는 온 다이 터미네이션 회로.
  6. 제 2 항에 있어서, 상기 제 1제어부는
    상기 터미네이션 인에이블 신호 및 제 1테스트 모드 인에이블 신호를 낸드연산하는 제 1낸드게이트; 및
    상기 제 1낸드게이트의 출력을 반전하여 상기 제 1스위칭 제어신호를 출력하는 인버터를 구비함을 특징으로 하는 온 다이 터미네이션 회로.
  7. 제 2 항에 있어서, 상기 제 2제어부는
    상기 터미네이션 인에이블 신호 및 제 2테스트 모드 인에이블 신호를 낸드연산하여 상기 제 2스위칭 제어신호를 출력하는 제 2낸드게이트를 구비함을 특징으로하는 온 다이 터미네이션 회로.
  8. 제 1 항에 있어서, 상기 제어수단은
    전원전압 인가단과 상기 제 1스위칭부 사이에 구비되어 상기 제 1스위칭부의 풀업 터미네이션을 제어하는 제 1테스트 모드 스위치; 및
    접지전압 인가단과 상기 제 2스위칭부 사이에 구비되어 상기 제 2스위칭부의 풀다운 터미네이션을 제어하는 제 2테스트 모드 스위치를 더 구비함을 특징으로 하는 온 다이 터미네이션 회로.
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