KR20120001666A

KR20120001666A - 디스플레이 장치의 구동 회로 및 그 구동 방법

Info

Publication number: KR20120001666A
Application number: KR1020110062998A
Authority: KR
Inventors: 신이찌 오꾸마; 노부유끼 유끼
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2010-06-29
Filing date: 2011-06-28
Publication date: 2012-01-04
Also published as: CN102314827A; JP2012013733A; US20110316816A1

Abstract

구동 회로(100)는 그것의 데이터 드라이버 N 내에 내부 카운터(301)를 포함한다. 내부 카운터(301)는 제1 데이터 드라이버 1이 디스플레이 데이터의 제1 신호를 읽을 때 리셋된다. 데이터 드라이버 N-1의 이전 스테이지로부터 캐스케이드 신호(CASCADE)가 입력된다. 카운터 값이 제1 설정값과 같아질 때, 내부 카운터(301)는 리셋되며 데이터 드라이버의 현재 스테이지는 디스플레이 데이터를 판독하기 시작한다. 카운터 값이 수학식 1에 의해 계산된 제2 설정값과 같아질 때, 카운터 유닛(300)은 데이터 드라이버 N+1의 후속 스테이지에 캐스케이드 신호를 공급한다.

Description

디스플레이 장치의 구동 회로 및 그 구동 방법{DRIVE CIRCUIT OF DISPLAY DEVICE AND ITS DRIVING METHOD}

[관련 출원의 참조]

본 출원은 2010년 6월 29일 제출된 일본 특허 출원 번호 2010-147150에 기반하고, 이로부터의 우선권의 이익을 청구하며, 이 출원의 명세는 참조로 본원에 완전히 통합된다.

본 발명은 디스플레이 장치의 구동 회로(drive circuit) 및 그 구동 방법에 관한 것이다.

최근 몇 년간, 액정 디스플레이 패널의 화면 크기가 커짐에 따라, 하나의 소스 라인에 있는 픽셀의 수는 증가해 왔다. 그 결과로서, 더 많은 수의 핀을 갖는 드라이버를 개발하는 것이 요구된다. 더욱이, 2배속 구동 및 4배속 구동과 같은 고속 구동 동작 때문에 한 수평 기간(horizontal period)의 디스플레이 시간이 짧아졌으므로, 그러한 드라이버의 동작을 더 빠르게 하는 것이 요구된다.

일본의 심사되지 않은 특허 출원 공개 번호 2008-070641(후쿠오)은 액정 패널의 구동 회로를 개시한다. 이 구동 회로는 컨트롤러 및 데이터 드라이버를 포함한다. 더욱이, 데이터 드라이버는 쉬프트 레지스터, 데이터 레지스터, 데이터 래치(latch) 회로, 및 드라이버 회로를 포함한다.

더욱이, 쉬프트 레지스터는 시작 신호를 수신하고, 클록 신호와 동기화하여 연속으로 쉬프트 펄스를 데이터 레지스터로 출력한다. 더욱이, 쉬프트 레지스터는 시작 신호를 다음 데이터 드라이버로 출력한다.

그러나, 본원의 발명자들은 하기 문제점을 발견했다. 도 16에 도시된 것과 같이, 후쿠오에 개시된 구동 회로에서 캐스케이드 래치 마진(cascade latch margin)은 주파수 분할 클록(CLK_1)에 의존한다. 주파수 분할 클록의 주파수가 낮을 때, 캐스케이드 신호의 딜레이 시간(tCAS)은 캐스케이드 래치 마진보다 짧다. 그러므로, 데이터 드라이버는 그 주파수 분할 클록에 의해 결정된 적절한 타이밍에 캐스케이드 신호를 래치(latch)할 수 있다. 캐스케이드 신호는 데이터 드라이버가 데이터를 수용하는 타이밍을 지정하는 타이밍 신호임을 유념한다.

그러나, 주파수 분할 클록의 주파수가 높을 때, 캐스케이드 신호의 딜레이 시간(tCAS)은 캐스케이드 래치 마진보다 커진다. 그러므로, 데이터 드라이버는 원래의(적절한) 타이밍보다 한 사이클 더 늦은 타이밍에 캐스케이드 신호를 래치한다. 그 결과로서, 데이터 드라이버는 잘못된 데이터 판독 시작점을 인식하며, 그에 의해 데이터 드라이버들 사이의 데이터 연속성이 분열되는 문제를 초래한다.

예컨대, 캐스케이드 신호의 딜레이 시간(tCAS)은 15에서 20ns이며 데이터 드라이버는 캐스케이드 신호를 주파수의 1/4만큼 래치하는 경우를 가정한다. 이 경우에, 원래의 주파수 분할 클록의 주파수는 최대 약 200MHz까지만 증가될 수 있다. 주파수 분할 클록의 최대 주파수(fCLK)는 다음 식에 의해 얻음을 유념한다.

fCLK = 1/(tCAS/(주파수가 나누어지는 수))

= 1(20ns/4) = 200MHz

본 발명의 제1 양태는 직렬로 연결된 복수의 데이터 드라이버를 포함하는 디스플레이 장치의 구동 회로이다. 복수의 데이터 드라이버는 디스플레이 장치로 출력될 디스플레이 데이터를 연속적으로 판독한다. 더욱이, 각각의 데이터 드라이버는 카운터 유닛을 포함한다. 더욱이, 카운터 유닛은 내부 클록에 기반하여 카운트하는 내부 카운터를 포함한다. 더욱이, 데이터 드라이버의 제1 스테이지가 디스플레이 데이터의 제1 신호를 판독하는 타이밍에 공통 타이밍 신호가 각각의 데이터 드라이버에 입력되며, 그에 의해 내부 카운터의 각각이 리셋된다. 다음, 디스플레이 데이터의 판독이 수행되는 타이밍을 나타내는 캐스케이드 신호가 데이터 드라이버의 이전 스테이지로부터 데이터 드라이버의 현재 스테이지로 입력되며, 내부 카운터의 카운터 값이 데이터 드라이버의 이전 스테이지의 출력들의 수인 제1 설정값과 같아질 때, 내부 카운터는 리셋되며 현재 데이터 드라이버에서 디스플레이 데이터의 판독이 시작된다. 다음, 카운터 값이 제2 설정값과 같아질 때, 현재의 데이터 드라이버의 카운터 유닛은 캐스케이드 신호를 데이터 드라이버의 후속 스테이지에 공급한다. 그 후, 캐스케이드 신호의 딜레이 클록 수가 캐스케이드 신호의 딜레이 시간을 시스템 클록으로 나누어 결과로서 생기는 값을 가장 가까운 정수로 반올림함으로써 얻어지는 값으로서 정의될 때, 제2 설정값은 아래 보여진 수학식 1에 의해 계산된다.

[수학식 1]

(제2 설정값) = (데이터 드라이버의 현재 스테이지의 출력들의 수) - (딜레이 클록 수)

본 발명의 제1 양태에서, 데이터 드라이버의 제1 스테이지에서 디스플레이 데이터의 판독이 시작되는 타이밍에 공통 타이밍 신호가 입력되며, 그에 의해 내부 카운터들이 리셋된다. 그러므로, 데이터 드라이버의 현재 스테이지에서의 내부 카운터에 의한 카운트 동작은 디스플레이 데이터의 판독 동작 및 데이터 드라이버의 이전 스테이지에서 수행된 내부 카운터에 의한 카운트 동작과 동시에 수행된다.

다음, 데이터 드라이버 N-1의 이전 스테이지로부터 캐스케이드 신호(CASCADE)가 입력되며, 데이터 드라이버의 현재 스테이지에서의 내부 카운터의 카운터 값이 제1 설정값과 같아질 때, 그 내부 카운터는 리셋되며 데이터 드라이버의 현재 스테이지에서의 디스플레이 데이터의 판독이 시작된다. 이 방법으로, 데이터 드라이버의 이전 스테이지에서의 디스플레이 데이터의 판독이 종료되는 타이밍에 데이터 드라이버의 현재 스테이지에서의 디스플레이 데이터의 판독을 시작하는 것이 가능하다. 더욱이, 데이터 드라이버의 현재 스테이지에서의 디스플레이 데이터의 판독이 시작되는 순간부터 데이터 드라이버의 현재 스테이지에서의 내부 카운터에 의한 카운트 동작이 시작된다.

다음, 데이터 드라이버의 현재 스테이지의 내부 카운터의 카운터 값이 제2 설정값과 같아질 때, 카운터 유닛은 캐스케이드 신호를 데이터 드라이버의 후속 스테이지에 공급한다. 캐스케이드 신호의 딜레이 클록 수가 제2 설정값에 반영되므로, 카운터 유닛은 캐스케이드 신호의 딜레이 클록 수와 같은 양만큼 앞선 타이밍에 캐스케이드 신호를 데이터 드라이버의 후속 스테이지로 공급할 수 있다.

바꾸어 말하면, 카운터 유닛은 캐스케이드 신호의 딜레이 시간와 같은 양만큼 앞서서 캐스케이드 신호를 데이터 드라이버의 후속 스테이지로 공급할 수 있다. 이 방법으로, 데이터 드라이버의 후속 스테이지는 캐스케이드 신호의 딜레이 시간 및 시스템 클록의 클록 사이클 사이의 관계와 상관없이 원래의(적절한) 타이밍에 디스플레이 데이터를 판독하기 시작할 수 있다. 그러므로, 데이터 드라이버들 사이의 디스플레이 데이터의 연속성을 유지하는 것이 가능하다.

본 발명에 따라, 캐스케이드 신호의 딜레이 시간 및 시스템 클록의 클록 사이클 사이의 관계와 상관없이 데이터 드라이버들 사이의 데이터 연속성을 유지할 수 있는 디스플레이 장치의 구동 회로 및 그 구동 방법을 제공하는 것이 가능하다.

상기 및 다른 양태, 이점, 및 특징들은 수반된 도면과 함께하는 특정 실시예에 대한 하기의 설명으로부터 더 명확해질 것이다.
도 1은 본 발명의 제1 실시예에 따른 구동 회로의 구성의 예를 도시한 블록도.
도 2는 본 발명의 제1 실시예에 따른 데이터 드라이버의 구성의 예를 도시한 블록도.
도 3은 본 발명의 제1 실시예에 따른 구동 회로에서 캐스케이드 신호의 입/출력 타이밍 및 내부 카운터의 카운터 값을 설명하는 타이밍 차트.
도 4는 본 발명의 제1 실시예에 따른 구동 회로에서 캐스케이드 신호의 입/출력 타이밍 및 내부 카운터의 카운터 값을 설명하는 타이밍 차트.
도 5는 본 발명의 제1 실시예에 따른 데이터 드라이버 N 및 데이터 드라이버 N+1의 데이터 판독 타이밍 및 내부 카운터의 카운터 값 사이의 관계를 도시한 타이밍 차트.
도 6은 본 발명의 제2 실시예에 따른 데이터 드라이버의 구성의 예를 도시한 블록도.
도 7은 본 발명의 제2 실시예에 따른 구동 회로의 각각의 데이터 드라이버의 캐스케이드 신호(CASCADE)의 입/출력 타이밍을 도시한 타이밍 차트.
도 8은 본 발명의 제2 실시예에 따른 내부 카운터의 동작을 도시한 타이밍 차트.
도 9는 본 발명의 제2 실시예에 따른 드라이버 출력 수 인식 회로의 구성의 예를 도시한 블록도.
도 10은 본 발명의 제2 실시예에 따른 디코더의 구성의 예를 도시한 블록도.
도 11은 본 발명의 제2 실시예에 따른 출력들의 수, 캐리 신호(carry signal), 및 출력들의 수를 나타내는 펄스의 수 사이의 관계의 예를 나타내는 표.
도 12는 본 발명의 제2 실시예에 따른 데이터 드라이버 N의 드라이버 출력 수 인식 회로에서의 동작을 도시한 타이밍 차트.
도 13은 도 12에 도시된 타이밍 차트를 뒤따르는 타이밍 차트.
도 14는 본 발명의 제2 실시예에 따른 캐스케이드 구성으로 연결된 특정 데이터 드라이버 N에서의 동작을 도시한 타이밍 차트.
도 15는 도 14에 도시된 타이밍 차트를 뒤따르는 타이밍 차트.
도 16은 관련 기술의 구동 회로의 동작을 도시한 타이밍 차트.

본 발명이 적용 가능한 실시예들이 이하에 설명되었다. 본 발명은 하기 실시예들에 한정되지 않는다는 것을 유념한다.

<제1 실시예>

도 1은 본 발명의 제1 실시예에 따른 구동 회로(100)의 구성의 예를 도시한 블록도이다. 구동 회로(100)는 액정 패널(200)의 구동 회로이다.

도 1에 도시된 것과 같이, 구동 회로(100)는 데이터 드라이버 1, 2, …, N, 및 N+1(N은 양의 정수) 및 타이밍 컨트롤러(101)를 포함한다.

데이터 드라이버 1, 2, …, N, 및 N+1은 액정 패널(200)을 따라 일렬로 배치되었으며, 직렬로 연결되어 있다. 바꾸어 말하면, 데이터 드라이버 1, 2, …, N, 및 N+1은 캐스케이드 구성으로 연결되어 있다.

더욱이, 타이밍 컨트롤러(101)는 디스플레이 데이터(DATA), 제어 신호(CASCADE 등), 시스템 클록(CLK)을 데이터 드라이버 1, 2, …, N, 및 N+1 각각에 직접 공급한다.

예컨대, 타이밍 컨트롤러(101)는 캐스케이드 신호(CASCADE)를 제어 신호로서 선두 데이터 드라이버 1에 공급한다. 캐스케이드 신호는 데이터 드라이버가 디스플레이 데이터를 수용하는 타이밍을 나타내는 타이밍 신호임을 유념한다.

더욱이, 타이밍 컨트롤러(101)는 공통 타이밍 신호(STB)를 제어 신호로서 데이터 드라이버 1, 2, …, N, 및 N+1 각각에 공급한다. 공통 타이밍 신호는 데이터 드라이버 1, 2, …, N, 및 N+1 각각이 그것의 래치된 디스플레이 데이터를 액정 패널(200)로 공급하는 타이밍을 나타내는 트리거(trigger) 신호임을 유념한다.

더욱이, 캐스케이드 신호(CASCADE)를 수신하면, 데이터 드라이버 1, 2, …, N, 및 N+1 각각은 그 자신의 출력들의 수와 같은 수의 디스플레이 데이터 부분들을 연속으로 래치한다. 그 후, 그 자신의 출력들의 수와 같은 수의 디스플레이 데이터 부분들(한 라인의 디스플레이 데이터)을 래치한 후, 데이터 드라이버 1, 2, …, N, 및 N+1 각각은 캐스케이드 신호(CASCADE)를 데이터 드라이버 1, 2, …, N, 및 N+1 각각의 후속 스테이지에 공급한다. 이 방법으로, 캐스케이드 신호(CASCADE)는 데이터 드라이버 1, 2, …, N, 및 N+1 각각에 연속적인 방식으로 전송된다.

더욱이, 이 제1 실시예에서, 데이터 드라이버 1, 2, …, N, 및 N+1의 출력들의 수가 서로 같은 경우의 예가 도시되었다.

더욱이, 데이터 드라이버 1, 2, …, N, 및 N+1 각각이 캐스케이드 신호(CASCADE)의 입력에 기반하여 한 라인의 디스플레이 데이터를 래치한다. 그 후, 데이터 드라이버 1, 2, …, N, 및 N+1 각각이 한 라인의 디스플레이 데이터를 래치한 후, 한 라인의 디스플레이 데이터는 타이밍 컨트롤러(101)로부터 공급된 공통 타이밍 신호(STB)에 기반하여 데이터 드라이버 1, 2, …, N, 및 N+1 각각으로부터 액정 패널(200)에 입력된다. 이 방법으로, 액정 패널(200)은 디스플레이 데이터를 표시한다.

도 2는 데이터 드라이버 1, 2, …, N, 및 N+1의 구성의 예를 도시한 블록도이다. 하기 설명에서, 데이터 드라이버 1, 2, …, N, 및 N+1 각각은 상호 간에 구별될 필요가 있지 않는 한 간단히 "데이터 드라이버 N"으로 명명된다.

도 2에 도시된 것과 같이, 각각의 데이터 드라이버 N은 쉬프트 레지스터 SR1, SR2, …, SRn-1, 및 SRn(n은 양의 정수), 래치 회로 LAT1, LAT2, …, LATn-1, 및 LATn, 및 카운터 유닛(300)을 포함한다.

더욱이, 쉬프트 레지스터 SR1, SR2, …, SRn-1, 및 SRn은 직렬 연결되어 있다. 더욱이, 래치 회로 LAT1, LAT2, …, LATn-1, 및 LATn은 직렬 연결되어 있다.

더욱이, 카운터 유닛(300)은 제1 저장 회로(302), 제1 비교기(303), 제2 저장 회로(304), 및 제2 비교기(305)를 포함한다.

데이터 드라이버 N은 타이밍 컨트롤러(101)로부터 공급된 시스템 클록(CLK)으로부터 내부 클록(CLK_I)을 생성한다. 이 내부 클록(CLK_I)은 한 픽셀의 디스플레이 데이터를 래치하는 데 사용되는 클록이다. 즉, 데이터 드라이버 N는 디스플레이 데이터 형식에 따라 시스템 클록(CLK)으로부터 내부 클록(CLK_I)을 생성한다.

그 후, 내부 클록(CLK_I)은 쉬프트 레지스터 SR1, SR2, …, SRn-1, 및 SRn 각각 및 내부 카운터(301)로 공급된다.

내부 캐스케이드 신호(DAR_I)는 제1 비교기(303)로부터 내부 카운터(301)에 입력된다. 더욱이, 제1 데이터 드라이버 1 안으로 판독될 디스플레이 데이터의 제1 신호 또한 내부 카운터(301)에 입력된다. 더욱이, 내부 클록(CLK_I)이 내부 카운터(301)에 입력된다. 그 후, 내부 카운터(301)는 내부 캐스케이드 신호(DAR_I) 또는 제1 데이터 드라이버 1 안으로 판독될 디스플레이 데이터의 제1 신호에 의해 리셋되며, 내부 클록(CLK_I)에 기반하여 카운트한다.

더욱이, 내부 카운터(301)의 최대 카운터 값은 데이터 드라이버 N-1의 이전 스테이지의 출력들의 수 및 데이터 드라이버 N의 현재 스테이지의 출력들의 수보다 크다.

더욱이, 내부 카운터(301)는 카운터 값을 제1 및 제2 비교기(303 및 305)에 공급한다.

캐스케이드 신호가 타이밍 컨트롤러(101) 또는 데이터 드라이버 N-1의 이전 스테이지로부터 제1 저장 회로(302)에 입력된다. 더욱이, 제1 저장 회로(302)는 캐스케이드 신호의 입력에 의해 리셋되며, 캐스케이드 신호가 입력되었다는 것을 기억한다.

더욱이, 제1 저장 회로(302)에 캐스케이드 신호가 입력된 것을 나타내는 신호가 제1 저장 회로(302)로부터 제1 비교기(303)에 입력된다.

제1 저장 회로(302)로부터 캐스케이드 신호의 입력을 나타내는 신호를 수신하면, 제1 비교기(303)는 내부 카운터(301)로부터 입력된 카운터 값을 제1 설정값과 비교한다. 제1 설정값은 데이터 드라이버 1, 2, …, N, 및 N-1의 이전 스테이지의 출력들의 수의 총 합이다. 그 후, 내부 카운터(301)로부터 입력된 카운터 값이 제1 설정값과 같아지면, 제1 비교기(303)는 내부 캐스케이드 신호(DAR_I)를 제1 쉬프트 레지스터 SR1에 공급한다. 다음, 복수의 쉬프트 레지스터 SR1, SR2, …, SRn-1, 및 SRn은 내부 캐스케이드 신호(DAR_1)를 하나의 쉬프트 레지스터로부터 다른 쉬프트 레지스터로 전송한다. 그 후, 래치 회로 LAT1, LAT2, …, LATn-1, 및 LATn은 대응하는 쉬프트 레지스터 SR1, SR2, …, SRn-1, 및 SRn으로부터의 내부 캐스케이드 신호(DAR_I)의 입력에 응답하여 디스플레이 데이터를 래치한다.

더욱이, 제1 비교기(303)는 내부 캐스케이드 신호(DAR_I)를 내부 카운터(301) 및 제2 저장 회로(304)에 공급한다.

내부 캐스케이드 신호(DAR_I)는 또한 제1 비교기(303)로부터 제2 저장 회로(304)에 입력된다. 더욱이, 캐스케이드 신호(CASCADE)가 제2 비교기(305)로부터 제2 저장 회로(304)에 입력된다.

더욱이, 제2 저장 회로(304)는 제1 비교기(303)가 내부 캐스케이드 신호(DAR_I)를 출력했다는 정보를, 캐스케이드 신호(CASCADE)가 제2 비교기(305)로부터 제2 저장 회로(304)에 입력될 때까지 유지한다. 더욱이, 제1 비교기(303)가 내부 캐스케이드 신호(DAR_I)를 출력했다는 것을 나타내는 신호가 제2 저장 회로(304)로부터 제2 비교기(305)에 입력된다.

제1 비교기(303)로부터의 내부 캐스케이드 신호(DAR_I)의 출력을 나타내는 신호를 제2 저장 회로(304)로부터 수신하면, 제2 비교기(305)는 내부 카운터(301)로부터 입력된 카운터 값을 아래 보여진 수학식 1에 의해 정의된 제2 설정값과 비교한다. 그 후, 내부 카운터(301)로부터 입력된 카운터 값이 제2 설정값과 같아지면, 제2 비교기(305)는 캐스케이드 신호(CASCADE)를 데이터 드라이버 N+1의 후속 스테이지에 공급한다.

[수학식 1]

수학식 1에서, "딜레이 클록 수"는 캐스케이드 신호의 딜레이 시간을 시스템 클록(CLK)으로 나누어, 결과로서 생기는 값을 가장 가까운 정수로 반올림함으로써 얻어진 값이다.

위에 설명된 것과 같이, 본 발명의 제1 실시예에 따른 구동 회로(100)에서, 내부 카운터(301)는 판독될 디스플레이 데이터의 제1 신호가 제1 데이터 드라이버 1로 입력되는 타이밍에 리셋된다.

다음, 데이터 드라이버 N-1의 이전 스테이지에서의 디스플레이 데이터의 판독 동작 및 데이터 드라이버 N의 현재 스테이지에서의 내부 카운터(301)의 카운팅 동작이 수행된다.

더욱이, 캐스케이드 신호(CASCADE)가 데이터 드라이버 N-1의 이전 스테이지로부터 입력된다. 그 후, 내부 카운터(301)의 카운터 값이 제1 설정값과 같아지는 타이밍에, 즉 데이터 드라이버 N-1의 이전 스테이지가 데이터 드라이버 N-1의 출력들의 수와 같은 수의 디스플레이 데이터 부분들의 판독을 완료한 타이밍에, 내부 카운터(301)는 리셋되며 데이터 드라이버 N의 현재 스테이지는 디스플레이 데이터를 수용하기 시작한다.

다음, 내부 카운터(301)의 카운터 값이 제2 설정값과 같아지는 타이밍에, 즉 캐스케이드 신호의 딜레이 시간에 대응하는 보상 클록 수와 같은 양만큼 앞선 타이밍에, 캐스케이드 신호는 데이터 드라이버 N+1의 후속 스테이지로 출력된다.

이런 방식으로, 데이터 드라이버 N+1의 후속 스테이지는 내부 카운터(301)를 리셋할 수 있으며, 캐스케이드 신호의 딜레이 시간과 시스템 클록(CLK)의 클록 사이클 사이의 관계와 상관없이 캐스케이드 신호의 딜레이 시간과 같은 양만큼 앞선 타이밍에 카운팅 동작을 시작할 수 있다.

그러므로, 데이터 드라이버 N+1의 후속 스테이지는 캐스케이드 신호의 딜레이 시간과 시스템 클록(CLK)의 클록 사이클 사이의 관계와 상관없이 적절한 타이밍에 디스플레이 데이터를 판독하기 시작할 수 있다.

따라서, 캐스케이드 신호의 딜레이 시간이 시스템 클록(CLK)의 클록 사이클보다 클 때에도, 데이터 드라이버 N과 데이터 드라이버 N+1 사이의 디스플레이 데이터의 연속성을 유지하는 것이 가능하다.

다음, 본 발명의 제1 실시예에 따른 구동 회로(100)에서, 데이터 드라이버 N으로의 캐스케이드 신호의 입/출력 타이밍과 내부 카운터(301)의 카운터 값 사이의 관계가 도 3 및 4를 참조하여 설명된다.

도 3 및 4의 윗부분은 제1 실시예에 따른 구동 회로(100)에서 캐스케이드 신호의 입/출력 타이밍 및 내부 카운터(301)의 카운터 값을 도시한 타이밍 차트이다. 더욱이, 도 3 및 4의 아랫부분은 관련 기술의 구동 회로에서 캐스케이드 신호의 입/출력 타이밍을 도시한 타이밍 차트이다.

도 3 및 4에서, 각각의 데이터 드라이버의 출력들의 수는 720임을 유념한다. 더욱이, 도 3 및 4에서, 각각의 데이터 드라이버의 인터페이스는 미니-LVDS 인터페이스이다. 그러므로, 각각의 데이터 드라이버는 여섯 개의 병렬 출력에 대응하는 입력 데이터의 양을 수신할 수 있다. 그러므로, 도 3 및 4에서, 내부 클록(CLK_I)의 사이클이 주파수의 1/4(8비트)에 대응할 때, 데이터 드라이버가 그 자신의 출력들의 수와 같은 수의 디스플레이 데이터 부분들의 판독을 완료하기 전에 내부 카운터(301)가 카운트하는 카운터 값은, 식 "(카운터 값) = (출력들의 수) × 4 / 6"에 의해 계산된다. 그러므로, 데이터 드라이버의 출력들의 수가 720일 때, 데이터 드라이버가 그 자신의 출력들의 수와 같은 수의 디스플레이 데이터 부분들의 판독을 완료하기 전에 내부 카운터(301)가 카운트하는 카운터 값은 480이다. 즉, 도 3 및 4에서, 제1 설정값은 480이다.

도 3에 도시된 것과 같이, 관련 기술분야의 구동 회로에서, 데이터 드라이버가 그 자신의 출력들의 수와 같은 수의 디스플레이 데이터 부분들의 판독을 완료한 후에, 데이터 드라이버는 캐스케이드 신호(CASCADE)를 데이터 드라이버의 후속 스테이지로 출력한다. 그 결과로서, 캐스케이드 신호(CASCADE)의 딜레이 시간이 시스템 클록의 클록 사이클(CLK)보다 클 때, 데이터 드라이버의 후속 스테이지는 원래의(적절한) 타이밍보다 늦은 타이밍에 디스플레이 데이터를 판독하기 시작한다.

이와 반대로, 본 발명의 제1 실시예에 따른 구동 회로(100)에서, 데이터 드라이버 N이 그 자신의 출력들의 수와 같은 수의 디스플레이 데이터 부분들을 판독하고 있는 동안에도, 내부 카운터(301)의 카운터 값이 제2 설정값(도 3에 도시된 예에서 479)에 도달하면 캐스케이드 신호(CASCADE)는 데이터 드라이버 N+1의 후속 스테이지로 출력된다. 도 3에 도시된 예에서, 캐스케이드 신호(CASCADE)는 관련 기술보다 한 클록 일찍 데이터 드라이버 N+1의 후속 스테이지로 출력된다. 그 결과로서, 캐스케이드 신호(CASCADE)를 캐스케이드 신호(CASCADE)의 딜레이 시간과 같은 양만큼 앞서 데이터 드라이버 N+1의 후속 스테이지에 공급하는 것이 가능하다. 즉, 데이터 드라이버 N+1의 후속 스테이지는 캐스케이드 신호(CASCADE)의 딜레이 시간과 시스템 클록(CLK)의 클록 사이클 사이의 관계에 상관없이 원래의(적절한) 타이밍에 디스플레이 데이터를 판독하기 시작할 수 있다.

더욱이, 도 4에 도시된 것과 같이, 데이터 드라이버 N의 현재 스테이지로부터 캐스케이드 신호(CASCADE)가 출력되는 타이밍을, 도 3에 도시된 경우와 같이 캐스케이드 신호(CASCADE)의 딜레이 시간과 같은 양만큼 앞당기는 것이 가능하며, 관련 기술에서와 같은 타이밍에 데이터 드라이버 N의 현재 스테이지로부터의 캐스케이드 신호(CASCADE)의 출력을 멈추는 것이 가능하다. 이 경우에, 시스템 클록(CLK)의 클록 주파수가 도 3에 도시된 경우와 같이 클 때뿐만 아니라, 캐스케이드 신호(CASCADE)의 딜레이 시간이 어떤 실질적인 문제도 야기하지 않을 정도로 시스템 클록(CLK)의 클록 주파수가 매우 낮을 때에도 또한 적절한 타이밍에 캐스케이드 신호(CASCADE)를 데이터 드라이버 N+1의 후속 스테이지에 공급하는 것이 가능하다.

도 5는 본 발명의 제1 실시예에 따른, 데이터 드라이버 N 및 데이터 드라이버 N+1의 디스플레이 데이터 판독 타이밍과 내부 카운터(301)의 카운터 값 사이의 관계를 도시한 타이밍 차트이다.

도 5에서, 데이터 드라이버 N 및 데이터 드라이버 N+1 각각의 출력들의 수는 720이다. 그러므로, 데이터 드라이버 N 또는 N+1이 각각 그 자신의 출력들의 수와 같은 수의 디스플레이 데이터 부분들의 판독을 완료하기 전에 내부 카운터(301)가 카운트하는 카운터 값은 480이다. 즉, 도 5에서, 데이터 드라이버 N+1의 제1 설정값은 480이다. 더욱이, 캐스케이드 신호(CASCADE)의 딜레이 시간이 시스템 클록(CLK)의 클록 사이클보다 작을 때, 데이터 드라이버 N+1의 제2 설정값 또한 480이다.

도 5에서, 해칭 패턴(hatching pattern)으로 표시된 클록들은 디스플레이 데이터의 판독이 수행될 때의 클록들이다. 더욱이, 제1 데이터 드라이버 1 내로 판독될 디스플레이 데이터의 앞에 추가되는 데이터 인식 신호는 데이터 드라이버 N 및 N+1 각각의 내부 카운터(301)를 리셋하기 위해 사용되는 공통 타이밍 신호로서 사용된다. 즉, 모든 데이터 드라이버 1, 2, …, N, 및 N+1들의 내부 카운터(301)는 제1 데이터 드라이버 1이 디스플레이 데이터 중 선두 데이터를 판독하는 타이밍에 리셋되어 카운팅 동작을 시작한다.

더욱이, 도 5에 도시된 것과 같이, 데이터 드라이버 N에서 디스플레이 데이터의 판독 동작 및 내부 카운터(301)의 카운팅 동작이 시작될 때, 데이터 드라이버 N+1의 후속 스테이지에서의 내부 카운터(301)의 카운팅 동작 또한 시작된다.

다음, 데이터 드라이버 N 및 N+1의 내부 카운터(301)의 카운터 값들이 둘 다 480이 될 때, 데이터 드라이버 N으로부터 데이터 드라이버 N+1로 캐스케이드 신호(CASCADE)가 입력되며 데이터 드라이버 N 및 N+1의 내부 카운터(301)는 리셋된다.

동시에, 데이터 드라이버 N에서의 디스플레이 데이터의 판독이 멈추며, 데이터 드라이버 N+1에서의 디스플레이 데이터의 판독이 시작된다. 데이터 드라이버 N 및 N+1의 출력들의 수가 서로 같고 데이터 드라이버 N 및 N+1의 설정값들 또한 서로 같으므로, 데이터 드라이버 N 및 N+1 사이의 판독된 디스플레이 데이터의 연속성이 유지된다.

위에서 설명된 것과 같이, 본 발명의 제1 실시예에 따른 구동 회로(100)에 따라, 제1 데이터 드라이버 1이 디스플레이 데이터를 판독하기 시작하는 타이밍에 모든 데이터 드라이버 1, 2, …, N, 및 N+1들의 내부 카운터(301)는 리셋된다. 그러므로, 데이터 드라이버 N의 현재 스테이지의 내부 카운터(301)의 카운팅 동작은 데이터 드라이버 N-1의 이전 스테이지에서 수행된 디스플레이 데이터의 판독 동작 및 내부 카운터(301)의 카운팅 동작과 동시에 수행된다.

다음, 데이터 드라이버 N-1의 이전 스테이지로부터 캐스케이드 신호(CASCADE)가 입력되며, 데이터 드라이버 N의 현재 스테이지에서의 내부 카운터(301)의 카운터 값이 제1 설정값과 같아질 때, 그 내부 카운터(301)는 리셋되며 데이터 드라이버 N의 현재 스테이지에서의 디스플레이 데이터의 판독이 시작된다. 이 방법으로, 데이터 드라이버 N-1의 이전 스테이지에서의 디스플레이 데이터의 판독이 완료되는 타이밍에 데이터 드라이버 N의 현재 스테이지에서의 디스플레이 데이터의 판독을 시작하는 것이 가능하다. 더욱이, 데이터 드라이버 N의 현재 스테이지에서의 디스플레이 데이터의 판독이 시작되는 타이밍에 내부 카운터(301)에 의한 카운트 동작이 시작된다.

다음, 데이터 드라이버 N의 현재 스테이지의 내부 카운터(301)의 카운터 값이 제2 설정값과 같아질 때, 카운터 유닛(300)은 캐스케이드 신호를 데이터 드라이버 N+1의 후속 스테이지에 공급한다. 캐스케이드 신호(CASCADE)의 딜레이 클록 수가 제2 설정값에 반영되므로, 카운터 유닛(300)은 캐스케이드 신호(CASCADE)의 딜레이 클록 수와 같은 양만큼 앞선 타이밍에 캐스케이드 신호(CASCADE)를 데이터 드라이버 N+1의 후속 스테이지에 공급할 수 있다.

바꾸어 말하면, 카운터 유닛(300)은 캐스케이드 신호(CASCADE)의 딜레이 시간과 같은 양만큼 앞서서 캐스케이드 신호(CASCADE)를 데이터 드라이버 N+1의 후속 스테이지에 공급할 수 있다. 이 방법으로, 데이터 드라이버 N+1의 후속 스테이지는 캐스케이드 신호(CASCADE)의 딜레이 시간과 시스템 클록(CLK)의 클록 사이클 사이의 관계에 상관없이 원래의(적절한) 타이밍에 디스플레이 데이터를 판독하기 시작할 수 있다. 그러므로, 데이터 드라이버 1, 2, …, 및 N 사이의 디스플레이 데이터의 연속성을 유지하는 것이 가능하다.

<제2 실시예>

본 발명의 제2 실시예에 따른 구동 회로는, 데이터 드라이버 1, 2, …, N, 및 N+1 사이에 출력들의 수가 다를 때에도 데이터 드라이버 1, 2, …, N, 및 N+1 사이의 디스플레이 데이터의 연속성이 유지될 수 있도록 제1 실시예에 따른 구동 회로(100)로부터 변경되었다.

도 6은 본 발명의 제2 실시예에 따라 데이터 드라이버 1, 2, …, N, 및 N+1의 구성의 예를 도시한 블록도이다.

도 6에 도시된 것과 같이, 제2 실시예에 따른 데이터 드라이버 1, 2, …, N, 및 N+1 각각은 드라이버 출력 수 인식 회로(400)를 포함한다는 점에서, 제2 실시예에 따른 구동 회로의 데이터 드라이버 1, 2, …, N, 및 N+1은 제1 실시예에 따른 데이터 드라이버 1, 2, …, N, 및 N+1과 다르다. 따라서, 제1 실시예의 것들과 같은 구조들은 같은 기호로써 표시되었으며 그들의 설명은 생략되었다.

내부 카운터(301)는, 내부 캐스케이드 신호(DAR_I), 제1 데이터 드라이버 1 내로 판독될 디스플레이 데이터의 제1 신호, 및 내부 클록(CLK_I)에 더하여, 드라이버 출력 수 인식 회로(400)로부터 공급된 캐리 신호 및 캐스케이드 신호(CASCADE)를 수신한다는 점에서 제1 실시예의 내부 카운터와 다르다.

더욱이, 내부 카운터(301)는, 내부 캐스케이드 신호(DAR_I) 뿐만 아니라 캐리 신호 및 캐스케이드 신호(CASCADE)에 의해 또한 리셋된다는 점에서 제1 실시예의 내부 카운터와 또한 다르다.

캐리 신호는 데이터 드라이버 1, 2, …, N, 및 N+1 각각의 출력들의 수에 따라 내부 카운터(301)를 리셋하는 데 사용되는 신호임을 유념한다.

더욱이, 내부 카운터(301)는, 그것의 카운터 값을 제1 및 제2 비교기(303 및 305)뿐만 아니라 드라이버 출력 수 인식 회로(400)로도 공급한다는 점에 있어서 제1 실시예의 내부 카운터와 또한 다르다.

드라이버 출력 수 인식 회로(400)는 데이터 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 및 N-1의 출력들의 수를 나타내는 펄스 신호, 및 데이터 드라이버 N의 현재 스테이지의 출력들의 수를 나타내는 펄스 신호를 수신한다. 데이터 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, N, 및 N-1의 출력들의 수를 나타내는 펄스 신호 및 데이터 드라이버 N의 현재 스테이지의 출력들의 수를 나타내는 펄스 신호는 캐스케이드 신호와 함께 전송된다.

그 후, 드라이버 출력 수 인식 회로(400)는 데이터 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 및 N-1의 출력들의 수를 나타내는 펄스 신호에 기반하여 데이터 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 및 N-1의 출력들의 수를 인식한다. 더욱이, 드라이버 출력 수 인식 회로(400)는 데이터 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 및 N-1의 출력들의 수에 기반하여 데이터 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 및 N-1의 내부 카운터(301)와 같은 타이밍에 데이터 드라이버 N의 현재 스테이지의 내부 카운터(301)를 리셋한다.

도 7은 본 발명의 제2 실시예에 따른, 구동 회로의 데이터 드라이버 1, 2, …, N, 및 N+1 각각의 캐스케이드 신호(CASCADE)의 입/출력 타이밍을 도시한 타이밍 차트이다.

설명을 단순화하기 위해, 도 7은 네 개의 데이터 드라이버 1, 2, 3 및 4가 캐스케이드 구성으로 연결된 경우를 도시한다. 더욱이, 도 7에서, "드라이버 1", "드라이버 2", "드라이버 3", 및 "드라이버 4"로 표시된 부분들 각각은, 데이터 드라이버 1, 2, 3, 및 4 중 각각의 데이터 드라이버가 캐스케이드 신호(CASCADE)를 수신하고, 디스플레이 데이터를 판독하기 시작하고, 데이터 드라이버 1, 2, 3, 및 4의 현재 스테이지의 출력들의 수와 같은 수의 디스플레이 데이터 부분들의 판독을 완료하고, 캐스케이드 신호(CASCADE)를 데이터 드라이버의 후속 스테이지에 공급하는 기간을 나타낸다. 더욱이, 데이터 드라이버 1, 2, 3, 및 4의 출력들의 수는 서로 다르다.

도 7에 도시된 것과 같이, 제2 실시예에 따른 구동 회로에서, 데이터 드라이버 1의 출력들의 수를 나타내는 펄스 신호는 데이터 드라이버 2, 3, 및 4로 전송된다. 바꾸어 말하면, 데이터 드라이버 1은, 캐스케이드 구성으로 데이터 드라이버 1의 후속에 연결된 모든 데이터 드라이버들에 데이터 드라이버 1의 출력들의 수를 나타내는 펄스 신호를 출력한다.

유사하게, 데이터 드라이버 2의 출력들의 수를 나타내는 펄스 신호는 캐스케이드 구성으로 데이터 드라이버 2의 후속에 연결된 데이터 드라이버 3 및 4로 전송된다. 더욱이, 데이터 드라이버 3의 출력들의 수를 나타내는 펄스 신호는 캐스케이드 구성으로 데이터 드라이버 3의 후속에 연결된 데이터 드라이버 4로 전송된다.

이 방법으로, 모든 데이터 드라이버 1, 2, 3, 및 4의 내부 카운터(301)의 동작 타이밍을 서로 동기화하는 것이 가능하다.

도 8은 본 발명의 제2 실시예에 따라 내부 카운터(301)의 동작을 도시한 타이밍 차트이다. 도 8의 윗부분은 데이터 드라이버 N의 내부 카운터(301)의 카운터 값들을 도시하며, 도 8의 아랫부분은 데이터 드라이버 N 후속의 데이터 드라이버 N+1의 내부 카운터(301)의 카운터 값을 도시한다.

더욱이, 도 8에서, 데이터 드라이버 N의 출력들의 수는 720이며, 그러므로 데이터 드라이버 N이 그 자신의 출력들의 수와 같은 수의 디스플레이 데이터 부분들의 판독을 완료하기 전에 내부 카운터(301)가 카운트하는 카운터 값은 480이다. 즉, 도 8에서, 데이터 드라이버 N+1의 제1 설정값은 480이다.

더욱이, 도 8에서, 데이터 드라이버 N+1의 출력들의 수는 726이며, 그러므로 데이터 드라이버 N+1이 그 자신의 출력들의 수와 같은 수의 디스플레이 데이터 부분들의 판독을 완료하기 전에 내부 카운터(301)가 카운트하는 카운터 값은 484이다. 더욱이, 캐스케이드 신호(CASCADE)의 딜레이 시간이 시스템 클록(CLK)의 클록 사이클보다 작을 때, 데이터 드라이버 N+1의 제2 설정값 또한 484이다.

도 8에서, 해칭 패턴으로서 표시된 클록들은 디스플레이 데이터의 판독이 수행될 때의 클록들임을 유념한다.

더욱이, 제1 데이터 드라이버 1 내로 판독될 디스플레이 데이터의 앞에 추가되는 데이터 인식 신호는 데이터 드라이버 N 및 N+1 각각의 내부 카운터(301)를 리셋하기 위해 사용되는 공통 타이밍 신호로서 사용된다. 즉, 모든 데이터 드라이버 1, 2, …, N, 및 N+1의 내부 카운터(301)는 제1 데이터 드라이버 1이 디스플레이 데이터 중 선두 데이터를 판독하는 타이밍에 리셋되어 카운팅 동작을 시작한다.

더욱이, 도 8에 도시된 것과 같이, 데이터 드라이버 N에서 디스플레이 데이터의 판독 동작 및 내부 카운터(301)의 카운팅 동작이 시작될 때, 데이터 드라이버 N+1의 후속 스테이지에서의 내부 카운터(301)의 카운팅 동작 또한 시작된다.

다음, 데이터 드라이버 N 및 N+1의 내부 카운터(301)의 카운터 값이 둘 다 480이 될 때, 데이터 드라이버 N으로부터 캐스케이드 신호(CASCADE)가 데이터 드라이버 N+1에 입력되며, 데이터 드라이버 N 및 N+1의 내부 카운터(301)는 리셋된다.

동시에, 데이터 드라이버 N에서의 디스플레이 데이터의 판독이 멈추며, 데이터 드라이버 N+1에서의 디스플레이 데이터 판독이 시작된다.

다음, 데이터 드라이버 N+1의 후속 스테이지의 내부 카운터(301)의 카운터 값이 484가 될 때, 데이터 드라이버 N+1에서의 디스플레이 데이터의 판독이 멈춘다.

위에서 설명된 것과 같이, 데이터 드라이버 N 및 N+1의 출력들의 수가 다를 때에도, 데이터 드라이버 N+1의 드라이버 출력 수 인식 회로(400)는 데이터 드라이버 N의 출력들의 수를 인식하며, 그에 의해 데이터 드라이버 N+1의 내부 카운터(301)를 데이터 드라이버 N의 내부 카운터(301)와 같은 타이밍에 리셋한다. 그러므로, 데이터 드라이버 N 및 N+1 사이의 판독된 디스플레이 데이터의 연속성이 유지된다.

도 9는 본 발명의 제2 실시예에 따른, 드라이버 출력 수 인식 회로(400)의 구성의 예를 도시한 블록도이다.

도 9에 도시된 것과 같이, 드라이버 출력 수 인식 회로(400)는, 8비트 카운터(401), 제1 출력 수 인식 회로(402), 제2 출력 수 인식 회로(403), 디코더(404), 캐스케이드 펄스 정정 회로(405) 등을 포함한다.

더욱이, 도 10은 본 발명의 제2 실시예에 따른, 디코더(404)의 구성의 예를 도시한 블록도이다.

도 10에 도시된 것과 같이, 디코더(404)는 8비트 디코더(8비트 DEC)(404A), …, 및 캐리 신호 선택 회로(404B) 등을 포함한다.

캐리 신호 C1 및 캐리 신호 C2는 데이터 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 및 N-1의 출력들의 수가 인식되는 부분들을 지정하는 신호임을 유념한다. 그러므로, 데이터 드라이버 1, 2, …, 및 N-1에 대하여 m개의 서로 다른 수의 출력들이 존재할 때(m은 양의 정수), C3 내지 Cm+2의 캐리 신호가 준비된다. 바꾸어 말하면, 각각의 서로 다른 수의 출력마다 하나의 캐리 신호가 준비된다. 도 11은 출력들의 수, 캐리 신호, 및 각각의 출력들의 수를 나타내는 펄스의 수 사이의 관계의 예를 도시한다.

도 9, 10, 및 11은 네 개의 서로 다른 수의 출력이 존재하는 경우를 도시한다.

주파수 분할 클록 신호(DIV_CLK) 및 내부 신호(cnt_res)가 8비트 카운터(401)에 입력된다.

그 후, 8비트 카운터(401)는 비트 비반전(bit non-inversion) 신호 및 비트 반전 신호를 디코더(404)에 공급한다.

구체적으로, 8비트 카운터(401)는 주파수 분할 클록(DIV_CLK)의 상승 에지들에서 카운트하는 카운터 회로이다. 더욱이, 8비트 카운터(401)는 내부 신호(cnt_res)의 입력에 의해 리셋된다. 그 후, 8비트 카운터(401)는 주파수 분할 클록(DIV_CLK)의 각각의 사이클에서의 카운터 값에 대응하는 값으로서 비트 비반전 신호 및 비트 반전 신호를 디코더(404)에 공급한다.

드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 및 N-1의 출력들의 수에 대응하는 캐리 신호 C1, C2, … 및 캐스케이드 신호(cas_in)가 제1 출력 수 인식 회로(402)에 입력된다.

그 후, 제1 출력 수 인식 회로(402)는 캐리 신호 C1, C2, …에 기반하여 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 및 N-1의 출력들의 수를 인식하며, 그 정보(front_osel)를 디코더(404)에 공급한다.

더욱이, 제1 출력 수 인식 회로(402)는 내부 신호(cas_osel)를 캐스케이드 펄스 정정 회로(405)에 공급한다.

데이터 드라이버 N의 현재 스테이지의 출력들의 수를 나타내는 펄스 신호(osel)가 제2 출력 수 인식 회로(403)에 입력된다. 데이터 드라이버 N의 현재 스테이지의 출력들의 수를 나타내는 이 펄스 신호(osel)는 데이터 드라이버 N의 외부에서 개별적으로 설정될 수 있는 신호이다.

그 후, 제2 출력 수 인식 회로(403)는 데이터 드라이버 N의 현재 스테이지의 출력들의 수를 나타내는 이 펄스 신호(osel)에 기반하여 데이터 드라이버 N의 현재 스테이지의 출력들의 수를 인식하며, 그 정보(cnt_osel)를 캐스케이드 펄스 정정 회로(405)에 공급한다.

비트 비반전 신호 및 비트 반전 신호들은 8비트 카운터(401)로부터 디코더(404)에 입력된다.

더욱이, 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 및 N-1의 출력들의 수에 대한 정보(front_osel)는 제1 출력 수 인식 회로(402)로부터 디코더(404)에 입력된다.

더욱이, 데이터 드라이버 N의 현재 스테이지의 출력들의 수를 나타내는 펄스 신호(osel)는 또한 디코더(404)에 입력된다.

그 후, 디코더(404)의 각각의 8비트 디코더(404A)는 한 비트씩(on a bit-by-bit basis) 비트 비반전 신호 및 비트 반전 신호 중 하나를 선택한다. 이 방법으로, 비트 비반전 신호들 및 비트 반전 신호들의 조합으로 구성된 8개의 비트가 각각의 8비트 디코더(404A)에 입력된다.

모든 8비트 디코더(404A)에 입력된 비트 비반전 신호들 및 비트 반전 신호들의 조합들은 서로 다르다. 더욱이, 각각의 8비트 디코더(404A)는 설정된 카운터 값에서 설정된 캐리 신호를 출력할 수 있도록 한 비트씩 비트 비반전 신호 또는 비트 반전 신호를 선택한다. 그 후, 각각의 8비트 디코더(404A)는 그 8비트 디코더(404A)에 공급된 비트 비반전 신호들 및 비트 반전 신호들의 조합에 대응하는 캐리 신호를 캐리 신호 선택 회로(404B)에 공급한다.

캐리 신호 C3, C4, C5, 및 C6은 8비트 디코더들(404A)로부터 캐리 신호 선택 회로(404B)에 입력된다.

그 후, 캐리 신호 선택 회로(404B)는 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 및 N-1의 출력들의 수에 대한 정보(front_osel)에 기반하여 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 및 N-1의 출력들의 수를 인식한다. 다음, 캐리 신호 선택 회로(404B)는 인식된 출력들의 수에 대응하는 캐리 신호를 선택하며 선택된 캐리 신호(cas_out)를 캐스케이드 펄스 정정 회로(405)에 공급한다.

더욱이, 디코더(404)는 8비트 디코더들(404A)에 의해 생성된 캐리 신호 C1, C2, … 및 내부 신호(cnt_res)를 내부 카운터(301)에 공급한다.

캐리 신호(cas_out)는 디코더(404)의 캐리 신호 선택 회로(404B)로부터 캐스케이드 펄스 정정 회로(405)에 입력된다.

더욱이, 내부 신호(cas_osel)는 제1 출력 수 인식 회로(402)로부터 캐스케이드 펄스 정정 회로(405)에 입력된다.

더욱이, 데이터 드라이버 N의 현재 스테이지의 출력들의 수에 대한 정보(cnt_osel)는 제2 출력 수 인식 회로(403)로부터 캐스케이드 펄스 정정 회로(405)에 입력된다.

그 후, 캐스케이드 펄스 정정 회로(405)는 캐리 신호, 내부 신호(cas_osel), 및 데이터 드라이버 N의 현재 스테이지의 출력들의 수에 대한 정보(cnt_osel)로부터 캐스케이드 신호(CASCADE)를 생성하며, 생성된 캐스케이드 신호(CASCADE)를 내부 카운터(301)를 통해 제2 비교기(305)에 공급한다.

도 12 및 13은 데이터 드라이버 N의 드라이버 출력 수 인식 회로(400)에서의 동작을 도시한 타이밍 차트이다.

도 12 및 13에 도시된 것과 같이, 캐리 신호 C1이 입력될 때와 캐리 신호 C2가 입력될 때 사이의 기간은 드라이버 N의 현재 스테이지 이전의 데이터 드라이버1, 2, …, 또는 N-1의 출력들의 수가 인식되는 부분이 된다. 이 부분에서, 제1 출력 수 인식 회로(402)는 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 또는 N-1의 출력들의 수를 나타내는 펄스 신호에 기반하여 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 또는 N-1의 출력들의 수를 인식한다.

다음, 디코더(404)의 8비트 디코더들(404A)은 캐리 신호 C3, C4, C5, 및 C6를 출력한다.

그 후, 디코더(404)의 캐리 신호 선택 회로(404B)는 캐리 신호들 중 하나를 선택하며, 선택된 캐리 신호를 출력한다.

도 14 및 15는 캐스케이드 구성으로 연결된 특정 데이터 드라이버 N에서의 동작을 도시한 타이밍 차트이다.

도 14 및 15에서, 신호 "cas_in"는 데이터 드라이버 N에 입력되는 캐스케이드 신호(CASCADE)이다. 더욱이, 신호 "cas_out"는 캐리 신호 선택 회로(404B)에 의해 선택되고 출력되는 캐리 신호이다. 더욱이, 신호 "cnt_res"는 8비트 카운터(401)를 리셋하는데 사용되는 내부 신호이다.

도 14 및 15에서 도시된 것과 같이, 데이터 드라이버 N의 드라이버 출력 수 인식 회로(400)는 데이터 드라이버 1, 데이터 드라이버 2, …, 및 데이터 드라이버 N-1의 순서로 데이터 드라이버 1, 2, …, 및 N-1의 출력들의 수를 인식한다.

그 후, 데이터 드라이버 N의 드라이버 출력 수 인식 회로(400)가 데이터 드라이버 1, 2, …, 또는 N-1의 출력들의 수를 인식할 때마다, 드라이버 출력 수 인식 회로(400)는 인식한 출력들의 수에 대응하는 캐리 신호를 내부 카운터(301)에 공급함으로써 내부 카운터(301)를 리셋한다.

예컨대, 도 14 및 15에 도시된 예에서, 8비트 디코더들(404A)은 내부 카운터(301)의 카운터 값이 12일 때 캐리 신호 C1을 출력하며, 내부 카운터(301)의 카운터 값이 122일 때 캐리 신호 C2를 출력하며, 내부 카운터(301)의 카운터 값이 160일 때 캐리 신호 C3를 출력하며, 내부 카운터(301)의 카운터 값이 162일 때 캐리 신호 C4를 출력하며, 내부 카운터(301)의 카운터 값이 164일 때 캐리 신호 C5를 출력하며, 내부 카운터(301)의 카운터 값이 165일 때 캐리 신호 C6를 출력한다.

더욱이, 캐리 신호 선택 회로(404B)는, 예컨대 내부 카운터(301)의 카운터 값이 162일 때 8비트 디코더들(404A)로부터 출력된 캐리 신호 C4를 선택하며, 선택된 캐리 신호 C4를 캐스케이드 펄스 정정 회로(405)에 공급한다.

그 후, 그 캐리 신호 C4는 캐스케이드 펄스 정정 회로(405)로부터 내부 카운터(301)에 입력되며, 그러므로 내부 카운터(301)은 리셋된다.

다음, 캐스케이드 펄스 정정 회로(405)에 의해 캐스케이드 신호(CASCADE)가 생성되며, 내부 카운터(301)에 입력된다.

그 후, 캐스케이드 펄스 정정 회로(405)로부터 캐스케이드 신호(CASCADE)가 내부 카운터(301)에 입력될 때, 내부 카운터(301)는 리셋되며 데이터 드라이버 N은 디스플레이 데이터를 판독하기 시작한다.

더욱이, 제2 비교기(305)는 데이터 드라이버 1, 2, …, 및 N의 출력들의 수를 나타내는 펄스 신호를 캐스케이드 신호(CASCADE)에 추가하며, 그 결과로서 생기는 캐스케이드 신호(CASCADE)를 데이터 드라이버 N+1의 후속 스테이지에 공급한다.

위에서 설명한 것과 같이, 본 발명의 제2 실시예에 따라, 드라이버 출력 수 인식 회로(400)는 데이터 드라이버 1, 2, …, 및 N 사이에 출력들의 수가 서로 다를 때에도 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 및 N-1의 출력들의 수에 기반하여 드라이버 N의 현재 스테이지 이전의 데이터 드라이버 1, 2, …, 및 N-1의 내부 카운터(301)와 같은 타이밍에 데이터 드라이버 N의 현재 스테이지의 내부 카운터(301)를 리셋한다. 그러므로, 데이터 드라이버 1, 2, …, 및 N의 내부 카운터들(301)의 동작 타이밍을 서로 동기화하는 것이 가능하다. 그러므로, 데이터 드라이버 1, 2, …, 및 N 사이에 출력들의 수가 서로 다를 때에도 데이터 드라이버 1, 2, …, N, 및 N+1 사이의 디스플레이 데이터의 연속성을 유지하는 것이 가능하다.

본 발명은 위에서 설명된 실시예들에 한정되지 않으며, 본 발명의 진의 및 범위에서 벗어나지 않고 다양한 변경이 적절히 이루어질 수 있다는 것을 유념한다. 예컨대, 디스플레이 장치는 액정 패널에 한정되지 않는다.

본 발명은 여러 실시예들에 관련하여 설명되었으나, 본 기술분야의 숙련된 기술자는, 본 발명이 첨부된 청구항의 진의 및 범위 내의 다양한 변경과 함께 실시될 수 있으며, 본 발명은 위에서 설명된 예들에 한정되지 않는다는 것을 인식할 것이다.

본 분야의 통상적인 기술자에 의해, 제1 및 제2 실시예는 바람직하게 조합될 수 있다.

더욱이, 청구항들의 범위는 위에서 설명한 실시예들에 의해 제한되지 않는다.

더욱이, 출원인의 의도는, 이후 출원 속행 중 수정될지라도, 모든 청구항 요소들의 동등물들을 포함하려는 것임을 유념해야 한다.

Claims

직렬 연결된 복수의 데이터 드라이버들을 포함하는, 디스플레이 장치의 구동 회로로서,
상기 복수의 데이터 드라이버들은 상기 디스플레이 장치로 출력될 디스플레이 데이터를 연속으로 판독하며,
상기 데이터 드라이버들 각각은 카운터 유닛을 포함하며,
상기 카운터 유닛들 각각은 내부 클록에 기반하여 카운트하는 내부 카운터를 포함하며,
제1 스테이지의 데이터 드라이버가 상기 디스플레이 데이터의 제1 신호를 판독하는 타이밍에 공통 타이밍 신호가 상기 데이터 드라이버들로 입력되며, 그에 의해 상기 내부 카운터들은 리셋되며,
상기 디스플레이 데이터의 판독이 수행되는 타이밍을 지정하는 캐스케이드 신호가 상기 데이터 드라이버의 이전 스테이지로부터 상기 데이터 드라이버의 현재 스테이지로 입력되고, 상기 내부 카운터의 카운터 값이 제1 설정값과 같아질 때, 상기 내부 카운터는 리셋되며 상기 데이터 드라이버의 현재 스테이지에서 상기 디스플레이 데이터의 판독이 시작되며, 상기 제1 설정값은 상기 데이터 드라이버의 이전 스테이지의 출력들의 수이며,
상기 카운터 값이 제2 설정값과 같아질 때, 상기 카운터 유닛은 상기 캐스케이드 신호를 상기 데이터 드라이버의 후속 스테이지에 공급하며,
상기 캐스케이드 신호의 딜레이 클록 수가, 상기 캐스케이드 신호의 딜레이 시간을 시스템 클록으로 나누어 그 결과로서 생기는 값을 가장 가까운 정수로 반올림함으로써 얻어진 값으로서 정의될 때, 상기 제2 설정값은 아래의 수학식 1:
[수학식 1]
(제2 설정값) = (데이터 드라이버의 현재 스테이지의 출력들의 수) - (딜레이 클록 수)
에 의해 계산되는 구동 회로.
제1항에 있어서,
상기 카운터 유닛은,
상기 내부 카운터의 카운터 값을 상기 제1 설정값과 비교하는 제1 비교기; 및
상기 내부 카운터의 카운터 값을 상기 제2 설정값과 비교하는 제2 비교기를 포함하며,
상기 내부 카운터의 카운터 값이 상기 제1 설정값과 같을 때, 상기 제1 비교기는 상기 내부 카운터를 리셋하는데 사용되는 내부 캐스케이드 신호를 상기 내부 카운터에 공급하며,
상기 내부 카운터의 카운터 값이 상기 제2 설정값과 같을 때, 상기 제2 비교기는 상기 캐스케이드 신호를 상기 데이터 드라이버의 후속 스테이지에 공급하는 구동 회로.
제2항에 있어서,
상기 카운터 유닛은 상기 데이터 드라이버의 이전 스테이지로부터 캐스케이드 신호가 입력되는 것을 기억하는 제1 저장 회로를 더 포함하며,
상기 데이터 드라이버의 이전 스테이지로부터 캐스케이드 신호가 입력되는 것을 나타내는 신호가 상기 제1 저장 회로로부터 입력될 때, 상기 제1 비교기는 상기 내부 카운터의 카운터 값을 상기 제1 설정값과 비교하는 구동 회로.
제2항에 있어서,
상기 카운터 유닛은 상기 제1 비교기가 상기 내부 캐스케이드 신호를 출력하는 것을 기억하는 제2 저장 회로를 더 포함하며,
상기 제1 비교기가 상기 내부 캐스케이드 신호를 출력하는 것을 나타내는 신호가 상기 제2 저장 회로로부터 입력되면, 상기 제2 비교기는 상기 내부 카운터의 카운터 값을 상기 제2 설정값과 비교하는 구동 회로.
제3항에 있어서,
상기 카운터 유닛은 상기 제1 비교기가 상기 내부 캐스케이드 신호를 출력하는 것을 기억하는 제2 저장 회로를 더 포함하며,
상기 제1 비교기가 상기 내부 캐스케이드 신호를 출력하는 것을 나타내는 신호가 상기 제2 저장 회로로부터 입력되면, 상기 제2 비교기는 상기 내부 카운터의 카운터 값을 상기 제2 설정값과 비교하는 구동 회로.
제1항에 있어서,
상기 데이터 드라이버들 각각은 복수의 쉬프트 레지스터들, 및 상기 복수의 쉬프트 레지스터들에 대응하는 복수의 래치 회로들을 포함하며,
상기 제1 비교기는 상기 내부 캐스케이드 신호를 상기 쉬프트 레지스터의 제1 스테이지에 공급하며,
상기 복수의 쉬프트 레지스터는 상기 내부 캐스케이드 신호를 하나의 쉬프트 레지스터로부터 다른 쉬프트 레지스터로 전송하며,
상기 래치 회로들 각각은 상기 복수의 쉬프트 레지스터들 중 대응하는 쉬프트 레지스터로부터의 상기 내부 캐스케이드 신호의 입력에 응답하여 상기 디스플레이 데이터를 래치하는 구동 회로.
제2항에 있어서,
상기 데이터 드라이버들 각각은 복수의 쉬프트 레지스터들, 및 상기 복수의 쉬프트 레지스터들에 대응하는 복수의 래치 회로들을 포함하며,
상기 제1 비교기는 상기 내부 캐스케이드 신호를 상기 쉬프트 레지스터의 제1 스테이지에 공급하며,
상기 복수의 쉬프트 레지스터들은 상기 내부 캐스케이드 신호를 하나의 쉬프트 레지스터로부터 다른 쉬프트 레지스터로 전송하며,
상기 래치 회로들 각각은 상기 복수의 쉬프트 레지스터들 중 대응하는 쉬프트 레지스터로부터의 상기 내부 캐스케이드 신호의 입력에 응답하여 상기 디스플레이 데이터를 래치하는 구동 회로.
제3항에 있어서,
상기 데이터 드라이버들 각각은 복수의 쉬프트 레지스터들, 및 상기 복수의 쉬프트 레지스터들에 대응하는 복수의 래치 회로들을 포함하며,
상기 제1 비교기는 상기 내부 캐스케이드 신호를 상기 쉬프트 레지스터의 제1 스테이지에 공급하며,
상기 복수의 쉬프트 레지스터들은 상기 내부 캐스케이드 신호를 하나의 쉬프트 레지스터로부터 다른 쉬프트 레지스터로 전송하며,
상기 래치 회로들 각각은 상기 복수의 쉬프트 레지스터들 중 대응하는 쉬프트 레지스터로부터의 상기 내부 캐스케이드 신호의 입력에 응답하여 상기 디스플레이 데이터를 래치하는 구동 회로.
제1항에 있어서,
상기 카운터 유닛은 상기 데이터 드라이버의 현재 스테이지 이전의 상기 데이터 드라이버의 출력들의 수, 및 그 자체의 데이터 드라이버의 출력들의 수를 인식하는 드라이버 출력 수 인식 회로를 포함하며,
상기 드라이버 출력 수 인식 회로는 상기 데이터 드라이버의 현재 스테이지 이전의 상기 데이터 드라이버의 출력의 수를 상기 데이터 드라이버의 제1 스테이지로부터 시작하는 순서로 인식하며, 상기 드라이버 출력 수 인식 회로가 각각의 상기 데이터 드라이버의 출력들의 수를 인식할 때마다, 상기 드라이버 출력 수 인식 회로는 상기 내부 카운터를 리셋하는 데 사용되는 캐리 신호를 상기 내부 카운터에 공급하는 구동 회로.
제2항에 있어서,
상기 카운터 유닛은 상기 데이터 드라이버의 현재 스테이지 이전의 상기 데이터 드라이버의 출력들의 수, 및 그 자체의 데이터 드라이버의 출력들의 수를 인식하는 드라이버 출력 수 인식 회로를 포함하며,
상기 드라이버 출력 수 인식 회로는 상기 데이터 드라이버의 현재 스테이지 이전의 상기 데이터 드라이버의 출력의 수를 제1 데이터 드라이버로부터 시작하는 순서로 인식하며, 상기 드라이버 출력 수 인식 회로가 상기 데이터 드라이버의 출력들의 수를 인식할 때마다, 상기 드라이버 출력 수 인식 회로는 상기 내부 카운터를 리셋하는 데 사용되는 캐리 신호를 상기 내부 카운터에 공급하는 구동 회로.
제3항에 있어서,
상기 카운터 유닛은 상기 데이터 드라이버의 현재 스테이지 이전의 상기 데이터 드라이버의 출력들의 수, 및 그 자체의 데이터 드라이버의 출력들의 수를 인식하는 드라이버 출력 수 인식 회로를 포함하며,
상기 드라이버 출력 수 인식 회로는 상기 데이터 드라이버의 현재 스테이지 이전의 상기 데이터 드라이버의 출력의 수를 제1 데이터 드라이버로부터 시작하는 순서로 인식하며, 상기 드라이버 출력 수 인식 회로가 상기 데이터 드라이버의 출력들의 수를 인식할 때마다, 상기 드라이버 출력 수 인식 회로는 상기 내부 카운터를 리셋하는 데 사용되는 캐리 신호를 상기 내부 카운터에 공급하는 구동 회로.
제9항에 있어서,
상기 데이터 드라이버의 현재 스테이지는 상기 데이터 드라이버의 현재 스테이지의 출력들의 수를 나타내는 펄스 신호를 상기 캐스케이드 신호에 추가하며, 그 결과로서 생기는 캐스케이드 신호를 상기 데이터 드라이버의 후속 스테이지로 전송하는 구동 회로.
제10항에 있어서,
상기 데이터 드라이버의 현재 스테이지는 상기 데이터 드라이버의 현재 스테이지의 출력들의 수를 나타내는 펄스 신호를 상기 캐스케이드 신호에 추가하며, 그 결과로서 생기는 캐스케이드 신호를 상기 데이터 드라이버의 후속 스테이지로 전송하는 구동 회로.
제11항에 있어서,
상기 데이터 드라이버의 현재 스테이지는 상기 데이터 드라이버의 현재 스테이지의 출력들의 수를 나타내는 펄스 신호를 상기 캐스케이드 신호에 추가하며, 그 결과로서 생기는 캐스케이드 신호를 상기 데이터 드라이버의 후속 스테이지로 전송하는 구동 회로.
직렬로 연결된 복수의 데이터 드라이버들을 포함하는, 디스플레이 장치의 구동 회로를 구동하는 방법으로서,
상기 복수의 데이터 드라이버들에 의해 상기 디스플레이 장치로 출력될 디스플레이 데이터를 연속으로 판독하는 단계;
상기 데이터 드라이버의 제1 스테이지가 상기 디스플레이 데이터의 제1 신호를 판독하는 타이밍에 각각의 상기 데이터 드라이버에 공통 타이밍 신호를 입력하며, 그에 의해 내부 클록에 기반하여 카운트하는 각각의 내부 카운터를 리셋하는 단계 - 각각의 데이터 드라이버는 상기 내부 카운터를 포함함 -;
상기 내부 카운터의 카운터 값이 제1 설정값과 같아질 때 상기 데이터 드라이버의 이전 스테이지로부터 상기 데이터 드라이버의 현재 스테이지에 캐스케이드 신호를 입력하며, 상기 내부 카운터를 리셋하며 상기 데이터 드라이버의 현재 스테이지에서 상기 디스플레이 데이터의 판독을 시작하는 단계 - 캐스케이드 신호가 상기 디스플레이 데이터의 판독이 수행되는 타이밍을 지정하며, 상기 제1 설정값은 상기 데이터 드라이버의 이전 스테이지의 출력들의 수임 -; 및
상기 카운터 값이 제2 설정값과 같아질 때 상기 캐스케이드 신호를 상기 데이터 드라이버의 후속 스테이지에 입력하는 단계
를 포함하며,
상기 캐스케이드 신호의 딜레이 클록 수가 상기 캐스케이드 신호의 딜레이 시간을 시스템 클록으로 나누어 그 결과로서 생기는 값을 가장 가까운 정수로 반올림함으로써 얻어지는 값으로 정의될 때, 상기 제2 설정값은 아래 보여진 수학식 1:
[수학식 1]
(제2 설정값) = (자신의 데이터 드라이버의 출력들의 수) - (딜레이 클록 수)
에 의해 계산되는 방법.