JP3160142B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JP3160142B2 JP3160142B2 JP35409193A JP35409193A JP3160142B2 JP 3160142 B2 JP3160142 B2 JP 3160142B2 JP 35409193 A JP35409193 A JP 35409193A JP 35409193 A JP35409193 A JP 35409193A JP 3160142 B2 JP3160142 B2 JP 3160142B2
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- JP
- Japan
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- digital storage
- signal
- substrate
- liquid crystal
- storage circuit
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- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリクス型
の液晶表示装置、とくにデジタル階調表示の液晶表示装
置に関する。
の液晶表示装置、とくにデジタル階調表示の液晶表示装
置に関する。
【０００２】
【従来の技術】従来のデジタル諧調のアクティブマトリ
クス型の液晶表示装置としては、日経ＢＰ社刊「フラッ
トパネルディスプレイ９１ １７３頁〜１８０頁」に記
載されているものなどが標準的である。
クス型の液晶表示装置としては、日経ＢＰ社刊「フラッ
トパネルディスプレイ９１ １７３頁〜１８０頁」に記
載されているものなどが標準的である。
【０００３】図２は従来の液晶表示装置の例である。ア
クティブマトリクス型の液晶表示装置は大まかに画素マ
トリクス部、信号線駆動回路、走査線駆動回路の３つに
分割できる。以下、図面に基づき動作を説明する。
クティブマトリクス型の液晶表示装置は大まかに画素マ
トリクス部、信号線駆動回路、走査線駆動回路の３つに
分割できる。以下、図面に基づき動作を説明する。
【０００４】画素マトリクスは信号線と走査線をマトリ
クス状に配置し、その交点部分に画素ＴＦＴを配置し、
画素ＴＦＴのゲートは走査線に、ソースは信号線に、ド
レインは画素電極に接続している。また、一般に画素電
極と対向電極の間の液晶容量は大きな値をとりえないた
め、画素電極の近傍に電荷を保持する保持容量を配置す
ることが行われる。走査線にＴＦＴのスレッショルド電
圧を越える電圧が印加され、ＴＦＴがオンすると、ＴＦ
Ｔのドレインとソースはショート状態となり、信号線の
電圧が画素電極に印加され液晶と保持容量に充電され
る。ＴＦＴがオフになるとドレインは開放状態となり、
液晶と保持容量に蓄えられた電荷は次にＴＦＴがオンす
るまで保持される。
クス状に配置し、その交点部分に画素ＴＦＴを配置し、
画素ＴＦＴのゲートは走査線に、ソースは信号線に、ド
レインは画素電極に接続している。また、一般に画素電
極と対向電極の間の液晶容量は大きな値をとりえないた
め、画素電極の近傍に電荷を保持する保持容量を配置す
ることが行われる。走査線にＴＦＴのスレッショルド電
圧を越える電圧が印加され、ＴＦＴがオンすると、ＴＦ
Ｔのドレインとソースはショート状態となり、信号線の
電圧が画素電極に印加され液晶と保持容量に充電され
る。ＴＦＴがオフになるとドレインは開放状態となり、
液晶と保持容量に蓄えられた電荷は次にＴＦＴがオンす
るまで保持される。
【０００５】図３に４階調の信号線駆動回路の例を示
す。ここでは４階調の場合を説明するが階調数が異なる
場合でも基本動作は同じである。デジタル階調信号は入
力端子３０２、３０３よりシフトレジスタ３１０、３１
１に入力される。シフトレジスタ３１０、３１１の出力
は次の段のシフトレジスタ３１２、３１３およびラッチ
回路３１４、３１５に入力され、ラッチ回路は一定期間
データの保持を行う。この保持期間は入力端子３０４に
入力される水平同期信号によってきまる。ラッチ回路の
出力信号はデコーダ３１６に入力され２ビットのデジタ
ル信号はこのデコーダによって４つの電圧選択信号に変
換される。この電圧選択信号によってスイッチトランジ
スタ３１７〜３２０のいずれかが選択され、階調電圧線
３０５〜３０８のいずれかの電位が信号線３０９に伝達
される。
す。ここでは４階調の場合を説明するが階調数が異なる
場合でも基本動作は同じである。デジタル階調信号は入
力端子３０２、３０３よりシフトレジスタ３１０、３１
１に入力される。シフトレジスタ３１０、３１１の出力
は次の段のシフトレジスタ３１２、３１３およびラッチ
回路３１４、３１５に入力され、ラッチ回路は一定期間
データの保持を行う。この保持期間は入力端子３０４に
入力される水平同期信号によってきまる。ラッチ回路の
出力信号はデコーダ３１６に入力され２ビットのデジタ
ル信号はこのデコーダによって４つの電圧選択信号に変
換される。この電圧選択信号によってスイッチトランジ
スタ３１７〜３２０のいずれかが選択され、階調電圧線
３０５〜３０８のいずれかの電位が信号線３０９に伝達
される。
【０００６】図４に走査線駆動回路の例を示す。走査線
駆動回路はシフトレジスタとＮＡＮＤ回路４０３、４０
４、インバータ型バッファ４０５、４０６によって構成
され、垂直同期信号に同期したスタートパルスと水平同
期信号に同期したクロックを入力し、順次走査線を駆動
していく。
駆動回路はシフトレジスタとＮＡＮＤ回路４０３、４０
４、インバータ型バッファ４０５、４０６によって構成
され、垂直同期信号に同期したスタートパルスと水平同
期信号に同期したクロックを入力し、順次走査線を駆動
していく。
【０００７】
【発明が解決しようとする問題点】前述した従来の液晶
表示装置には以下に示すような２つの問題点があった。
第一の問題点はＴＦＴがオフ状態のときにおいて、ドレ
イン〜ソース間にリーク電流が流れ、画素の電荷が放電
し電位が変動することである。一般的なＮチャンネルＴ
ＦＴのドレイン電流、ゲート電圧特性を図５に示す。図
５からわかるように、ゲート電圧がマイナスのときでも
ドレインには電流が流れている。この電流によって電荷
の放電が発生する。ＮチャンネルのＴＦＴで説明をおこ
なったがＰチャンネルＴＦＴでも同様である。
表示装置には以下に示すような２つの問題点があった。
第一の問題点はＴＦＴがオフ状態のときにおいて、ドレ
イン〜ソース間にリーク電流が流れ、画素の電荷が放電
し電位が変動することである。一般的なＮチャンネルＴ
ＦＴのドレイン電流、ゲート電圧特性を図５に示す。図
５からわかるように、ゲート電圧がマイナスのときでも
ドレインには電流が流れている。この電流によって電荷
の放電が発生する。ＮチャンネルのＴＦＴで説明をおこ
なったがＰチャンネルＴＦＴでも同様である。
【０００８】通常、画素の書き込み周期は１００Ｈｚ以
下であるため、保持時間は１０ｍｓｅｃ以上となる。な
るべく長く保持時間をとるため、液晶と並列に保持容量
をつけることが一般的であるが液晶と保持容量をあわせ
て０．１ｐＦ〜０．２ｐＦまでしかできない。画素の保
持時間を１６．６ｍｓｅｃ（６０Ｈｚ）、液晶にかかる
電圧を５Ｖ、保持率を９９％、容量を０．２ｐＦとする
と、許容されるＴＦＴのリーク電流は ５×（１−０．９９）×０．２ｐＦ／１６．６ｍｓｅｃ＝０．６ｐＡ となり、この値を使用温度範囲、ＴＦＴのばらつきをふ
くめて実現するのは困難であるため、画素の電荷は放電
され、画質の劣化をまねいていた。
下であるため、保持時間は１０ｍｓｅｃ以上となる。な
るべく長く保持時間をとるため、液晶と並列に保持容量
をつけることが一般的であるが液晶と保持容量をあわせ
て０．１ｐＦ〜０．２ｐＦまでしかできない。画素の保
持時間を１６．６ｍｓｅｃ（６０Ｈｚ）、液晶にかかる
電圧を５Ｖ、保持率を９９％、容量を０．２ｐＦとする
と、許容されるＴＦＴのリーク電流は ５×（１−０．９９）×０．２ｐＦ／１６．６ｍｓｅｃ＝０．６ｐＡ となり、この値を使用温度範囲、ＴＦＴのばらつきをふ
くめて実現するのは困難であるため、画素の電荷は放電
され、画質の劣化をまねいていた。
【０００９】第二の問題点はＴＦＴの動作において、走
査線電位が高電位から低電位に、または、低電位から高
電位に変化するとき、ＴＦＴのゲート、ドレイン間の容
量によってドレイン電位が以下に示す△Ｖだけ走査線電
位が変化する方向へ引き込まれることである。 △Ｖ＝Ｖ×Ｃｇｄ／（Ｃｇｄ＋Ｃｌｃ＋Ｃｓｔｇ） ここで、Ｖは走査線電位の変動幅 ＣｇｄはＴＦＴのゲートドレイン間の容量値 Ｃｌｃは液晶の容量値 Ｃｓｔｇは保持容量の容量値 この現象によって、図６に示すように画素電極の電位は
中心より下側にずれてしまい液晶の劣化をまねいてい
た。
査線電位が高電位から低電位に、または、低電位から高
電位に変化するとき、ＴＦＴのゲート、ドレイン間の容
量によってドレイン電位が以下に示す△Ｖだけ走査線電
位が変化する方向へ引き込まれることである。 △Ｖ＝Ｖ×Ｃｇｄ／（Ｃｇｄ＋Ｃｌｃ＋Ｃｓｔｇ） ここで、Ｖは走査線電位の変動幅 ＣｇｄはＴＦＴのゲートドレイン間の容量値 Ｃｌｃは液晶の容量値 Ｃｓｔｇは保持容量の容量値 この現象によって、図６に示すように画素電極の電位は
中心より下側にずれてしまい液晶の劣化をまねいてい
た。
【００１０】本発明の液晶表示装置はこのような２つの
問題点を解決するものであり、その目的とするところ
は、保持時間の長さに関わらず保持が可能であり、且
つ、走査線の電位変化によって保持電位が変化しない液
晶表示装置を提供することにある。
問題点を解決するものであり、その目的とするところ
は、保持時間の長さに関わらず保持が可能であり、且
つ、走査線の電位変化によって保持電位が変化しない液
晶表示装置を提供することにある。
【００１１】
【問題を解決するための手段】本発明の液晶表示装置
は、階調表示方式を時間階調方式として、画素に印加さ
れる電圧は二値のみとし、且つ、一つの画素について、
一つのデジタル記憶回路を有し、その出力に画素電極を
接続している。
は、階調表示方式を時間階調方式として、画素に印加さ
れる電圧は二値のみとし、且つ、一つの画素について、
一つのデジタル記憶回路を有し、その出力に画素電極を
接続している。
【００１２】
【作用】本発明では、走査線の信号によって、信号線の
電位をデジタル記憶回路に取り込み、一定の期間電位を
保持している。画素電極はデジタル記憶回路の出力に接
続されているため、記憶回路が保持状態である限り、デ
ジタル記憶回路のハイ電位またはロウ電位が与えられ
る。
電位をデジタル記憶回路に取り込み、一定の期間電位を
保持している。画素電極はデジタル記憶回路の出力に接
続されているため、記憶回路が保持状態である限り、デ
ジタル記憶回路のハイ電位またはロウ電位が与えられ
る。
【００１３】
【実施例】図１に本発明の実施例をしめす。時間階調方
式では図７に示すように時間的に白黒を切り替え中間調
をだす方式である。この実施例の信号線駆動回路の動作
について説明する。時間変調されたデジタル階調信号は
入力端子１０２よりシフトレジスタ１０９に入力され
る、シフトレジスタ１０９の出力は次の段のシフトレジ
スタ１１０およびラッチ回路１１１に入力され、ラッチ
回路１１１は一定期間はデータの保持を行う。この保持
期間は入力端子１０３に入力される水平同期信号によっ
てきまる。ラッチ回路１１１、１１２の出力はインバー
タ形式のバッファ回路１１３、１１４、１１５、１１６
を介して信号線１０６、１０７に出力される。信号線の
データは走査線信号によって各画素電極の近傍に配置さ
れたデジタル記憶回路１１７、１１８、１１９、１２０
にとりこまれる。この記憶状態は次に走査線信号がくる
まで保持される。図８は画素領域およびデジタル記憶回
路の例である。このデジタル記憶回路はＴＦＴ８０７、
８０８とＴＦＴ８０９、８１０で構成されるインバータ
を二つ組合わせたもので、ＴＦＴ８０６がオンすると記
憶回路と信号線８０２がショートされ、データがとりこ
まれる。
式では図７に示すように時間的に白黒を切り替え中間調
をだす方式である。この実施例の信号線駆動回路の動作
について説明する。時間変調されたデジタル階調信号は
入力端子１０２よりシフトレジスタ１０９に入力され
る、シフトレジスタ１０９の出力は次の段のシフトレジ
スタ１１０およびラッチ回路１１１に入力され、ラッチ
回路１１１は一定期間はデータの保持を行う。この保持
期間は入力端子１０３に入力される水平同期信号によっ
てきまる。ラッチ回路１１１、１１２の出力はインバー
タ形式のバッファ回路１１３、１１４、１１５、１１６
を介して信号線１０６、１０７に出力される。信号線の
データは走査線信号によって各画素電極の近傍に配置さ
れたデジタル記憶回路１１７、１１８、１１９、１２０
にとりこまれる。この記憶状態は次に走査線信号がくる
まで保持される。図８は画素領域およびデジタル記憶回
路の例である。このデジタル記憶回路はＴＦＴ８０７、
８０８とＴＦＴ８０９、８１０で構成されるインバータ
を二つ組合わせたもので、ＴＦＴ８０６がオンすると記
憶回路と信号線８０２がショートされ、データがとりこ
まれる。
【００１４】記憶回路の出力は直接画素電極に接続され
ているため、画素電極の電位は記憶回路の電源電位の高
電位側もしくは低電位側のいずれか一方の電位に固定さ
れる。このように画素の電位は従来例のように容量に蓄
電し、電位を保持するのではなく、記憶回路のデータで
保持を行うため、画素ＴＦＴのリーク電流による電位変
動やＴＦＴオフによる電位変動は発生せず、画質の向上
がみこめる。
ているため、画素電極の電位は記憶回路の電源電位の高
電位側もしくは低電位側のいずれか一方の電位に固定さ
れる。このように画素の電位は従来例のように容量に蓄
電し、電位を保持するのではなく、記憶回路のデータで
保持を行うため、画素ＴＦＴのリーク電流による電位変
動やＴＦＴオフによる電位変動は発生せず、画質の向上
がみこめる。
【００１５】また、液晶素子８１１は直流電圧を長期に
わたり印加すると劣化が発生するため、本実施例では対
向電極をデジタル記憶回路の出力振幅と同じ振幅にて、
且つ特定周波数（垂直同期周波数など）の交流電圧で駆
動し、液晶に加わる電圧が平均的には０になるようにし
ている。この関係を図１０にしめす。図１０（Ａ）はデ
ジタル記憶回路の出力電圧、図１０（Ｂ）は対向電極に
印加される電圧、図１０（Ｃ）は液晶印加電圧の波形を
それぞれ示し、液晶に印加される電圧はデジタル記憶回
路の出力電圧と対向電極に印加される電圧との差分電圧
が印加されており、上述のように液晶に加わる電圧が平
均的に０になることが分かる。 通常、液晶を駆動する場
合、５Ｖ程度の印加電圧が必要であるが、時間階調を使
う場合は、光透過率が１００％と０％であるので、印加
電圧は例えば０Ｖと５Ｖの２値となり、図１０はこの場
合の波形図を示している。 よって、図１０に示すよう
に、時間階調の場合、デジタル記憶回路の出力として０
Ｖと５Ｖとなり、図８に示すデジタル記憶回路は電源電
位が出力されるため、記憶回路の電源端子８０３の電位
を５Ｖに、電源端子８０４の電位を０Ｖにすればよい。
前記したように液晶は直流を長時間かけると劣化するた
め交流駆動する必要があるが、対向電極端子８０５に交
流電圧、例えば前記垂直同期周波数などの特定周波数の
交流電圧を入力して駆動する。 以下、図１０の波形図を
参照しながらその動作を説明する。まず、対向電極端子
８０５に５Ｖの電圧がかかっているとすると、黒を表示
させるためには、液晶に５Ｖがかかり、デジタル記憶回
路の出力は０Ｖとする必要がある。また、白を表示させ
るためには、デジタル記憶回路の出力は５Ｖとする必要
がある。これによって対向電極端子８０５の電位を基準
にすると、液晶には前記電圧の差分電圧である−５Ｖ又
は０Ｖの電圧がかかっていることになる。 次に、一定時
間後、対向電極端子に印加される電圧が０Ｖになると、
黒を表示 させるためには液晶に５Ｖがかかり、デジタル
記憶回路の出力は５Ｖとする必要がある。また、白を表
示させるためには、デジタル記憶回路の出力は０Ｖとす
る必要がある。これによって、対向電極端子８０５の電
位を基準にすると、液晶には差分電圧の＋５Ｖ又は０Ｖ
がかかっていることになる。以上の説明から明らかなよ
うに、液晶にかかる前記差分電圧は平均的には０にな
り、液晶の劣化を回避することができる。
わたり印加すると劣化が発生するため、本実施例では対
向電極をデジタル記憶回路の出力振幅と同じ振幅にて、
且つ特定周波数（垂直同期周波数など）の交流電圧で駆
動し、液晶に加わる電圧が平均的には０になるようにし
ている。この関係を図１０にしめす。図１０（Ａ）はデ
ジタル記憶回路の出力電圧、図１０（Ｂ）は対向電極に
印加される電圧、図１０（Ｃ）は液晶印加電圧の波形を
それぞれ示し、液晶に印加される電圧はデジタル記憶回
路の出力電圧と対向電極に印加される電圧との差分電圧
が印加されており、上述のように液晶に加わる電圧が平
均的に０になることが分かる。 通常、液晶を駆動する場
合、５Ｖ程度の印加電圧が必要であるが、時間階調を使
う場合は、光透過率が１００％と０％であるので、印加
電圧は例えば０Ｖと５Ｖの２値となり、図１０はこの場
合の波形図を示している。 よって、図１０に示すよう
に、時間階調の場合、デジタル記憶回路の出力として０
Ｖと５Ｖとなり、図８に示すデジタル記憶回路は電源電
位が出力されるため、記憶回路の電源端子８０３の電位
を５Ｖに、電源端子８０４の電位を０Ｖにすればよい。
前記したように液晶は直流を長時間かけると劣化するた
め交流駆動する必要があるが、対向電極端子８０５に交
流電圧、例えば前記垂直同期周波数などの特定周波数の
交流電圧を入力して駆動する。 以下、図１０の波形図を
参照しながらその動作を説明する。まず、対向電極端子
８０５に５Ｖの電圧がかかっているとすると、黒を表示
させるためには、液晶に５Ｖがかかり、デジタル記憶回
路の出力は０Ｖとする必要がある。また、白を表示させ
るためには、デジタル記憶回路の出力は５Ｖとする必要
がある。これによって対向電極端子８０５の電位を基準
にすると、液晶には前記電圧の差分電圧である−５Ｖ又
は０Ｖの電圧がかかっていることになる。 次に、一定時
間後、対向電極端子に印加される電圧が０Ｖになると、
黒を表示 させるためには液晶に５Ｖがかかり、デジタル
記憶回路の出力は５Ｖとする必要がある。また、白を表
示させるためには、デジタル記憶回路の出力は０Ｖとす
る必要がある。これによって、対向電極端子８０５の電
位を基準にすると、液晶には差分電圧の＋５Ｖ又は０Ｖ
がかかっていることになる。以上の説明から明らかなよ
うに、液晶にかかる前記差分電圧は平均的には０にな
り、液晶の劣化を回避することができる。
【００１６】図９は記憶回路の第二の例である。ＴＦＴ
９０８、９１０と抵抗器９０７、９０９によってインバ
ータを構成し、記憶回路を構成している。この例でも図
１０に示すように、時間階調の場合、デジタル記憶回路
の出力として０Ｖと５Ｖとなり、前記デジタル記憶回路
は電源電位が出力されるため、記憶回路の電源端子９０
３の出力を５Ｖに、電源端子９０４の出力を０Ｖにすれ
ばよい。そして、液晶９１１の対向電極に図１０（Ｂ）
に示す交流電圧を加え、液晶９１１に図１０（Ａ）に示
す前記デジタル記憶回路の出力電圧を印加することによ
り液晶９１１には図１０（Ｃ）に示す差分電圧がかかり
図８に示す実施例と同様に動作する。この実施例の場合
は画素マトリクス内のＴＦＴの極性を一種類のみにする
ことが可能である。
９０８、９１０と抵抗器９０７、９０９によってインバ
ータを構成し、記憶回路を構成している。この例でも図
１０に示すように、時間階調の場合、デジタル記憶回路
の出力として０Ｖと５Ｖとなり、前記デジタル記憶回路
は電源電位が出力されるため、記憶回路の電源端子９０
３の出力を５Ｖに、電源端子９０４の出力を０Ｖにすれ
ばよい。そして、液晶９１１の対向電極に図１０（Ｂ）
に示す交流電圧を加え、液晶９１１に図１０（Ａ）に示
す前記デジタル記憶回路の出力電圧を印加することによ
り液晶９１１には図１０（Ｃ）に示す差分電圧がかかり
図８に示す実施例と同様に動作する。この実施例の場合
は画素マトリクス内のＴＦＴの極性を一種類のみにする
ことが可能である。
【００１７】
【発明の効果】以上説明したように、本発明は階調表示
方式を時間階調表示方式とし、且つ、一つの画素電極に
対して、一つずつのデジタル記憶装置により電位をあた
えることができ、画素電極の電位を一定にできるという
効果がある、またそれによって、画質の向上をはかると
いう効果がある。
方式を時間階調表示方式とし、且つ、一つの画素電極に
対して、一つずつのデジタル記憶装置により電位をあた
えることができ、画素電極の電位を一定にできるという
効果がある、またそれによって、画質の向上をはかると
いう効果がある。
【図１】 本発明の液晶表示装置の信号線駆動回路の実
施例を示す。
施例を示す。
【図２】 アクティブマトリクス型液晶表示装置のブロ
ック図を示す。
ック図を示す。
【図３】 従来の信号線駆動回路の例を示す。
【図４】 走査線駆動回路の例を示す。
【図５】 ＴＦＴのドレイン電流、ゲート電圧特性を示
す。
す。
【図６】 画素の保持特性を示す。
【図７】 時間階調の動作を示す。
【図８】 画素及びデジタル記憶回路の実施例を示す。
【図９】 画素及びデジタル記憶回路の実施例を示す。
【図１０】デジタル記憶回路電源電圧および液晶電圧特
性を示す。 クロック入力端子 ：１０１ スタートパルス入力端子 ：１０２ 水平同期信号入力端子 ：１０３ 走査線 ：１０４、１０
５ 信号線 ：１０６、１０
７ 対向電極接続端子 ：１０８ シフトレジスタ ：１０９、１１
０ ラッチ回路 ：１１１、１１
２ インバータ型バッファ ：１１３〜１１
６ デジタル記憶回路 ：１１７〜１２
０ 液晶 ：１２１〜１２
４ 画素マトリクス ：２００ 信号線 ：２０１〜２０
３ 走査線 ：２０４〜２０
６ ＴＦＴ ：２０７〜２１
０ 液晶 ：２１１〜２１
４ 保持容量 ：２１５〜２１
８ クロック入力端子 ：３０１ スタートパルス入力端子 ：３０２、３０
３ 水平同期信号入力端子 ：３０４階 調電圧端子 ：３０５〜３０
８ 信号線接続端子 ：３０９ シフトレジスタ ：３１０〜３１
３ ラッチ回路 ：３１４、３１
５ デコーダー ：３１６ ＴＦＴ ：３１７〜３２
０ クロック入力端子 ：４０１ スタートパルス入力端子 ：４０２ ＮＡＮＤ ：４０３、４０
４ インバータ型バッファ ：４０５、４０
６ 走査線接続端子 ：４０７、４０
８ 走査線 ：８０１ 信号線 ：８０２ 記憶回路電源端子 ：８０３、８０
４ 対向電極端子 ：８０５ ＴＦＴ ：８０６〜８１
０ 液晶 ：８１１ 走査線 ：９０１ 信号線 ：９０２ 記憶回路電源端子 ：９０３、９０
４ 対向電極端子 ：９０５ ＴＦＴ ：９０６、９０
８、９１０ 液晶 ：９１１ 抵抗器 ：９０７、９０
９
性を示す。 クロック入力端子 ：１０１ スタートパルス入力端子 ：１０２ 水平同期信号入力端子 ：１０３ 走査線 ：１０４、１０
５ 信号線 ：１０６、１０
７ 対向電極接続端子 ：１０８ シフトレジスタ ：１０９、１１
０ ラッチ回路 ：１１１、１１
２ インバータ型バッファ ：１１３〜１１
６ デジタル記憶回路 ：１１７〜１２
０ 液晶 ：１２１〜１２
４ 画素マトリクス ：２００ 信号線 ：２０１〜２０
３ 走査線 ：２０４〜２０
６ ＴＦＴ ：２０７〜２１
０ 液晶 ：２１１〜２１
４ 保持容量 ：２１５〜２１
８ クロック入力端子 ：３０１ スタートパルス入力端子 ：３０２、３０
３ 水平同期信号入力端子 ：３０４階 調電圧端子 ：３０５〜３０
８ 信号線接続端子 ：３０９ シフトレジスタ ：３１０〜３１
３ ラッチ回路 ：３１４、３１
５ デコーダー ：３１６ ＴＦＴ ：３１７〜３２
０ クロック入力端子 ：４０１ スタートパルス入力端子 ：４０２ ＮＡＮＤ ：４０３、４０
４ インバータ型バッファ ：４０５、４０
６ 走査線接続端子 ：４０７、４０
８ 走査線 ：８０１ 信号線 ：８０２ 記憶回路電源端子 ：８０３、８０
４ 対向電極端子 ：８０５ ＴＦＴ ：８０６〜８１
０ 液晶 ：８１１ 走査線 ：９０１ 信号線 ：９０２ 記憶回路電源端子 ：９０３、９０
４ 対向電極端子 ：９０５ ＴＦＴ ：９０６、９０
８、９１０ 液晶 ：９１１ 抵抗器 ：９０７、９０
９
Claims (7)
- 【請求項１】絶縁表面を有する第１の基板と、 絶縁表面を有する第２の基板と、 前記第１の基板と前記第２の基板との間に設けられた液
晶と、 を有する液晶表示装置において、 前記第１の基板上には複数の画素電極と、複数の信号線
と、複数の走査線と、複数のＴＦＴを有する複数のデジ
タル記憶回路とが設けられており、 前記第２の基板上には対向電極が設けられており、 前記走査線からの走査線信号によって前記信号線から前
記デジタル記憶回路にデータが入力され、 前記デジタル記憶回路は、前記走査線信号の次の走査線
信号によって前記信号線から前記デジタル記憶回路に前
記データとは別のデータが入力されるまで前記データを
保持し、 前記デジタル記憶回路は、前記信号線から入力された信
号によって、前記デジタル記憶回路の高電位側電源の電
源電位、または低電位側電源の電源電位を前記画素電極
に供給し、 前記対向電極には、特定周波数の交流駆動電圧が入力さ
れていることを特徴とする液晶表示装置。 - 【請求項２】絶縁表面を有する第１の基板と、 絶縁表面を有する第２の基板と、 前記第１の基板と前記第２の基板との間に設けられた液
晶と、 を有する液晶表示装置において、 前記第１の基板上には複数の画素電極と、複数の信号線
と、複数の走査線と、 複数のＴＦＴを有する複数のデジタル記憶回路とが設け
られており、 前記第２の基板上には対向電極が設けられており、 前記走査線からの走査線信号によって前記信号線から前
記デジタル記憶回路にデータが入力され、 前記デジタル記憶回路は、前記走査線信号の次の走査線
信号によって前記信号線から前記デジタル記憶回路に前
記データとは別のデータが入力されるまで前記データを
保持し、 前記デジタル記憶回路は、前記信号線から入力された信
号によって、前記デジタル記憶回路の高電位側電源の電
源電位、または低電位側電源の電源電位を前記画素電極
に供給し、 前記対向電極には、前記デジタル記憶回路の高電位側電
源の電源電位と同じ電位、および低電位側電源電位と同
じ電位が、特定周波数で順に印加されていることを特徴
とする液晶表示装置。 - 【請求項３】絶縁表面を有する第１の基板と、 絶縁表面を有する第２の基板と、 前記第１の基板と前記第２の基板との間に設けられた液
晶と、 を有する液晶表示装置において、 前記第１の基板上には複数の画素電極と、複数の信号線
と、複数の走査線と、複数のインバータを有する複数の
デジタル記憶回路と、ソース領域、ドレイン領域および
ゲート電極を有する複数のスイッチングＴＦＴとが設け
られており、 前記第２の基板上には対向電極が設けられており、 前記スイッチングＴＦＴのソース領域またはドレイン領
域は、前記信号線または前記デジタル記憶回路に接続さ
れ、 前記スイッチングＴＦＴのゲート電極は前記走査線に接
続され、 前記デジタル記憶回路は前記各画素電極に接続され、 前記各インバータは複数のＴＦＴを有し、 前記走査線からの走査線信号が前記スイッチングＴＦＴ
のゲート電極に入力されることで、前記信号線から前記
デジタル記憶回路にデータが入力され、 前記デジタル記憶回路は、前記走査線信号の次の走査線
信号が前記スイッチン９グＴＦＴのゲート電極に入力さ
れるまで前記データを保持し、 前記デジタル記憶回路は、前記信号線から入力された信
号によって、前記デジタル記憶回路の高電位側電源の電
源電位、または低電位側電源の電源電位を選択し前記画
素電極に供給し、 前記対向電極には、特定周波数の交流駆動電圧が入力さ
れていることを特徴とする液晶表示装置。 - 【請求項４】絶縁表面を有する第１の基板と、 絶縁表面を有する第２の基板と、 前記第１の基板と前記第２の基板との間に設けられた液
晶と、 を有する液晶表示装置において、 前記第１の基板上には複数の画素電極と、複数の信号線
と、複数の走査線と、複数のインバータを有する複数の
デジタル記憶回路と、ソース領域、ドレイン領域および
ゲート電極を有する複数のスイッチングＴＦＴとが設け
られており、 前記第２の基板上には対向電極が設けられており、 前記各インバータは複数のＴＦＴと複数の抵抗器を有
し、 前記スイッチングＴＦＴのソース領域またはドレイン領
域は、前記信号線または前記デジタル記憶回路に接続さ
れ、 前記スイッチングＴＦＴのゲート電極は前記走査線に接
続され、 前記デジタル記憶回路は前記各画素電極に接続され、 前記走査線からの走査線信号が前記スイッチングＴＦＴ
のゲート電極に入力されることで、前記信号線から前記
デジタル記憶回路にデータが入力され、 前記デジタル記憶回路は、前記走査線信号の次の走査線
信号が前記スイッチングＴＦＴのゲート電極に入力され
るまで前記データを保持し、 前記デジタル記憶回路は、前記信号線から入力された信
号によって、前記デジタル記憶回路の高電位側電源の電
源電位、または低電位側電源の電源電位を選択し前記画
素電極に供給し、 前記対向電極には、特定周波数の交流駆動電圧が入力さ
れていることを特徴とする液晶表示装置。 - 【請求項５】請求項４において、前記インバータが有す
る複数のＴＦＴは極性が同じであることを特徴とする液
晶表示装置。 - 【請求項６】請求項１乃至請求項５のいずれか１項にお
いて、前記複数の画素電極の数は前記複数のデジタル記
憶回路の数と同じであることを特徴とする液晶表示装
置。 - 【請求項７】請求項１乃至請求項６のいずれか１項にお
いて、時間階調方式で表示することを特徴とする液晶表
示装置。
Priority Applications (3)
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|---|---|---|---|
| JP35409193A JP3160142B2 (ja) | 1993-12-27 | 1993-12-27 | 液晶表示装置 |
| US08/362,881 US5798746A (en) | 1993-12-27 | 1994-12-23 | Liquid crystal display device |
| KR1019940037106A KR100287953B1 (ko) | 1993-12-27 | 1994-12-27 | 액정표시장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35409193A JP3160142B2 (ja) | 1993-12-27 | 1993-12-27 | 液晶表示装置 |
Related Child Applications (1)
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|---|---|---|---|
| JP2000394709A Division JP3587378B2 (ja) | 2000-12-26 | 2000-12-26 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07199156A JPH07199156A (ja) | 1995-08-04 |
| JP3160142B2 true JP3160142B2 (ja) | 2001-04-23 |
Family
ID=18435233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35409193A Expired - Lifetime JP3160142B2 (ja) | 1993-12-27 | 1993-12-27 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3160142B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109215611A (zh) * | 2018-11-16 | 2019-01-15 | 京东方科技集团股份有限公司 | 栅极驱动电路及其驱动方法、goa单元电路及显示装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69934201T2 (de) * | 1998-08-04 | 2007-09-20 | Seiko Epson Corp. | Elektrooptische einheit und elektronische einheit |
| JP4797129B2 (ja) | 2000-06-16 | 2011-10-19 | 株式会社 日立ディスプレイズ | アクティブマトリクス型表示装置 |
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| US8902205B2 (en) * | 2011-06-01 | 2014-12-02 | Pixtronix, Inc. | Latching circuits for MEMS display devices |
-
1993
- 1993-12-27 JP JP35409193A patent/JP3160142B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109215611A (zh) * | 2018-11-16 | 2019-01-15 | 京东方科技集团股份有限公司 | 栅极驱动电路及其驱动方法、goa单元电路及显示装置 |
| CN109215611B (zh) * | 2018-11-16 | 2021-08-20 | 京东方科技集团股份有限公司 | 栅极驱动电路及其驱动方法、goa单元电路及显示装置 |
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| Publication number | Publication date |
|---|---|
| JPH07199156A (ja) | 1995-08-04 |
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