CN1143434C - 用于脉冲输入的高速率的cmos逻辑结构 - Google Patents

用于脉冲输入的高速率的cmos逻辑结构 Download PDF

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Abstract

一种逻辑结构，用于接收脉冲输入信号并且产生具有非常小的固/有转换延迟的逻辑输出。在本发明的一个特定实施例中，一种具有PFET上拉(402、406和410)和NFET下拉(404、408和412)的逻辑结构接收有源低脉冲输入信号(A、B和C)并且在所有的输入信号处于低电平时产生逻辑高输出信号(D)。当至少一个但又不是全部的输入信号(A、B和C)处于低电平时，该逻辑结构产生一个逻辑低输出信号(D)，同时吸收直流电流。当所有的输入信号(404、408和412)作为该特定实施例的默认状态而处于高电平时，该逻辑结构产生逻辑低输出信号(D)，并且不转换到导通直流电流路径。

Description

用于脉冲输入的高速率的CMOS逻辑结构
本发明一般涉及逻辑结构，并特别涉及与脉冲有源输入一起使用的高速CMOS电路组态。
半导体制造技术的发展已经允许电路设计者把非常多的晶体管集成在一个电路小片上。例如，现代集成电路(IC)通常包括几百万个互联于一个小衬底上的晶体管。这些晶体管通常是场效晶体管(FET)。同时，计算机体系结构，而且特别是处理器体系结构已经朝着强调越来越短的周期的方向发展。半导体制造和处理器体系结构的这些发展促使设计者考虑用新的方式来执行基本的电路功能。
为了生产具有更短周期的IC，通常需要提高这些器件运行的时钟频率。提高时钟频率意味着每个时钟周期内所允许的逻辑门延迟更小。但是，现代处理器体系结构通常要求尽可能快的进行大量的逻辑操作。如下所述，已经开发了几种类型的逻辑设计以实现高速操作。
静态全CMOS逻辑结构要求每个n沟道场效应晶体管(NFET)有一个p沟道场效应晶体管(PFET)。对于复合逻辑门来说，这意味着或者是一个具有PFET OR结构的NFET堆栈，或者是一个具有PFET堆栈的NFET OR结构。图1(a)所示为一种静态全CMOS复合逻辑门的晶体管电平配置。图1(b)所示为表示由图1(a)的电路执行的逻辑功能的逻辑符号。这些复合逻辑门结构的物理布局产生大量的结型区域并且由此产生与输出节点有关的寄生电容。
现在已经开发了诸如多米诺逻辑结构的动态逻辑结构，与静态全CMOS逻辑结构相比较，它降低了寄生电容量。多米诺逻辑指的是一种具有预充电的输出节点的几个串联逻辑级的电路结构。几个串联多米诺逻辑级的组合称作一个多米诺块。换句话说，多米诺块称作流水级(pipestage)，这是因为它经常用于执行高速CMOS逻辑集成电路中的流水线(pipelined)体系结构。各个逻辑级的输出节点预充电至第一逻辑电平，随即逻辑信号可被应用，这样，根据所执行的逻辑功能和各种输入信号的状态，输出节点可转换至第二逻辑电平。由于在多米诺级链中的每一个多米诺级进行估算，所以下一个多米诺级的输出可被转换。由于预充电节点在序列中“下落”，所以该操作类似于倒下的多米诺骨牌，并因此而命名了此类电路结构。
尽管多米诺电路与静态全CMOS逻辑结构相比能够降低输入电容和输出电容，但多米诺电路需要复位(即预充电)电路，而且多米诺电路还对电荷共享感生噪声问题敏感。
我们所需要的一种结构是能够提供高速组合的逻辑功能，使用少量的芯片区域，与静态全CMOS逻辑结构相比呈现较小的输入和输出电容，并且对电荷共享问题不敏感。
简而言之，用于接收脉冲有源输入信号的逻辑结构产生具有非常小的固有转换延迟的逻辑输出。下拉晶体管和互补的上拉晶体管成率，这样默认的逻辑输出电平即使在逻辑结构吸收直流电流或以直流电流为源时也能保持接近正常。当脉冲输入信号无源时，没有直流电流路径。
在本发明的一个特定实施例中，具有PFET上拉和NFET下拉的逻辑结构在所有的输入信号都处于低电平时接收有源低脉冲输入信号并且产生逻辑高输出信号。当至少一个，但又不是全部的输入信号位于低电平时，该逻辑结构产生逻辑低输出信号，同时吸收直流电流。当所有的输入信号位于高电平时，逻辑结构产生逻辑低输出信号，并且不切换到直流电流路径。
图1(a)所示为静态全CMOS复合逻辑门的晶体管电平配置。
图1(b)所示为表示图1(a)的电路执行的逻辑功能的逻辑符号。
图2所示为一种基本的多米诺逻辑级的电路组态示意图。
图3所示为一种具有多米诺兼容输入、一个半衔铁(half-keeper)和一个复位装置的多米诺逻辑级的电路组态示意图。
图4(a)所示为根据本发明的对称率的CMOS逻辑结构的示意图。
图4(b)所示为根据本发明的不对称率的CMOS逻辑结构的示意图。
图5所示为包括作为脉冲信号源的多米诺逻辑级的本发明的一个
实施例的示意图。
下面将描述本发明所示的实施例。为了清晰起见，在本说明中并没有描述实际执行的所有方案。当然可以理解的是，在任何这种实际实施例的开发中，必须确定大量的专用装置以实现开发者的特定目的，如适应相关的系统和相关的商业限制，这在每个装置都是不同的。而且应当理解的是这种开发工作可能是复杂而耗时的，但对受益于此公开的本领域的普通技术人员来说则是有章可寻的。
本发明的实施例提供了用于通过使用脉冲输入实现组合逻辑的区域高效高速电路。在本发明的一个方案中，对称逻辑结构具有相等数量的上拉路径和下拉路径。在本发明的另一个方案中，不对称逻辑结构具有不等量的上拉路径和下拉路径，在一个典型实施例中，下拉路径的数量超过了上拉路径。这些逻辑结构也可称作逻辑门。
根据本发明的实施例的电路具有多个PFET和NFET对，其中每对PFET和NFET的栅极共同与信号源相连，该信号源具有通常处于逻辑高状态的输出信号并且具有产生脉冲低输出状态的能力。
根据本发明的逻辑结构在结合多米诺逻辑结构一起使用时特别有用。当控制多米诺估算路径的输入信号能够使得传导接地时，脉冲多米诺电路通常具有默认为逻辑高状态的输出并且产生低有源短脉冲。受益于此技术的本领域的普通技术人员将认识到，具有由PFET构成的估算路径的多米诺结构通常在控制PFET多米诺估算路径的输入信号能够传导至正电压时产生高电平输出。
术语n-类多米诺、n-堆栈多米诺以及n-沟道估算路径，均指的是一个多米诺级，其中逻辑输入到产生从多米诺输出节点到地面的路径的该多米诺级的控制NFET。术语p-类多米诺、p-堆栈多米诺以及p-沟道估算路径，均指的是一个多米诺级，其中逻辑输入到产生从输出节点到正电压源的该多米诺级的控制PFET。本领域的普通技术人员应当理解可使用任何适当的元件而不仅仅是场效晶体管来执行多米诺电路级。
根据多米诺级而在此使用的估算指的是将要达到有源状态的多米诺的输出节点。这个有源状态是一个与预充电状态的电平差。
在描述集成电路时，术语“gate”是与上下文有关的并且能够以两种方式使用。正如这里所使用的，当在逻辑gate(门)的上下文中使用时，gate指的是用于实现任意逻辑功能的电路。当在晶体管电路组态的中使用时，gate(栅极)指的是一种三个终端的FET的绝缘栅极终端。为了描述本发明所示实施例，尽管在考虑半导体衬体时可把FET看作是四个终端的装置，但FET将使用传统的栅极-漏极-源极三个终端的模式进行描述。
脉冲指的是被呈现一个短周期的信号。通常，一个脉冲是结合时钟信号中的一个转换而被确定的，并且独立于该时钟信号而被解确定(deasserted)。而且，该脉冲的周期，即脉冲被确定的时间长度与时钟周期相比通常较短。
在数字电路技术领域中的复位(reset)通常指的是使输出节点达到逻辑低电平或零。然而，就多米诺逻辑级而言，复位指的是使输出节点处于“未估算”状态。也就是说，具有n-沟道估算路径的多米诺级复位到高电平，而具有p-沟道估算路径的多米诺级复位到低电平。
自复位多米诺级有时可看作是具有自动复位的电路。换句话说，自复位多米诺有时可看作是自终止。当输出节点进行估算时，所有的这些术语指的是具有开始多米诺级输出节点预充电的电路的多米诺级。
拉链式(zipper)多米诺指的是具有多个串联多米诺级的电路组态，其中这些多米诺级可以是n-沟道估算路径级也可以p-沟道估算路径级。
由于本发明的实施例结合多米诺类逻辑结构时特别有用，所以描述多米诺电路的基本信息将参照图2-3如下提供。本领域的普通技术人员将可以认识到，在多米诺电路设计的通用范畴内可进行很多的电路变化和改进。在简要描述实施例的多米诺逻辑结构之后，将描述根据本发明的率的CMOS逻辑结构的特定实施例。
图2所示为在多米诺逻辑中的2-输入NAND门210的传统装置。NAND门210包括在输出节点218和地面之间串联的NFET211-213(即一个n-堆栈)，以及连接于电压源和输出节点218之间的PFET214。PFET214的门与NFET211的门连接并且这两个门均接收输入时钟信号CLK。如图所示，数据输入B和A分别与NFET212和213的门耦合。在操作中有两个阶段，即预充电阶段和估算阶段。这两个阶段也分别称作预充电周期和估算周期。在预充电阶段，输出节点218在CLK处于低电平时充电至高电平，这是因为NFET211截止而没有了从输出节点218到地面的传导路径，并且同时PFET214导通而产生了从电压源Vcc到输出节点218的传导路径。为了进行适当的操作，在CLK变高之前希望信号A和B变得稳定。在估算阶段，CLK达到高电平，这样就截止了PFET214并且导通NFET211。由于NFET211导通，所以如果信号A和B均处于高电平则会有一个从输出节点218到地面的传导路径。也就是说，如果NAND的两个输入都高的话，则在估算阶段输出变低，否则该输出将保持高电平。应当注意的是当输出节点218在估算阶段没有通过n-堆栈放电，则输出节点218是“浮动”高电平并且其电压将因电荷的损失或获得而改变，尽管泄露电流和电容耦合到其它的信号。输出节点218与反相器220的输入端连接。
当多米诺级串联时，它们通常以诸如反相器220的静态反相逻辑级的方式连接。尽管已经设计了多米诺逻辑的拉链式装置，但更常用的是通过静态反相逻辑结构把n-堆栈多米诺级串联起来。这种布局是有用的，因为n-堆栈多米诺输出节点被预充电至高电平并因此而直接连接到另一个n-堆栈多米诺级的输入端可能会引起错误放电的多米诺级。本领域的普通技术人员将能理解反相逻辑结构而不是反相器可置于多米诺级之间。例如，可使用逻辑NAND和NOR功能。
图3所示为用于在本发明所示实施例中形成一个管级的多米诺逻辑级300。本领域的普通技术人员应当理解，各种逻辑功能可由连接于多米诺输出318和地面之间的各种配置的NFET实施。在图3所示的实例中使用了两个并行的，两个高AND堆栈。如果3所示，第一个AND堆栈通过在多米诺输出318和地面之间串联NFET302、304形成。第二个AND堆栈通过在多米诺输出318和地面之间串联NFET306、308形成。两个PFET314、316在电源和多米诺输出318之间并联。PFET316是复位装置，并且提供把多米诺输出318从低电平返回到高电平所需要的电荷。多米诺输出节点318与反相器320的一个输入端连接。PFET316具有一个与复位信号耦合的门312。在本发明的实施例中，至少有一个多米诺级执行自复位电路，并且至少有一个多米诺级执行自定制(self-tailored)时钟复位。多米诺逻辑级300的半衔铁功能包括一个反相器310。反相器310的输入端与多米诺输出318连接。反相器310的输出与PFET314的门连接。反相器310与PFET314一起执行半衔铁功能。
当多米诺输出318处于高电平时，反相器310的输出变低，并且PFET314门上的低电平导通PFET314，这样在电源和多米诺输出318之间存在一个传导路径。以此方式，通过半衔铁可把多米诺输出318保持在高电平。当多米诺输出318估算为低时，反相器310的输出变高并且因此而截止PFET314。
当  PFET316的门312处于高电平时，PFET316被截止并且在电源和多米诺输出318之间不存在传导路径。当PFET316的门312处于低电平时，PFET316被导通并且在电源和多米诺输出318之间存在一个传导路径。以此方式，多米诺输出318复位至高电平。由于多米诺输出318返回到高电平，所以反相器310的输出变低，由此而导通PFET314。通常，PFET314、316被规定尺寸以使PFET314的导通阻抗大于PFET316。
参照图4(a)将描述根据本发明的一种具有三个输入端的对称率的CMOS逻辑结构。如图所示，PFET402、406、410的源极-到-漏极在第一电源节点和输出节点414之间连接。以此方式，PFET402、406、410在第一电源节点和输出节点414之间形成可转换的传导路径。也就是说，节点414和第一电源节点之间的传导路径可通过控制施加到PFET402、406、410的门的电压而转换为导通和截止。NFET404、408、412的漏极-到-源极在输出节点414和第二电源节点之间连接。以此方式，NFET404、408、412在第二电源节点和输出节点414之间形成可转换的传导路径。也就是说，节点414和第二电源节点之间的传导路径可通过控制施加到NFET404、408、412的门的电压而转换为导通或截止。受益于此技术的本领域的普通技术人员将可以理解，尽管此处示出的可转换传导路径表示输出节点和第一或第二电源节点之间的一个单个晶体管，但这些可转换传导路径可使用串联的诸如场效晶体管的电路元件执行。
在一个典型实施例中，第一电源节点是正电压源并且第二电源节点接地。PFET402和NFET404的门共同与标记为A的有源低脉冲信号源连接。PFET406和NFET408的门共同与标记为B的有源低脉冲信号源连接。PFET410和NFET412的门共同与标记为C有源低脉冲信号源连接。NFET404、408、412中的每一个均被规定尺寸以使它们中的任意一个都可下降由完全导电的PFET中的两个提供的电流并且在输出节点414保持预定的正常低电平。
依然参照图4(a)，可以看出当所有的有源低脉冲输入信号A、B和C处于高状态时，输出节点414通过NTET404、408、412分别接地并且PFET402、406、410截止，因此不存在直流电流路径。类似地，当所有的有源低脉冲输入信号A、B和C处于低状态时，输出节点414迅速变成高电平，这是因为经NFET到达地面的路径已经截止并且全部的三个PFET402、406、410并行导通，而且驱使输出节点414变高。然而，当有源低脉冲输入信号中的一个或两个变低并且至少一个有源低脉冲输入信号保持高电平时，输入节点414保持低电平，这时因为NFET被规定尺寸以下降所有来自导通的PFET的电流。只有在这种情况下才存在直流电流路径。尽管设计者避免典型的直流电流路径以减少由集成电路所耗散的功率，但通常执行本发明的率的CMOS逻辑结构以使输入信号的有源低脉冲具有短时间周期并且直流电流路径因此而只存在短时间。通过这种逻辑结构获得的转换速率用于高速设计，尽管它与全静态CMOS结构相比会消耗额外的功率。
参照图4(b)将描述根据本发明的一种具有三个输入端的不对称率的CMOS逻辑结构。如图所示，PFET402、406的源极-到-漏极在第一电源节点和输出节点414之间连接。以此方式，PFET402、406在第一电源节点和输出节点414之间形成可转换的传导路径。也就是说，节点414和第一电源节点之间的传导路径可通过控制施加到PFET402、406的电压而转换为导通和截止。NFET404、408、412的漏极-到-源极连接在输出节点414和第二电源节点之间。以此方式，NFET404、408、412在第二电源节点和输出节点414之间形成可转换的传导路径。也就是说，节点414和第二电源节点之间的传导路径可通过控制施加到NFET404、408、412的电压而转换为导通和截止。在一个典型的装置中，第一电源节点是一个正电压源并且第二电源节点接地。PFET402和NFET404的门共同与标记为A的有源低脉冲信号源连接。PFET406和NFET408的门共同与标记为B的有源低脉冲信号源连接。NFET412的门与标记为C的有源低脉冲信号源连接。NFET404、408、412中的每一个被规定尺寸以使它们中的任意一个在被转换为导通时下降由完全导电的PFET提供的电流，并且在输出节点414仍能保持预定的正常低电平。该不对称装置在其输出节点所具有的寄生结电容少于对称装置。
参照图5，本发明的电路实施例500通过作为低有源脉冲输出信号的自复位多米诺逻辑级示出。从图5中可以看出，自复位n-堆栈多米诺级502在输入信号A和B变高时在输出节点503产生一个低有源脉冲。类似地，自复位n-堆栈多米诺级504在输入信号C和D变高时在输出节点505产生一个低有源脉冲。
所示的成率的CMOS逻辑结构包括在正电压源节点和输出节点514之间源极-到-漏极连接的PFET506，在输出节点514和地面之间漏极-到-源极连接的NFET508，在正电源电压和输出节点514之间连接的PFET510，以及在输出节点514和地面之间漏极-到-源极连接的NFET512。PFET506和NFET508的门与多米诺逻辑级502的输出节点503连接。PFET510和NFET512的门与多米诺逻辑级504的输出节点505连接。NFET508被规定尺寸以使其可以下降完全导通的PFET510的电流。类似地，NFET512被规定尺寸以使其能下降完全导通的PFET506的电流。
由图5所示的成率的CMOS逻辑结构在输出节点514产生的输出信号通常连接到如图所示的另一个多米诺逻辑级516。节点514的输出是信号A、B、C和D的逻辑与。受益于此技术的本领域的普通技术人员将会理解，其它的逻辑功能可以类似地执行。而且，可以扩展图5所示的率的CMOS逻辑结构以实现5-路，6-路或更多与功能而非所示的4-路功能。本发明的成率的CMOS逻辑结构的特殊优点是不要求NFET或PFET的堆栈。这相对于传统的静态全CMOS逻辑装置来说降低了该结构的输入电容和输出电容。
本发明的实施例提供了用于接收脉冲有源输入信号并且产生具有非常小的固有转换延迟的逻辑输出的一系列逻辑结构。下拉晶体管和互补的上拉晶体管成率，这样默认的逻辑输出电平即使在逻辑结构下降直流电流或以直流电流为源的时候保持正常。当脉冲输入信号无源时，不存在直流直流路径。
本发明实施例的一个优点是CMOS逻辑结构的实现不需要堆栈的PFET或堆栈的NFET，这样输入电容和在输出节点的寄生结电容相对于静态全CMOS逻辑结构来说便降低了。
本发明实施例的另一个优点是与传统的成率的逻辑结构不同，在所有的输入信号处于它们默认的高状态时不存在直流电流路径。
本发明可通过相对于所示实施例的各种变化和替代来实施。例如，本发明可使用更多或更少的输入终端来执行。另外也可在配置本发明的成率的CMOS逻辑结构时使用默认的逻辑低输入和默认的逻辑高输出电平进行操作。在这个配置中，PFET将被规定大小以把充足的电流作为源，这样当一个或更多的但又不是全部的输入信号转换到逻辑高电平时可保持逻辑高电平。
本领域的普通技术人员可以容易地理解，在不背离附属权利要求所表达的原理和范围的情况下，可对为了解释本发明的特性而描述和示出的部件和步骤的细节、材料以及布局进行其它的各种改变。

Claims (20)

1.一种电路包括：
在第一节点和输出节点之间的第一可切换传导路径；
在输出节点和第二节点之间的第二可切换传导路径；
在输出节点和第二节点之间的第三可切换传导路径；
其中第一和第二可切换传导路径与第一低有源脉冲信号源连接，第三可切换传导路径与第二低有源脉冲信号源连接，并且第二和第三可切换传导路径每一个所具有的导通阻抗均小于第一可切换路径的导通阻抗。
2.根据权利要求1所述的电路，第一节点是正电压源并且第二节点是地。
3.根据权利要求1所述的电路，第一可切换传导路径包括至少一个PFET。
4.根据权利要求1所述的电路，第二可切换传导路径包括至少一个NFET。
5.一种电路，包括：
第一率的CMOS反相器，具有一个输入端和一个与输出节点连接的输出端；以及
第二率的CMOS反相器，具有一个输入端和一个与输出节点连接的输出端；
其中第一率的CMOS反相器的输入端与第一低有源脉冲信号源的输出节点连接，并且第二率的CMOS反相器的输入端与第二低有源脉冲信号源的输出节点连接。
6.根据权利要求5所述的电路，其中第一率的CMOS反相器包括在第一节点和输出端之间源极-到-漏极连接的第一PFET，并且第一PFET具有一个与输入端连接的门；具有与输入端连接的门的第一NFET，它被规定尺寸以具有远远小于第一PFET导通阻抗的导通阻抗，该第一NFET的漏极-到-源极在输出端和第二节点之间连接；以及
第二反相器包括在第一节点和输出端之间源极-到-漏极连接的第二PFET，并且该第二PFET具有一个与输入端连接的门；具有与输入端连接的门的第二NFET，它被规定尺寸以具有小于第二PFET导通阻抗的导通阻抗，该第二NFET的漏极-到-源极在输出端和第二节点之间连接。
7.根据权利要求5所述的电路，进一步包括具有一个输入端和一个输出端的第三率的CMOS反相器，其中该输入端与一个低有源脉冲信号源的输出节点连接，并且该输出端与该输出节点连接。
8.根据权利要求5所述的电路，进一步包括多个率的CMOS反相器，每一个的输入端分别与多个低有源脉冲信号源连接，并且多个输出端共同与该输出节点连接。
9.根据权利要求6所述的电路，进一步包括一个在输出节点和第二节点之间漏极-到-源极连接的NFET，该NFET具有一个与低有源脉冲信号源连接的门。
10.根据权利要求6所述的电路，进一步包括多个NFET，每一个的漏极-到-源极均在输出节点和第二节点之间连接，并且每一个NFET具有一个与低有源脉冲信号源连接的门。
11.根据权利要求6所述的电路，其中第一节点是一个正电压源而第二节点是地。
12.根据权利要求9所述的电路，其中该低有源脉冲信号源是一个多米诺逻辑级。
13.根据权利要求10所述的电路，其中该低有源脉冲信号源是一个多米诺逻辑级。
14.一种电路，包括：
在第一电源节点和输出节点之间源极-到-漏极连接的第一PFET；
在输出节点和第二电源节点之间漏极-到-源极连接的第一NFET；
在第一电源节点和输出节点之间源极-到-漏极连接的第二PFET；
在输出节点和第二电源节点之间漏极-到-源极连接的第二NFET；
在输出节点和第二电源节点之间漏极-到-源极连接的第三NFET；
其中第一PFET的门和第一NFET的门共同与第一输入信号源连接，第二PFET的门和第二NFET的门共同与第二输入信号源连接，并且第三NFET的门与第三输入信号源连接，且具有与第三输入信号源相连接的门的PFET不与输出节点相连接；
其中第一、第二和第三输入信号源是低有源脉冲信号源。
15.根据权利要求14所述的电路，其中第一、第二和第三NFET的导通阻抗每一个均小于第一和第二PFET的每一个导通阻抗。
16.根据权利要求14所述的电路，其中每个PFET和每个NFET均具有一个宽度和一个长度，并且任意PFET的宽度与任意NFET的宽度之比约在2.5到3.0之间。
17.一种电路，包括：
一个比率不对称CMOS逻辑结构，具有多个输入端和一个输出端；以及
多个脉冲输出多米诺逻辑级，每个级有一输出节点；
其中比率不对称CMOS逻辑结构的各输入端与多个脉冲输出多米诺逻辑级之一的对应输出节点相连接。
18.根据权利要求17所述的电路，其中比率对称CMOS逻辑结构包括多个NFET和多个PFET，NFET的数目多于PFET的数目。
19.根据权利要求17所述的电路，其中比率对称CMOS逻辑结构包括第一数目的从输出节点到第一节点的独特的逻辑可切换通路，和第二数目的从输出节点到第二节点的独特的逻辑可切换通路，且第一数目和第二数目不同。
20.根据权利要求19所述的电路，其中可切换通路包括三级管。
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