KR20090024456A - 리시버 회로 - Google Patents

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Abstract

본 발명의 리시버 회로는 순차적으로 인에이블되는 복수의 클럭에 각각 동기되어 입력 데이터를 감지하여 출력하는 멀티 페이즈 클럭 기반의 리시버 회로에 있어서, 상기 복수의 클럭 중 하나의 클럭에 동기되어 출력한 신호의 레벨을 조절하여 상기 하나의 클럭의 다음에 인에이블되는 클럭에 동기되어 구동되는 회로의 오프셋 전압으로 출력하는 레벨 컨버터를 포함한다.
PAM(Phase Amplitude Modulation), 멀티 레벨 신호 전송 방식, 레벨 컨버터

Description

리시버 회로 {Receiver Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 리시버 회로에 관한 것이다.
통상의 컴퓨터에서 컴포넌트들의 속도가 급속히 증가함에 따라, 반도체 집적 회로에서 저적력 공급 전압과 고속 인터페이스들에 대한 요구가 증가하고 있다.
반도체 메모리 등과 같은 반도체 디바이스 내에서 인터페이스 회로로서 채용되는 입력 리시버는 외부에서 인가되는 신호를 수신하고 버퍼링하여 칩의 내부회로에 전달하는 중요한 역할을 한다. 상기 입력 리시버가 외부 입력 신호의 레벨을 내부 입력 신호의 레벨로 버퍼링할 시 레벨 및 셋업/홀드 타임은 고속 응답 특성을 결정짓는 중요한 요소이다. 상기 입력 리시버는 반도체 디바이스의 종류에 따라 LVTTL,HSTL,GTL 등과 같은 신호 인터페이스 규격 중의 하나를 가질 수 있게 설계된다.
반도체 집적 회로 시스템의 고속 동작을 위해 입력 리시버 회로는 멀티 레벨 신호 전송 방식이 사용되고 있다. 이러한 멀티 레벨 신호 전송 방식은 복수의 레벨에 따라 다른 레벨의 신호를 전송하기 위해 기준 전압으로 직류(DC) 전압 레벨이 필요하다. 그런데 리시버 회로로 전송되는 신호는 먼저 채널을 통과후 입력되는데, 채널 통과시 입력 신호의 감쇄 특성이 있기 때문에 상기 직류(DC) 전압 레벨이 수신된 신호보다 큰 경우 멀티 레벨 신호를 제대로 감지할 수 없다. 기준 전압 레벨을 조정하기 위해 저항을 이용하는 방식은 저항 소자로 인한 공정(Process), 전압(Voltage), 온도(Temperature)의 변동에 취약하며 저항값이 틀어지는 경우에 왜곡된 전압 레벨을 출력하게 된다. 또한, 직류 전압 레벨을 정밀하게 제어하기 위해서는 많은 저항 소자를 필요로 하며, 트리밍에 취약한 단점을 갖고 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로 셋업/홀드 마진을 증가시킨 리시버 회로를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 리시버 회로는 순차적으로 인에이블되는 복수의 클럭에 각각 동기되어 입력 데이터를 감지하여 출력하는 멀티 페이즈 클럭 기반의 리시버 회로에 있어서, 상기 복수의 클럭 중 하나의 클럭에 동기되어 출력한 신호의 레벨을 조절하여 상기 하나의 클럭의 다음에 인에이블되는 클럭에 동기되어 구동되는 회로의 오프셋 전압으로 출력하는 레벨 컨버터를 포함한다.
또한, 본 발명의 리시버 회로의 다른 실시예는 제1 클럭에 동기되고 제1 오프셋 전압에 의해 조절되어 입력 데이터를 감지하여 제1 출력 신호를 전송하는 제1 서브 전송부;상기 제1 출력 신호를 입력받아 그 레벨을 조절하는 레벨 컨버터; 및 제2 클럭에 동기되고 상기 레벨 컨버터의 출력을 제2 오프셋 전압으로 입력받아, 상기 제2 오프셋 전압에 의해 조절되어 상기 입력 데이터를 감지하여 제2 출력 신호를 전송하는 제2 서브 전송부를 포함한다.
또한, 본 발명의 리시버 회로의 또 다른 실시예는 순차적으로 인에이블되는 복수의 클럭에 각각 동기되어 입력 데이터를 감지하여 출력하는 멀티 페이즈 클럭 기반의 리시버 회로에 있어서, 상기 복수의 클럭 중 하나의 클럭에 동기되고, 오프 셋 전압에 의해 조절되어 상기 입력 데이터를 증폭 및 전송하는 멀티 페이즈 전송부; 및 코드값에 따라 상기 오프셋 전압을 조절하는 전압 조절부를 포함한다.
본 발명에 따른 리시버 회로는 정밀한 오프셋 전압 조절이 가능하고 셋업/홀드 마진을 확보할 수 있으며 다양한 채널 조건에서도 유연하게 적용될 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명에 따른 리시버 회로의 블록도이다.
도 1에 도시된 리시버 회로는 레벨 컨버터(100), 멀티 페이즈 전송부(200) 및 전압 조절부(300)를 포함한다.
상기 레벨 컨버터(100)는 복수의 클럭(CLK<1:N>) 중 하나의 클럭에 동기되어 출력한 신호(SA_OUT<1:N>,SA_OUTB<1:N>)의 레벨을 조절하여 상기 하나의 클럭의 다음에 인에이블되는 클럭에 동기되어 구동되는 회로의 오프셋 전압(VREF+<1:N>,VREF-<1:N>)으로 출력한다. 상기 레벨 컨버터(100)는 일반적인 레벨 컨버터 회로로 구현할 수 있다.
상기 멀티 페이즈 전송부(200)는 상기 복수의 클럭(CLK<1:N>)에 동기되어 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)에 의해 조절되어 상기 입력 데이터(Data+,Data-)를 증폭 및 전송한다.
상기 멀티 페이즈 전송부(200)는 상기 오프셋 전압(VREF+,VREF-)에 의해 조 절되어 멀티 레벨의 입력 데이터(Data+,Data-)를 증폭 및 전송한다. 상기 멀티 페이즈 전송부(200)는 도 2에 도시한 바와 같이 입력 데이터(Data+,Data-)의 멀티 레벨에 따라 그 값을 감지하여 증폭한다.
상기 입력 데이터(Data+,Data-)는 일반적으로 트랜스미터(transmitter)에서 전송한 신호가 채널을 통과한 후 신호이며 리시버 회로에 입력되는 신호이다. 상기 입력 데이터(Data+,Data-)는 페어(pair)로 전송되고, 도 7a에 도시된 바와 같이 입력 데이터(Data+,Data-)의 크기에 따라 00,01,10,11로 구분할 수 있다. 또한 도 7b에 도시된 바와 같이, 디퍼렌셜 신호 방식으로 00,01,10,11로 나타낼 수 있다. 디퍼렌셜 신호 방식이란 상기 입력 데이터(Data+,Data-)의 전압 차이를 갖고 상기 입력 데이터(Data+,Data-)의 정보를 구분하는 것이다. 가장 낮은 신호는 00 이며, 가장 높은 신호는 11이다.
상기 전압 조절부(300)는 코드값(cnt<1:M>)에 따라 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)을 추가로 조절한다. 상기 전압 조절부(300)는 상기 레벨 컨버터(100)에 의해 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)이 조절되는 것에 부가하여 상기 코드값(cnt<1:M>)에 따라 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)을 조절할 수 있다.
본 발명에 따른 리시버 회로는 상기 레벨 컨버터(100)에 의해 상기 멀티 페이즈 전송부(200)의 출력을 바로 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)으로 입력하지 않고, 상기 멀티 페이즈 전송부(200)의 출력 레벨을 여러 가지 조건을 고려해서 조절하여 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)으로 입력함으로써 셋업/ 홀드 마진을 증가시킬 수 있다. 또한, 본 발명은 상기 전압 조절부(300)에 의해 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)을 조절함으로써 최적의 오프셋 전압(VREF+<1:N>,VREF-<1:N>)의 설정이 가능하므로 데이터 전송 특성이 좋아질 수 있다.
예를 들면, 상기 멀티 페이즈 전송부(200)의 출력 레벨을 그대로 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)으로 입력하는 경우, 상기 멀티 페이즈 전송부(200)의 출력 레벨까지 풀스윙시 오프셋 트랜지스터의 턴온/턴오프 타임이 길어지므로 리시버 회로의 셋업/홀드 마진이 저하되는 문제가 생길 수 있다. 본 발명은 상기 멀티 페이즈 전송부(200)의 출력 레벨을 상기 레벨 컨버터(100)에 의해 풀스윙폭을 감소시킨 후 상기 레벨 컨버터(100)의 출력을 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)으로 입력함으로써, 그 다음 클럭이 인에이블될 때 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)이 안정적으로 입력되어 있으므로 셋업/홀드 마진을 개선할 수 있다. 또한, 본 발명은 상기 전압 조절부(300)에 의해 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)을 조절할 수 있으므로 추가적인 오프셋 마진의 개선이 가능하다.
또한, 본 발명의 상기 전압 조절부(300)에 의한 효과는 다음과 같다. 채널 조건에 따라 입력 데이터(Data+,Data-)의 레벨이 전체적으로 감소되는 경우 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)레벨보다 상기 입력 데이터(Data+,Data-)의 레벨이 낮아지면, 전송된 신호는 원래의 신호와 다른 신호가 될 수 있는데, 본 발명에 따르면 입력 데이터(Data+,Data-) 조건에 따라 상기 오프셋 전 압(VREF+<1:N>,VREF-<1:N>)을 가변적으로 콘트롤하여 입력 데이터(Data+,Data-)의 레벨이 감소하면 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>) 레벨을 감소시킴으로서 원래 데이터의 레벨을 그대로 전송할 수 있으므로 데이터 전송시의 신호 왜곡을 감소시킬 수 있다.
도 2는 도 1에 도시된 리시버 회로의 상세 블록도이다.
상기 전압 조절부는 상기 코드값(cnt<1:M>)에 따라 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)을 조절하여 상기 멀티 페이즈 전송부(200)에 입력한다.
상기 멀티 페이즈 전송부(200)는 복수의 서브 전송부(210~240)로 구성된다.
각각의 서브 전송부(210~240)는 상기 복수의 클럭(CLK<1:4>) 중 하나의 클럭에 동기되어 각기 오프셋 전압(VREF+<1:4>,VREF-<1:4>)에 따라 조절되어 상기 입력 데이터(Data+,Data-) 를 감지 및 증폭하여 각기 출력 신호(RXDATA<1:4>)를 출력한다.
상기 멀티 페이즈 전송부(200)는 제1 내지 제4 서브 전송부로 구성되고, 상기 복수의 클럭은 제1 내지 제4 클럭(CLK<1:4>)으로 구성되며, 제 n 서브 전송부는(n은 1이상이며 4이하의 자연수), 제 n 클럭에 동기되어 제 n 오프셋 전압에 따라 조절되어 상기 입력 데이터(Data+,Data-)를 감지 및 증폭하여 제 n 출력 신호를 출력한다.
각각의 상기 제 n 서브 전송부는 제 n 센스 앰프 및 제 n 래치부를 포함한다.
상기 제 n 센스 앰프는 상기 제 n 클럭에 동기되어 상기 제 n 오프셋 전압에 따라 조절되어 상기 입력 데이터(Data+,Data-)를 감지 및 증폭한다.
제 n 래치부는 상기 제 n 센스 앰프의 출력을 입력받아 래치하여 상기 제 n 출력 신호(RXDATA<N>)를 출력한다.
상기 레벨 컨버터(100)는 제 1 내지 제 4 레벨 컨버터(110~140)로 구성되고, 상기 제 n 레벨 컨버터는(n은 1이상이며 4이하의 자연수), 상기 제 n 센스 앰프의 출력을 입력받아 그 레벨을 조절하여 상기 제 n + 1 센스 앰프의 상기 제 n + 1 오프셋 전압으로 출력한다. 예를 들면, 상기 제1 레벨 컨버터(110)는 상기 제 1 센스 앰프(211)의 출력을 입력받아 그 레벨을 조절하여 상기 제 2 센스 앰프(221)의 상기 제 2 오프셋 전압(VREF+<2>,VREF-<2>)으로 출력한다.
도 2에 도시된 상기 멀티 페이즈 전송부(200)는 4개의 서브 전송부로 구성되고, 상기 레벨 컨버터(100)는 제1 내지 제4 레벨 컨버터(110~140)로 구성된 경우를 예로 나타낸 것이므로, 본 발명은 이에 한정되지 않음을 밝힌다.
도 3은 도 2에 도시된 제1 레벨 컨버터(110)의 일 실시예를 나타낸 상세 회로도이다.
도 3은 상기 제1 레벨 컨버터(110)의 일 실시예를 나타낸 것으로, 상기 제2 내지 제4 레벨 컨버터(120~140)의 상세 회로 구성은 입력 신호 및 출력 신호가 차이가 있을 뿐 그 외는 동일하다.
각각의 상기 제 1 레벨 컨버터(110)는 입력 비교부(112) 및 저항부(111)를 포함한다.
입력 비교부(112)는 상기 제 1 센스 앰프(211)의 출력을 입력받아 제 1 노 드(Node_1) 및 제 2 노드(Node_2)의 전압을 조절한다. 상기 입력 비교부(112)는 제1 내지 제3 엔모스 트랜지스터(NM1~NM3)로 구성된다. 상기 제1 내지 제2 엔모스 트랜지스터(NM1~NM2)는 상기 제1 센스 앰프(211)의 출력 신호(SA_OUT1,SA_OUTB1)를 각각 입력받는다. 상기 제3 엔모스 트랜지스터(NM3)는 제1 바이어스 전압(Vbias1)에 따라 상기 제1 레벨 컨버터(110)를 구동시킨다.
상기 저항부(112)는 공급 전압(VDD)과 상기 제1 노드(Node_1) 또는 상기 제2 노드(Node_2) 사이에 연결되어 상기 제 2 오프셋 전압(VREF2+,VREF2-)을 조절한다. 상기 저항부(112)는 상기 제1 노드(Node_1)와 상기 공급 전압(VDD) 사이에 연결된 저항(R1)과 상기 제2 노드(Node_2)와 상기 공급 전압(VDD) 사이에 연결된 저항(R1)으로 구성할 수 있으며 동일한 크기의 저항으로 구성할 수 있다.
도 3에 도시된 제1 레벨 컨버터(110)의 동작을 설명하면 다음과 같다.
상기 제1 센스 앰프(211)의 출력을 입력받아 그 전압차에 따라 상기 제1 노드(Node_1)와 상기 제2 노드(Node_2)에서 상기 제2 오프셋 전압(VREF2+,VREF2-)을 출력한다. 상기 제2 오프셋 전압(VREF2+,VREF2-)은 상기 제2 센스 앰프(221)의 오프셋 전압이다. 상기 제1 센스 앰프(211)의 출력이 각각 하이, 로우 이면 상기 제2 엔모스 트랜지스터(NM2)가 턴온되고, 상기 제2 오프셋 전압(VREF2+,VREF2-)은 각각 하이, 로우가 된다. 다만, 상기 제1 레벨 컨버터(110)는 상기 저항(R1)의 크기에 따라 상기 제2 오프셋 전압(VREF2+,VREF2-) 레벨을 상기 공급 전압(VDD) 레벨에 비해 감소시킬 수 있다. 상기 저항(R1)의 크기가 클수록 상기 제2 오프셋 전압(VREF2+,VREF2-) 의 크기는 감소될 수 있다.
도 4는 도 1에 도시된 상기 전압 조절부(300)의 상세 블록도이다.
상기 전압 조절부(300)는 전압 콘트롤러(310) 및 조절부(320)를 포함한다.
상기 전압 콘트롤러(310)는 상기 코드값(cnt<1:M>)에 따라 오프셋 제어 신호(OCC+,OCC-)를 출력한다. 상기 전압 콘트롤러(310)는 디지털 아날로그 컨버터로 구현할 수 있다.
상기 조절부(320)는 상기 오프셋 제어 신호(OCC+,OCC-)에 따라 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>) 레벨을 조절한다.
도 5는 도 4에 도시된 조절부(320) 및 도 3에 도시된 레벨 컨버터(110)를 포함하여 나타낸 상세 회로도이다.
상기 조절부(320)는 제4 내지 제6 엔모스 트랜지스터(NM4~NM6)로 구성된다.
상기 제4 내지 제5 엔모스 트랜지스터(NM4~NM5)는 상기 오프셋 제어 신호(OCC+,OCC-)를 입력받아 상기 제1 노드(Node_1) 및 상기 제2 노드(Node_2)의 전압을 조절한다. 상기 제 6 엔모스 트랜지스터(NM6)는 제2 바이어스 전압(Vbias2)에 따라 상기 조절부(320)를 구동시킨다. 상기 제2 바이어스 전압(Vbias2) 및 상기 오프셋 제어 신호(OCC+,OCC-)를 조절함으로써, 상기 제2 오프셋 전압(VREF2+,VREF2-) 레벨은 상기 레벨 컨버터(100)에 의해 조절된 값에서도 추가로 조절될 수 있다.
도 6은 도 2에 도시된 제1 센스 앰프(211)의 일 실시예를 나타낸 상세 회로도이다.
상기 제2 내지 제4 센스 앰프(221,231,241)의 상세 회로는 상기 제1 센스 앰프(221)와 입력 신호, 클럭 및 출력 신호가 다를뿐 그 외의 구성은 동일하다.
상기 제1 센스 앰프(211)는 제1 구동부(211-1) 및 제1 입력 증폭부(211-2)를 포함한다.
상기 제1 구동부(211-1)는 클럭 신호(clk)에 따라 상기 제1 센스 앰프(211)를 구동시킨다. 또는, 상기 제1 구동부(211-1)는 파워업 신호(pwdnb)에 따라 상기 제1 센스 앰프(211)를 구동시킨다. 상기 제1 구동부(211-1)는 제1 내지 제2 엔모스 트랜지스터(N1,N2)로 구현할 수 있다. 상기 클럭 신호(clk)가 인에이블되고, 상기 파워업 신호(pwdnb)가 인에이블됨에 따라 상기 제1 내지 제2 엔모스 트랜지스터(N1~N2)는 턴온되어 상기 제1 센스 앰프(211)의 전류 패스를 제공한다.
상기 제1 입력 증폭부(211-2)는 상기 입력 데이터(Data+,Data-) 및 상기 오프셋 전압(VREF+,VREF-)을 입력받아 감지 및 증폭시킨다.
상기 제1 입력 증폭부(211-2)는 제1 입력 비교부(211-2-1) 및 제1 증폭부(211-2-2)를 포함한다. 상기 제1 입력 비교부(211-2-1)는 제1 데이터 비교부(211-2-1-1) 및 제1 오프셋 비교부(211-2-1-2)를 포함한다. 상기 제1 데이터 비교부(211-2-1-1)는 상기 입력 데이터(Data+,Data-)의 레벨에 따라 제1 노드(Node_1) 및 제2 노드(Node_2) 전압을 조절한다. 상기 제1 데이터 비교부(211-2-1-1)는 제3 내지 제4 엔모스 트랜지스터(N3,N4)로 구성된다.
제1 오프셋 전압 비교부(211-2-1-2)는 상기 오프셋 전압(VREF+,VREF-)의 레벨에 따라 상기 제3 노드(Node_3) 및 상기 제4 노드(Node_4)의 전압을 조절한다. 상기 제1 오프셋 전압 비교부(211-2-1-2)는 제5 내지 제6 엔모스 트랜지스터(N5,N6)로 구성된다.
제1 증폭부(211-2-2)는 상기 클럭 신호(clk)에 따라 구동되어 상기 제3 노드(Node_3) 및 상기 제4 노드(Node_4)의 전압을 감지 및 증폭한다. 상기 제1 증폭부(211-2-2)는 제1 내지 제5 피모스 트랜지스터(P1~P5) 및 제7 내지 제8 엔모스 트랜지스터(N7,N8)로 구성된다.
도 6에 도시된 상기 제1 센스 앰프(211)의 동작을 설명하면 다음과 같다.
상기 클럭 신호(clk)가 디스에이블되면, 상기 제1 센스 앰프(211)는 구동되지 않는다. 즉, 상기 제1,제2 피모스 트랜지스터(P1,P2) 및 제5 피모스 트랜지스터(P5)가 턴온되어 상기 출력 신호(SA_OUT1,SA_OUTB1)는 공급 전압 레벨을 유지한다. 상기 제1 엔모스 트랜지스터(N1)가 턴오프되므로 전류 패스가 차단되므로 상기 입력 데이터(Data+,Data-)에 따른 증폭 동작을 수행하지 않는다.
또한, 상기 파워업 신호(pwdnb)가 인에이블되고 상기 클럭 신호(clk)가 인에이블되면, 상기 제1 내지 제2 피모스 트랜지스터(P1,P2) 및 상기 제5 피모스 트랜지스터(P5)는 턴오프되고, 상기 제1 내지 제2 엔모스 트랜지스터(N1,N2)는 턴온된다. 따라서, 상기 입력 데이터(Data+,Data-)에 따라 증폭 동작을 수행한다.
먼저, 상기 오프셋 전압(VREF+,VREF-)에 비해 낮은 레벨의 상기 입력 데이터(Data+,Data-)가 입력될 때, 상기 제3 노드(Node_3) 및 상기 제4 노드(Node_4) 의 전위 레벨은 상기 오프셋 전압(VREF+,VREF-)에 의해 결정되어, 상기 입력 데이터(Data+,Data-) 신호의 레벨에 관계없이 로우 레벨의 신호를 출력한다. 여기서 낮은 레벨이라 함은, 상기 오프셋 전압(VREF+,VREF-) 또는 상기 입력 데이터(Data+,Data-)의 절대값이 적음을 의미한다.
또한, 상기 오프셋 전압(VREF+,VREF-)에 비해 높은 레벨의 상기 입력 데이터(Data+,Data-)가 입력될 때, 상기 제3 노드(Node_3) 및 상기 제4 노드(Node_4)의 전위 레벨은 상기 입력 데이터(Data+,Data-)에 레벨에 따라 결정되고 하이 레벨의 신호를 출력한다.
도 1 내지 도 7을 참조하여 본 발명에 따른 리시버 회로의 동작을 설명하면 다음과 같다.
먼저, 도 2에 도시되어 있듯이, 본 발명에 따른 리시버 회로는 4개의 다른 위상을 갖는 클럭에 따라 동작함을 가정한다. 즉, 제1 클럭 내지 제4 클럭(CLK<1:4>)은 각기 0도, 90도, 180도, 270도에서 인에이블되는 클럭이다. 또한, 입력 데이터(Data+,Data-)는 표 1에 도시하였듯이, 00100111 패턴으로 상기 리시버 회로에 입력된다고 가정한다.
Figure 112007064312456-PAT00001
상기 제1 클럭(CLK<1>)이 인에이블되고, 상기 제1 센스 앰프(211)는 로우 레벨의 상기 입력 데이터(Data+,Data-)를 감지 및 증폭하여 로우 레벨의 상기 제1 출력 신호(SA_OUT1,SA_OUTB1)를 출력한다. 이때, 로우 레벨의 상기 제1 센스 앰프(211)의 출력(SA_OUT1,SA_OUTB1)은 상기 제1 레벨 컨버터(110)로 입력되고, 상기 제1 레벨 컨버터(110)는 상기 제1 센스 앰프(211)의 출력의 전압 레벨을 감소시켜 상기 제2 센스 앰프(221)의 제2 오프셋 전압(VREF+<2>,VREF-<2>)으로 로우 레벨을 출력한다.
그 후, 상기 제2 클럭(CLK<2>)이 인에이블되고, 상기 제1 레벨 컨버터(110)에 의해 조절된 상기 제2 오프셋 전압(VREF+<2>,VREF-<2>)을 입력받아 상기 제2 센스 앰프(221)는 로우 레벨의 상기 입력 데이터(Data+,Data-)를 감지 및 증폭하여 로우 레벨의 상기 제2 출력 신호(SA_OUT2,SA_OUTB2)를 출력한다. 이 때, 로우 레벨의 상기 제2 센스 앰프(221)의 출력은 상기 제2 레벨 컨버터(120)로 입력되고, 상기 제2 레벨 컨버터(120)는 상기 제2 센스 앰프(221)의 출력의 전압 레벨을 감소시켜 상기 제3 센스 앰프(231)의 제3 오프셋 전압(VREF+<3>,VREF-<3>)으로 로우 레벨을 출력한다.
그 후, 상기 제3 클럭(CLK<2>)이 인에이블되고, 상기 제2 레벨 컨버터(120)에 의해 조절된 상기 제3 오프셋 전압(VREF+<3>,VREF-<3>)을 입력받아 상기 제3 센스 앰프(231)는 하이 레벨의 상기 입력 데이터(Data+,Data-)를 감지 및 증폭하여 하이 레벨의 상기 제3 출력 신호(SA_OUT3,SA_OUTB3)를 출력한다. 이 때, 하이 레벨의 상기 제3 센스 앰프(231)의 출력은 상기 제3 레벨 컨버터(130)로 입력되고, 상기 제3 레벨 컨버터(130)는 상기 제3 센스 앰프(231)의 출력의 전압 레벨을 감소시켜 상기 제4 센스 앰프(241)의 제4 오프셋 전압(VREF+<4>,VREF-<4>)으로 하이 레벨을 출력한다.
이와 같이, 본 발명에 따른 리시버 회로는 클럭 위상차 90도 간격으로 데이터를 전송할 수 있어 고속 데이터의 전송이 가능하다. 또한, 상기 레벨 컨버터(100)에 의해 센스 앰프의 출력 전압 레벨을 조절하여 상기 오프셋 전압으로 입력함으로써 셋업/홀드 마진이 개선될 수 있다.
또한, 본 발명의 상기 전압 조절부(300)에 의해 입력 데이터(Data+,Data-) 조건에 따라 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>)을 가변적으로 콘트롤하여 입력 데이터(Data+,Data-)의 레벨이 감소하면 상기 오프셋 전압(VREF+<1:N>,VREF-<1:N>) 레벨을 감소시킴으로서 원래 데이터의 레벨을 그대로 전송할 수 있으므로 데이터 전송시의 신호 왜곡을 감소시킬 수 있다.
본 발명에 따른 리시버 회로는 메모리, CPU, ASIC 등 다양한 분야에 적용될 수 있다. 또한, 본 발명에 따른 리시버 회로는 멀티 페이즈에 따라 4개의 페이즈 클럭을 기준으로 신호를 감지하였으나, 4개 이상 또는 이하인 경우에도 적용될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명에 따른 리시버 회로의 블록도,
도 2는 도 1에 도시된 리시버 회로의 상세 블록도,
도 3은 도 2에 도시된 제1 레벨 디텍터의 상세 회로도,
도 4는 도 1에 도시된 전압 조절부의 상세 블록도,
도 5는 조절부와 레벨 디텍터의 일 실시예를 나타낸 상세 회로도,
도 6은 도 2에 도시된 제1 센스 앰프의 상세 회로도,
도 7은 본 발명에 따른 입력 데이터를 나타낸 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 레벨 컨버터 200 : 멀티 페이즈 전송부
210 : 제1 서브 전송부 220 : 제2 서브 전송부
211 : 제1 센스 앰프 212 : 제1 래치부
211-1 : 제1 구동부 211-2 : 제1 입력 증폭부

Claims (26)

  1. 순차적으로 인에이블되는 복수의 클럭에 각각 동기되어 입력 데이터를 감지하여 출력하는 멀티 페이즈 클럭 기반의 리시버 회로에 있어서,
    상기 복수의 클럭 중 하나의 클럭에 동기되어 출력한 신호의 레벨을 조절하여 상기 하나의 클럭의 다음에 인에이블되는 클럭에 동기되어 구동되는 회로의 오프셋 전압으로 출력하는 레벨 컨버터를 포함하는 리시버 회로.
  2. 제 1 항에 있어서,
    상기 오프셋 전압에 의해 조절되어 상기 입력 데이터를 증폭 및 전송하는 멀티 페이즈 전송부를 추가로 포함하는 리시버 회로.
  3. 제 1 항에 있어서,
    코드값에 따라 상기 오프셋 전압을 조절하는 전압 조절부를 더 포함하는 것을 특징으로 하는 리시버 회로.
  4. 제 3 항에 있어서,
    상기 전압 조절부는,
    상기 코드값에 따라 오프셋 제어 신호를 출력하는 전압 콘트롤러; 및
    상기 오프셋 제어 신호에 따라 상기 오프셋 전압 레벨을 조절하는 조절부를 포함하는 것을 특징으로 하는 리시버 회로.
  5. 제 4 항에 있어서,
    상기 전압 콘트롤러는 디지털 아날로그 컨버터인 것을 특징으로 하는 리시버 회로.
  6. 제 2 항에 있어서,
    상기 멀티 페이즈 전송부는 복수의 서브 전송부로 구성되며,
    각각의 서브 전송부는,
    상기 복수의 클럭 중 하나의 클럭에 동기되어 각기 오프셋 전압에 따라 조절되어 상기 입력 데이터를 감지 및 증폭하여 각기 출력 신호를 출력하는 것을 특징으로 하는 리시버 회로.
  7. 제 6 항에 있어서,
    상기 멀티 페이즈 전송부는,
    제1 내지 제N 서브 전송부로 구성되고(N은 2이상의 자연수),
    상기 복수의 클럭은 제1 내지 제N 클럭으로 구성되며,
    제 n 서브 전송부는(n은 2이상이며 N이하의 자연수),
    제 n 클럭에 동기되어 제 n 오프셋 전압에 따라 조절되어 상기 입력 데이터를 감지 및 증폭하여 제 n 출력 신호를 출력하는 것을 특징으로 하는 리시버 회로.
  8. 제 7 항에 있어서,
    상기 제 n 서브 전송부는,
    상기 제 n 클럭에 동기되어 상기 제 n 오프셋 전압에 따라 조절되어 상기 입력 데이터를 감지 및 증폭하는 제 n 센스 앰프; 및
    상기 제 n 센스 앰프의 출력을 입력받아 래치하여 상기 제 n 출력 신호를 출력하는 제 n 래치부를 포함하는 리시버 회로.
  9. 제 8 항에 있어서,
    상기 레벨 컨버터는,
    제 1 내지 제 N 레벨 컨버터로 구성되고,
    상기 제 n 레벨 컨버터는,
    상기 제 n 센스 앰프의 출력을 입력받아 그 레벨을 조절하여 상기 제 n + 1 센스 앰프의 상기 제 n + 1 오프셋 전압으로 출력하는 것을 특징으로 하는 리시버 회로.
  10. 제 9 항에 있어서,
    상기 제 n 레벨 컨버터는,
    상기 제 n 센스 앰프의 출력을 입력받아 제 1 노드 및 제 2 노드의 전압을 조절하는 입력 비교부; 및
    공급 전압과 상기 제1 노드 또는 상기 제2 노드 사이에 연결되어 상기 제 n+1 오프셋 전압을 조절하는 저항부를 포함하는 리시버 회로.
  11. 제 10 항에 있어서,
    코드값에 따라 상기 제 n+1 오프셋 전압을 조절하는 제 n 전압 조절부를 추가로 더 포함하는 것을 특징으로 하는 리시버 회로.
  12. 제 11 항에 있어서,
    상기 제 n 전압 조절부는,
    상기 코드값에 따라 제 n+1 오프셋 제어 신호를 출력하는 제 n 전압 콘트롤러; 및
    상기 제 n+1 오프셋 제어 신호에 따라 상기 제 n+1 오프셋 전압 레벨을 조절하는 제 n 조절부를 포함하는 것을 특징으로 하는 리시버 회로.
  13. 제 12 항에 있어서,
    상기 제 n 조절부는,
    상기 제 n+1 오프셋 제어 신호에 따라 상기 제 n+1 오프셋 전압을 조절하는 모스 트랜지스터로 구성된 것을 특징으로 하는 리시버 회로.
  14. 제 7 항에 있어서,
    상기 제 n 센스 앰프는,
    제 n 클럭에 따라 상기 제 n 센스 앰프를 구동시키는 구동부; 및
    상기 입력 데이터 및 상기 제 n 오프셋 전압을 입력받아 감지 및 증폭시키는 입력 증폭부를 포함하는 리시버 회로.
  15. 제 14 항에 있어서,
    상기 입력 증폭부는,
    상기 입력 데이터의 레벨에 따라 제3 노드 및 제4 노드 전압을 조절하는 입력 비교부;
    상기 제 n오프셋 전압의 레벨에 따라 상기 제3 노드 및 상기 제4 노드 전압을 조절하는 오프셋 전압 비교부; 및
    상기 제3 노드 및 상기 제4 노드의 전압을 감지 및 증폭하는 증폭부를 포함하는 리시버 회로.
  16. 제 3 항 또는 제 11 항에 있어서,
    상기 코드값은 모드 레지스터 세트(MRS)에 의한 코딩된 신호인 것을 특징으로 하는 리시버 회로.
  17. 제1 클럭에 동기되고 제1 오프셋 전압에 의해 조절되어 입력 데이터를 감지하여 제1 출력 신호를 전송하는 제1 서브 전송부;
    상기 제1 출력 신호를 입력받아 그 레벨을 조절하는 레벨 컨버터; 및
    제2 클럭에 동기되고 상기 레벨 컨버터의 출력을 제2 오프셋 전압으로 입력받아, 상기 제2 오프셋 전압에 의해 조절되어 상기 입력 데이터를 감지하여 제2 출력 신호를 전송하는 제2 서브 전송부를 포함하는 리시버 회로.
  18. 제 17 항에 있어서,
    코드값에 따라 상기 제1 오프셋 전압 또는 상기 제2 오프셋 전압을 조절하는 전압 조절부를 추가로 더 포함하는 것을 특징으로 하는 리시버 회로.
  19. 제 18 항에 있어서,
    상기 전압 조절부는,
    상기 코드값에 따라 오프셋 제어 신호를 출력하는 전압 콘트롤러; 및
    상기 오프셋 제어 신호에 따라 상기 제1 오프셋 전압 레벨 또는 상기 제2 오프셋 전압 레벨을 조절하는 조절부를 포함하는 것을 특징으로 하는 리시버 회로.
  20. 제 19 항에 있어서,
    상기 전압 콘트롤러는 디지털 아날로그 컨버터인 것을 특징으로 하는 리시버 회로.
  21. 제 17 항에 있어서,
    상기 제 2 서브 전송부는,
    상기 제 2 클럭에 동기되어 상기 제2 오프셋 전압에 따라 조절되어 상기 입력 데이터를 감지 및 증폭하는 센스 앰프; 및
    상기 센스 앰프의 출력을 입력받아 래치하여 상기 제 2 출력 신호를 출력하는 래치부를 포함하는 리시버 회로.
  22. 순차적으로 인에이블되는 복수의 클럭에 각각 동기되어 입력 데이터를 감지하여 출력하는 멀티 페이즈 클럭 기반의 리시버 회로에 있어서,
    상기 복수의 클럭 중 하나의 클럭에 동기되고, 오프셋 전압에 의해 조절되어 상기 입력 데이터를 증폭 및 전송하는 멀티 페이즈 전송부; 및
    코드값에 따라 상기 오프셋 전압을 조절하는 전압 조절부를 포함하는 리시버 회로.
  23. 제 22 항에 있어서,
    상기 전압 조절부는,
    상기 코드값에 따라 오프셋 제어 신호를 출력하는 전압 콘트롤러; 및
    상기 오프셋 제어 신호에 따라 상기 오프셋 전압 레벨을 조절하는 조절부를 포함하는 것을 특징으로 하는 리시버 회로.
  24. 제 23 항에 있어서,
    상기 전압 콘트롤러는 디지털 아날로그 컨버터인 것을 특징으로 하는 리시버 회로.
  25. 제 22 항에 있어서,
    상기 멀티 페이즈 전송부는,
    제1 내지 제N 서브 전송부로 구성되고(N은 2이상의 자연수),
    상기 복수의 클럭은 제1 내지 제N 클럭으로 구성되며,
    제 n 서브 전송부는(n은 2이상이며 N이하의 자연수),
    제 n 클럭에 동기되어 제 n 오프셋 전압에 따라 조절되어 상기 입력 데이터를 감지 및 증폭하여 제 n 출력 신호를 출력하는 것을 특징으로 하는 리시버 회로.
  26. 제 25 항에 있어서,
    상기 제 n 서브 전송부는,
    상기 제 n 클럭에 동기되어 상기 제 n 오프셋 전압에 따라 조절되어 상기 입력 데이터를 감지 및 증폭하는 제 n 센스 앰프; 및
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