KR102421896B1 - Ffe 및 xtc가 융합된 트랜스미터 및 전송방법 - Google Patents

Ffe 및 xtc가 융합된 트랜스미터 및 전송방법 Download PDF

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Abstract

본 발명에 따른 트랜스미터는, 적어도 feed-forward equalizing과 crosstalk cancellation을 수행하는 트랜스미터로서, 전송할 data가 포함된 파형을 생성하는 main driver(20);
상기 main driver와 병렬로 연결되어 상기 main driver가 생성하는 파형을 조정하기 위하여, feed-forward equalizing을 위한 amplitude와 crosstalk cancellation을 위한 amplitude를 합하여 반영한 파형을 생성하는 FFE driver block(40);를 포함하여 구성되는 것을 특징으로 한다.

Description

FFE 및 XTC가 융합된 트랜스미터 및 전송방법{Transmitter Having Merged FFE and XTC, and Transmission Method Thereof }
본 발명은 FFE 및 XTC가 융합된 트랜스미터와 이를 이용한 전송방법에 관한 것이다.
칩사이의 통신에서 channel 사이의 crosstalk 은 통신 속도를 늘리는데 있어 가장 해결하기 어려운 문제 가운데 하나이다.
종래 기술로 제안된 몇몇 crosstalk cancellation 방식(하기의 선행기술 2, 선행기술 4 및 선행기술 5를 참조)은 crosstalk을 제거하기 위하여, feed-forward crosstalk cancellation 방식을 사용한다. 이러한 종래 기술에서는 crosstalk과 같은 파형을 만들기 위해 capacitor 또는 짧은 delay line을 사용한 뒤 FFE와 더해서 구성하게 되는데, 이러한 시스템 구성으로 인해서 구성의 복잡도가 증가하는 단점이 있다.
이상 종래 기술의 문제점 및 과제에 대하여 설명하였으나, 이러한 문제점 및 과제에 대한 인식은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 자명한 것은 아니다.
1. B. Kim and V. Stojanovic, "A 4Gb/s/ch 356fJ/b 10mm equalized on-chip interconnect with nonlinear charge-injecting transmit filter and transimpedance receiver in 90nm CMOS," IEEE ISSCC Dig. Tech. Papers, pp. 66-67, 2009.
2. T. Oh and R. Harjani, "A 12-Gb/s multichannel I/O using MIMO crosstalk cancellation and signal reutilization in 65-nm CMOS," IEEE J. Solid-State Circuits, vol. 48, no. 6, pp. 1383-1397, Jun. 2013.
3. C. Aprile, et al., "An Eight-Lane 7-Gb/s/pin Source Synchronous Single-Ended RX With Equalization and Far-End Crosstalk Cancellation for Backplane Channels," IEEE JSSC, vol. 53, no. 3, pp. 861-872, March 2018.
4. S. Kao and S. Liu, "A 7.5-Gb/s One-Tap-FFE Transmitter With Adaptive Far-End Crosstalk Cancellation Using Duty Cycle Detection," in IEEE Journal of Solid-State Circuits, vol. 48, no. 2, pp. 391-404, Feb. 2013.
5. H. Jung, I. Yi, S. Lee, J. Sim and H. Park, "A Transmitter to Compensate for Crosstalk-Induced Jitter by Subtracting a Rectangular Crosstalk Waveform From Data Signal During the Data Transition Time in Coupled Microstrip Lines," in IEEE Journal of Solid-State Circuits, vol. 47, no. 9, pp. 2068-2079, Sept. 2012.
본 발명의 목적은 시스템 구성의 복잡도를 저감할 수 있는 트랜스미터 및 전송방법를 제공하기 위한 것이다.
본 발명의 일 양상에 따른 트랜스미터는 적어도 feed-forward equalizing과 crosstalk cancellation을 수행하는 트랜스미터로서, 상기 트랜스미터의 FFE는 fractional-UI를 가진 FFE(이하 'fractional-UI FFE'라 한다)'로 구성되며, feed-forward equalizing을 위한 amplitude와 crosstalk cancellation을 위한 amplitude를 합하여 반영되는 coefficient를 출력함으로써, 상기 fractional-UI FFE의 출력을 제어하는 encoder를 구비하는 것을 특징으로 한다.
상기한 트랜스미터에 있어서, 상기 fractional-UI FFE는, 전송할 data가 포함된 파형을 생성하는 main driver; 상기 main driver와 병렬로 연결되어 feed-forward equalizing을 위한 amplitude와 crosstalk cancellation을 위한 amplitude를 합하여 반영한 파형을 생성하는 FFE driver block; 상기 encoder가 출력하는 coefficient에 따라 상기 FFE driver block의 각 FFE driver를 제어하는 pulse를 생성하는 pulse generator를 어레이로 구비하는 pulse generator block;을 포함하여 구성된다.
상기한 트랜스미터에 있어서, 상기 encoder는, channel을 통해 전송할 data의 transition type에 따라 정해지는 양과, 인접 채널들로부터들로 전송할 data의 transition type으로부터 정해지는 예상 crosstalk의 보상량을 합산한 것에 기초하여 상기 coefficient를 결정한다.
상기한 트랜스미터에 있어서, 상기 channel을 통해 전송할 data의 transition type이 rise이면 상기 fractional-UI FFE의 pull-up path를 통하여 pull-up transitor를 구동시키고, 상기 channel을 통해 전송할 data의 transition type이 fall이면 상기 fractional-UI FFE의 pull-down path를 통하여 pull-down transitor를 구동시키되, pull-up의 크기 또는 pull-down의 크기는 상기 예상 crosstalk의 보상량에 따라 가감되어 구동되는 것을 특징으로 한다.
본 발명의 일 양상에 따른 트랜스미터는, 적어도 feed-forward equalizing과 crosstalk cancellation을 수행하는 트랜스미터로서, 전송할 data가 포함된 파형을 생성하는 main driver; 상기 main driver와 병렬로 연결되어 상기 main driver가 생성하는 파형을 조정하기 위하여, feed-forward equalizing을 위한 amplitude와 crosstalk cancellation을 위한 amplitude를 합하여 반영한 파형을 생성하는 FFE driver block;를 포함하여 구성되는 것을 특징으로 한다.
상기한 트랜스미터에 있어서, feed-forward equalizing을 위한 amplitude와 crosstalk cancellation을 위한 amplitude를 합산하여 반영되는 coefficient를 출력하는 encoder; 상기 encoder가 출력하는 coefficient에 따라 상기 FFE driver block의 각 FFE driver를 제어하는 pulse를 생성하는 pulse generator를 어레이로 구비하는 pulse generator block;을 더 포함하는 것을 특징으로 한다.
상기한 트랜스미터에 있어서, 상기 encoder는, channel을 통해 전송할 data의 transition type에 따라 정해지는 양과 인접 채널들로부터의 예상 crosstalk에 따라 정해지는 보상량을 합산한 것에 기초하여 상기 coefficient를 결정한다.
상기한 트랜스미터에 있어서, 상기 pulse generator 가 생성하는 pulse에서, 상기 FFE driver block의 transitor들을 ON시키는 펄스폭(pulse width)은 fractional UI에 해당하는 것을 특징으로 한다.
상기한 트랜스미터에 있어서, 상기 transition type이 rise이면 상기 FFE driver block에 구성된 pull-up transitor들을 구동시키고, 상기 transition type이 fall이면 상기 FFE driver block에 구성된 pull-down transitor들을 구동시키되, 상기 pull-up transitor들에 의한 pull-up의 크기 또는 상기 pull-down transitor들에 의한 pull-down의 크기는, 상기 crosstalk에 따라 가감되어 구동되는 것을 특징으로 한다.
상기한 트랜스미터에 있어서, 상기 main driver는 current source를 가진 inverter로 구현되며, 상기 FFE driver block의 pull-up transitor들은 일단이 상기 main inverter의 출력에 접속된 PMOS transistor들로 구성되고, 상기 FFE driver block의 각 pull-down transitor는 일단이 상기 main inverter의 출력에 접속된 NPMOS transistor들로 구성된다.
본 발명의 일 양상에 따른 전송방법은, 복수의 channel을 통하여 data를 전송하는 트랜스미터에서 수행되는 전송방법으로서, 상기 복수의 channel중 하나의 channel을 통해 전송할 data의 transition type으로부터 정해지는 pre-emphasis의 양과, 상기 하나의 channel에 인접하는 인접 channel들로 전송할 data의 transition type으로부터 정해지는 예상 crosstalk의 보상량을 합산하여, adjustment amplitude를 결정하는 단계; 상기 결정된 adjustment amplitude에 기초하여, 상기 하나의 channel을 통해 전송할 신호의 amplitude를 한꺼번에 조정하는 단계;를 포함하여 구성된다.
상기한 전송방법에 있어서, 상기한 조정은 fraction UI 내에서 수행된다.
본 발명에 따르면 XTC가 FFE에 융합되어 간단히 구현됨으로써 시스템 구성의 복잡도를 현저히 저감할 수 있는 장점이 있다. 종래 제안된 여러 방식의 crosstalk cancellation 방식(예를 들면, 선행기술 2, 4, 5)과 비교해서도 간단한 회로로 crosstalk을 제거할 수 있다. 종래 제안된 feed-forward crosstalk cancellation 방식(선행기술 2, 4, 5)의 경우 crosstalk과 같은 파형(전송하는 파형의 미분된 형태)을 만들기 위해 capacitor 또는 짧은 delay line을 사용한 뒤 FFE와 병렬적으로 더해서 구성하게 되는데, 제안발명은 FFE를 짧은 시간 동안만 동작하는 fractional UI 로 구성하여 FFE의 계수 크기를 변화시켜 crosstalk을 제거한 점에서 다르기도 하다.
본 발명의 트랜스미터에서는 crosstalk에 해당하는 만큼 미리 신호를 왜곡하여 수신단에서의 crosstalk 을 제거할 수 있는 회로 구조를 제안하며, 제안하는 구조는 칩 간 통신에서 channel loss를 보상하기 위해 일반적으로 사용하는 feed-forward equalizer (FFE) 와 결합된 형태로 구성됨으로써 crosstalk cancellation을 위한 추가적인 회로를 최소화한다.
도 1(a)는 본 발명에서 제안되는 crosstalk cancellation 방법의 이해를 위한 개념도(conceptual diagram)이며, 도 1(b)는 edge detector의 구성과 주요지점에서 파형의 예를 도시한 것이다.
도 2는 제안되는 crosstalk cancellation 방법의 동작을 이해하기 위한 파형의 예들이다.
도 3은 본 발명의 일시예에 따른 transmitter에 구성될 encoder에서 adjustment amplitude를 결정하는 원리를 설명하기 위한 예이다.
도 4는 본 발명의 일 실시예에 따라 적어도 feed-forward equalizing과 crosstalk cancellation을 한꺼번에 수행하는 트랜스미터의 예를 도시한 것이다.
도 5는 약간 다른 관점에서 본 발명의 보다 일반적인 실시 예를 도시한 것으로서, 전체 채널에 대하여 도시한 것이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 명칭 및 도면 부호를 사용한다.
도 1(a)는 본 발명에서 제안되는 crosstalk cancellation 방법의 이해를 위한 개념도(conceptual diagram)이며, 도 1(b)는 edge detector의 구성과 주요지점에서 파형의 예를 도시한 것이다.
도 1은 제안발명의 컨셉을 나타낸 것일 뿐이고, 구체적인 구현방법에 관한서는 후술하며, 도 1은 어느 한 channel을 중심으로 도시한 것이다. FFE(Feed Forward Equalizer)의 동작은 기본적으로 high frequency 성분을 boosting(pre-emphasis)하기 위해, transition 하는 부분 (edge가 있는 부분)을 더 크게 증폭하여 신호를 전송하게 된다. 도 1의 Tpul 은 이와 같은 boosting을 위한 pulse의 width를 나타낸다.
한편, crosstalk은 전송되는 신호의 미분된 형태로 인접한 channel에 영향을 끼치게 되므로, crosstalk 또한 aggressor 가 transition 하는 부분에서 발생하게 된다. 그러므로 전송 파형의 amplitude에서 빼주되, 인접한 channel (aggressor) 의 FFE용 amplitude에 일정 계수를 곱한 것을 빼주게 되면, 나중에 인접한 channel에서 가해질 crosstalk을 상쇄할 수 있다. 도 1의 XTC 표시는 이렇게 crosstalk을 상쇄하기 위한 사전 보상 신호를 나타내며, 이들이 pre-emphasis 파형과 병합된다.
도 1에 도시된 edge detector의 구성도 개념적 이해를 위한 것인데, 입력된 데이터 신호(data signal)는 buffer를 통과하면서 delay가 생기게 되는데 B지점의 신호는 A지점의 신호보다 지연이 생긴 신호가 된다. 그리고 XOR gate를 이용해, A지점 신호와 B지점 신호가 다른 값을 가지는 구간은 1로 출력이 된다. 이 출력 신호(output signal)에서 1을 유지하는 구간은 Tpul로 표시된다.
한편, Positive edge와 negative edge를 구별하기 위해 XOR gate의 출력 값에 data signal을 곱해 pre-emphasis pulse를 생성한다. Amplitude의 +와 -를 이해하기 위해 편의상 data 신호가 +1 또는 -1로 전송된다고 생각하면, 도 1과 같은 연산을 통해 positive 또는 negative pulse를 만들 수 있다. 이를 logical 0와 logical 1에 대응시키기 위해서 실제 회로는 도 4에 도시된 pulse generator와 같은 방식으로 구현되며, positive pulse와 negative pulse를 발생시키는 회로를 별도로 구성하여 0과 1로도 구현 가능하게 한다(도 1은 '0'의 특성상 연산에 반영되기 어려운 점을 감안하여 '-1'로 바꾼다는 것을 conceptual하게 설명한 것이다).
도 2는 제안되는 crosstalk cancellation 방법의 동작을 이해하기 위한 파형의 예들이다.
먼저, 4 fall case를 보면, 인접한 channel들이 모두 falling transition 중인 경우 crosstalk은 음의 방향으로 나타나고, 이를 상쇄하기 위해선 crosstalk cancellation 파형 (도 2에서 XTC 표시를 참조)을 양의 방향으로 만들어 전송중인 channel 에 더해줘야 한다. 이 때 FFE의 output(adjust amplitude)을 더 크게 해주면 XTC(crosstalk cancellation)를 위한 파형을 더해주는 것과 같은 효과를 얻을 수 있다. 반대로 4 rise case를 보면, 인접한 channel들이 모두 rising transition 중인 경우 crosstalk은 양의 방향으로 나타나고, 이를 상쇄하기 위해선 FFE의 output(adjust amplitude)을 더 작게 해주어야 한다. 2 rise 및 2 fall case의 경우 XT(crosstalk)의 크기가 상대적으로 작게 나타나므로 FFE의 output(adjust amplitude)을 조절하는 양도 같이 줄어야 한다.
도 3은 본 발명의 일시예에 따른 transmitter에 구성될 encoder에서 adjustment amplitude를 결정하는 원리를 설명하기 위한 예이다.
encoder(도 4의 10을 참조)는 인접한 channel들의 전송 data pattern에서 당해 채널에 미칠 예상 crosstalk의 양을 계산한다. 그리고, 전송할 data 의 transition 방향을 확인한 뒤, channel loss를 보상하기 위한 FFE tap1 의 크기(w1)를 계산한다. 전송할 data가 rise transition중이면 FFE tap1은 w1, falling transition중이면 -w1, transition이 없으면 0이다. 그리고 FFE tap1의 크기에서 crosstalk의 크기(XT 표시)를 빼서 필요한 FFE output 의 크기를 출력으로 내보내게 된다.
예를 들어 도 3에서 가장 왼쪽 case의 경우 전송할 data는 falling transition중이고, 인접한 channel들도 모두 falling transition중이다. 이 경우 crosstalk의 량은 -4XT이고, FFE tap1의 크기는 -w1이다. FFE output이 드라이빙할 크기는 -w1+4XT = -(w1-4XT)이 된다. 필요한 output의 크기가 음수임으로 pull-down path (도 4 참조)를 통해, w1-4XT 의 크기로 드라이빙해야 한다. 필요한 FFE output의 크기는 n-bit의 digital 신호로 변환되어, FFE로 전달된다.
예를 들어 현재 data로서 1 을 전송할 때, 이전 data가 1 이라면 voltage의 큰 변화 없이 data를 전송할 수 있으나 이전 data가 0 이라면 0 에서 1 로 전압을 높여주어야 한다. 여기서 0 → 1 의 변화가 감지될 경우, FFE는 드라이버의 세기를 높여 전압 상승을 돕는다. 마찬가지로 1 → 0 변화가 감지될 경우 역시 드라이버의 세기를 높여 전압 하강을 돕는다.
도 3의 오른쪽 표에서 RISE 표시의 열과 FALL 표시의 열이 각각 전자와 후자에 해당하며, 여기서 w1은 feed-forward equalizing을 위한 amplitude를 나타낸다. HOLD는 데이터 변화가 없음을 의미하며 이 경우 feed-forward equalizing을 위한 amplitude는 0이다.
그리고, 만약 데이터 전송에 crosstalk이 개입된다면 각 상황에 맞게 드라이버의 세기를 조절함으로써 같은 방식으로 상쇄할 수 있다. 예를 들어 인접한 채널 중 하나에서만 data 가 1 → 0 의 변화를 보인다고 가정하자(1 fall). 이 경우 본 채널에도 음(-)의 crosstalk이 발생한다. 만약 본 채널에서 0 → 1의 rise 데이터 변화가 발생한다면, 인접한 채널에서 발생한 음의 crosstalk에 해당하는 만큼 드라이버의 세기를 추가로 증가시킴으로써 crosstalk의 영향을 상쇄할 수 있다. 이 정도를 XT라 한다면, FFE의 세기는 기존의 w1에 XT를 추가한 w1 + XT가 된다. 반대로 본 채널에서 1 → 0의 FALL 이 발생한다고 가정하자. 이 경우 인접한 채널에서 발생한 음(-)의 crosstalk은 본 채널의 데이터 변화를 도와주는 역할을 하게 되므로 반대로 FFE의 출력 세기를 적절히 감소시킴으로써 원하는 효과를 얻을 수 있다. 따라서 FFE의 출력 세기는 w1 - XT가 된다. 만약 데이터 변화가 발생하는 인접 채널의 수가 많다면 XT에 그 채널의 수를 곱하여 변화시켜준다.
이하, 상기와 같은 개념 설명을 바탕으로 실제 구현될 수 있는 회로에 대하여 살펴본다.
도 4는 본 발명의 일 실시예에 따라, 적어도 feed-forward equalizing과 crosstalk cancellation을 한꺼번에 수행하는 트랜스미터의 예를 도시한 것이다.
본 발명의 일 실시예에 따른 트랜스미터는 encoder(10), pulse generator block(30), main driver(20), FFE driver block(40) 및 지연회로(50)를 포함하여 구성된다. 편의상 도 4는 하나의 채널을 중심으로 도시하였으며, 보통 chip 간 통신에서 복수의 채널이 어레이로 구성되므로, pulse generator block(30), main driver(20), FFE driver block(40) 및 지연회로(50)는 각 채널별로 구성되며, encoder(10)는 복수의 채널용으로 하나로 구성될 수도 있다.
main driver(20)는 encoder(10)로부터의 신호에 따라 전송할 data가 포함된 파형을 생성하여 channel을 드라이빙한다. main driver(20)는 current source를 가진 inverter로 구현되며, inverter는 입력으로서 encoder(10)로부터의 신호에 따라 그 출력전압을 pull-up 시키거나 pull-down시키는 등 channel의 입력단을 드라이빙한다. main driver(20)와, FFE driver block(40)의 각 FFE driver 는 단순한 inverter구조를 가진 CMOS driver구조를 포함해 다양한 구조를 사용할 수 있다
FFE driver block(40)은 main driver(20)와 병렬로 연결되는데, 그 출력(output)을 main driver(20)의 출력과 공통노드로 연결하여 동시에 채널을 드라이빙한다. FFE driver block(40)은 feed-forward equalizing을 위한 amplitude와 crosstalk cancellation을 위한 amplitude를 합하여 반영한 파형을 생성하고, main driver(20)가 드라이빙하는 신호의 크기를 조정한다.
FFE driver block(40)의 각 FFE driver는 하나의 PMOS 트랜지스터와 하나의 NMOS 트랜지스터가 연결된 구조로서, pull-up transitor와 pull-down transitor이 연결노드를 중심으로 서로 연결되어 있으며, 각 trasitor의 게이트는 pulse generator로부터 제어신호를 입력받는다. 각 FFE driver는 encoder(10)가 출력하는 coefficient의 bit수(N)에 해당하는 갯수만큼 구비될 수 있다.
FFE driver block(40)의 pull-up transitor들은 일단이 main inverter(20)의 출력에 접속된 PMOS transistor들로 구성되고, FFE driver block의 각 pull-down transitor는 일단이 상기 main inverter(20)의 출력에 접속된 NPMOS transistor들로 구성된다. FFE driver block(40)을 구성하는 각 transitor의 일단은 모두 공통노드에 연결되어 있어서 채널을 드라이빙할 수 있다.
pulse generator block(30)은 encoder가 출력하는 coefficient(Pctrl, Nctrl)에 따라 FFE driver block(40)의 각 FFE driver를 제어하는 pulse를 생성하는 데, 복수의 pulse generator를 어레이로 구비한다. pulse generator block(30)은 pull-up path에서 복수의 pulse generator를 구비하고, 대칭되게 pull-down path에서도 복수의 pulse generator를 구비한다.
각 pulse generator를 보면, 먼저 encoder가 출력하는 coefficient 신호와 clock 신호 (CK)를 AND 게이트를 이용하여 논리곱함으로써 coefficient 신호가 1 일때 clock 신호를 통과시킨다. 그리고 Tpul은 pulse generator에서 생성되는 pulse의 폭으로서, 이는 AND gate와 NAND gate 사이에 있는 inverter를 통과할 때 생기는 delay의 양으로 설정된다. coefficient 신호가 1 일때 NAND gate에서는 Tpul에 해당하는 시간동안 0을 가지는 펄스(normally 1)가 출력되며 그 후단의 스위치에 의하여 전달여부가 결정된다.
그리고 data가 main path(가운데 라인)의 delay line을 지나갈 때 생기는 delay(TPG)와, encoder(10)로 부터 digital 신호(Pctrl, Nctrl 신호)를 받아 pulse generator를 통과한 delay가 같아야 최종적으로 data를 보낼때 timing이 일치하기 때문에, pulse generator를 지났을 때 토털 delay 또한 TPG가 된다. 지연회로(50)는 TPG의 지연을 생성하기 위한 것이다.
상기한 pulse generator block(30)과 FFE driver block(40)으로써 본 발명에 따른 FFE(feed forward equalizer)를 구성한다. 본 발명에 따른 FFE(feed forward equalizer)는 후술하는 바와 같이 fractional-UI를 가진 FFE(이하 'fractional-UI FFE'라 한다)'가 된다.
pulse generator 가 생성하는 pulse에서, FFE driver block의 transitor들을 ON시키는 펄스폭(pulse width)은 fractional UI(unit interval)에 해당한다.
encoder(10)는 feed-forward equalizing을 위한 amplitude와 crosstalk cancellation을 위한 amplitude를 합하여 반영되는 coefficient를 출력함으로써, fractional-UI FFE의 출력을 제어하는 것을 특징으로 한다. encoder(10)는 channel을 통해 전송할 data의 transition type에 따라 정해지는 양과, 인접 채널들로부터들로 전송할 data의 transition type으로부터 정해지는 예상 crosstalk의 보상량을 합산한 것에 기초하여 coefficient(Pctrl, Nctrl)를 결정한다.
channel을 통해 전송할 data의 transition type이 rise이면 fractional-UI FFE의 pull-up path를 통하여 FFE driver의 pull-up transitor를 구동시키고, channel을 통해 전송할 data의 transition type이 fall이면 fractional-UI FFE의 pull-down path를 통하여 FFE driver의 pull-down transitor를 구동시킨다. 그리고, 이와 동시에 pull-up의 크기 또는 pull-down의 크기는 예상 crosstalk의 보상량에 따라 가감되어 구동된다.
encoder(10)에서는 실제 전송할 channel(CHN)과 crosstalk 를 유발하는 인접한 channel 들(예를 들면, CHN-2,CHN-1,CHN+1,CHN+2)의 data pattern을 확인한 뒤, main driver(20)로 data 를 제공하는 것와 함께, equalizing 및 crosstalk 보상을 위한 계수(coefficient)를 digital 신호로 encoding하여 제공한다.
encoder(10)가 제공하는 coefficient(Pctrl, Nctrl)는 예를 들어 도 3에서 제시된 테이블과 같은 크기를 가지도록 한 n-bit 신호이다. 필요한 크기(required amplitude)는 n-bit 신호로 인코딩되어 제공되되, pull-up의 조정(adjustment)이 필요한 경우에는 pull-up path를 통하여 pull-up transistor의 어레이 중에서 해당하는 transistor를 ON시키게 되고, pull-down의 조정(adjustment)이 필요한 경우에는 pull-down path를 통하여 pull-down transistor의 어레이 중에서 해당하는 transistor를 ON시키게 된다.
encoder에서는 digital 신호로 변환된 FFE 계수 값에 해당하는 출력을 만들어 channel을 구동하는데, 도 4 의 실시예에서는 pulse generator를 이용한 fractional-UI FFE 구조와 선행기술 1에서 제안된 driver 구조를 사용하였다. 이러한 구조를 사용하면 integer-UI FFE구조에 비해, receiver에서는 channel에서 가해지는 crosstalk이 상쇄된 깨끗한 파형을 받게 된다.
도 5는 약간 다른 관점에서 본 발명의 보다 일반적인 실시 예를 도시한 것으로서, 전체 채널에 대하여 도시한 것이다.
Z-t block(60)은 delay element를 포함하며 위 도 4 에서 pulse generator block(30)의 역할에 대응한다. 전송하고자 하는 타이밍의 data를 기준으로 이미 전송된 data를 다시 align시켜, 본래 보내고자하는 타이밍에 feed forward equalization과 crosstalk cancellation이 행해진 정보를 그 타이밍에 맞게 반영하여 보내게 해주는 역할을 한다.
Z-t = Z-1인경우는 앞선 데이터 한 개를 보겠다는 의미의 일반적인 1-tap FFE가 되는 데 반해서, Z-t = Z-0.5 인 경우 앞선 0.5 UI에 해당하는 data 정보를 보겠다라는 의미이며 1 UI 미만의 delay로 한 경우, FFE는 fractional-UI FFE가 된다. pulse generator 가 생성하는 pulse에서, 상기한 FFE driver block의 transitor들을 ON시키는 펄스폭(pulse width)은 fractional UI에 해당한다.
FFE_coeff_CHN 은 도 4 에서 Pctrl 과 Nctrl 신호에 대응하며, pull-up 과 pull-down path를 묶어서 나타내었다. 도 4 에서는 한 개의 channel 에 해당하는 encoder만 표시하였는데, Channel 이 N+1 개인 경우 도 5에서 encoder에는 N+1개의 채널에 대응한 encoder 가 각각, 또는 통합되어 있다.
어떤 application을 사용하냐에 따라 channel의 종류가 정해진다. Channel 정보를 바탕으로 FFE coefficient(crosstalk이 없는 상황)가 정해진다. 그리고 본 발명을 적용시킬 수 있는 channel pitch를 가진 application이라면, 당해 채널을 기준으로 몇개의 인접한 채널을 보느냐에 따라 상쇄할 수 있는 crosstalk의 양이 결정되고, 이를 equalizing하는 과정에 반영하여 한번에 진행할 수 있는데 이때의 FFE coefficient는 본래의 FFE coefficient에서 crosstalk cacellation을 반영한 값이 된다.
본 발명에 따라, 복수의 channel을 통하여 data를 전송하는 트랜스미터에서 수행되는 전송방법은 크게 2단계로 나누어서 관찰할 수 있다.
첫번째는 주로 encoder에서 수행되는 것으로서, 복수의 channel중 하나의 channel을 통해 전송할 data의 transition type으로부터 정해지는 pre-emphasis의 양과, 상기한 하나의 channel에 인접하는 인접 channel들로 전송할 data의 transition type으로부터 정해지는 예상 crosstalk의 보상량을 합산하여, adjustment amplitude를 결정하는 단계이다. adjustment amplitude는 FFE coefficient로 결정되고, 예를 들면 encoder의 출력(Pctrl, Nctrl)으로서, fractional UI FFE에 제공된다.
그리고, 두번째로, 결정된 adjustment amplitude에 기초하여, 상기한 하나의 channel을 통해 전송할 신호의 amplitude를 한꺼번에 조정하는 단계를 실행하게 되는데, 이러한 조정은 fraction UI 내에서 수행된다. 전송할 신호의 amplitude를 조정하는 것은 FFE(FFE driver)에서 실행되며, 전송 data를 위하여 main driver에 의해 생성되는 파형에 대하여 실시간으로 동시에 이러한 조정이 수행될 수 있다.
도1 및 도 2 에 도시된 실시예에서는 4개의 인접한 channel이 crosstalk의 영향을 주는 경우를 나타내었지만, N개(N은 1 이상의 정수)의 인접한 channel이 하나의 채널에 영향을 주는 다양한 경우에도 적용할 수 있다. 도 3에서 encoder는 더 많은 수의 인접한 channel의 전송 data를 받을 수도 있고 도 4 에 도시된 encoding table의 entry도 더 늘어날 수 있다. 도 3의 실시예에서는 Encoding table 을 구성할 때 인접한 channel들이 주는 crosstalk의 양이 모두 같다고 가정하였지만, 실제로는 channel별로 다른 crosstalk이 들어오는 경우에도 같은 방법으로 encoding table 을 구성할 수 있다. 도 4의 실시예와 같은 driver의 구성은 바뀔 수 있는 데, digital code를 통해 FFE의 output 크기를 조절할 수 있는 다양한 driver가 사용 가능하다.
10 : encoder 20 : main driver
30 : pulse generator block
40 : FFE driver block

Claims (12)

  1. 적어도 feed-forward equalizing과 crosstalk cancellation을 수행하는 트랜스미터에 있어서,
    상기 트랜스미터의 FFE는 fractional-UI를 가진 FFE(이하 'fractional-UI FFE'라 한다)'로 구성되며,
    feed-forward equalizing을 위한 amplitude와 인접 채널로부터의 crosstalk에 대한 crosstalk cancellation을 위한 amplitude를 합하여 반영되는 coefficient를 출력함으로써, 상기 fractional-UI FFE의 출력을 제어하는 encoder를 구비하는 것을 특징으로 하는,
    트랜스미터.
  2. 청구항 1에 있어서,
    상기 fractional-UI FFE는,
    전송할 data가 포함된 파형을 생성하는 main driver;
    상기 main driver와 병렬로 연결되어 feed-forward equalizing을 위한 amplitude와 crosstalk cancellation을 위한 amplitude를 합하여 반영한 파형을 생성하는 FFE driver block;
    상기 encoder가 출력하는 coefficient에 따라 상기 FFE driver block의 각 FFE driver를 제어하는 pulse를 생성하는 pulse generator를 어레이로 구비하는 pulse generator block;을 포함하여 구성되는,
    트랜스미터.
  3. 적어도 feed-forward equalizing과 crosstalk cancellation을 수행하는 트랜스미터에 있어서,
    상기 트랜스미터의 FFE는 fractional-UI를 가진 FFE(이하 'fractional-UI FFE'라 한다)'로 구성되며,
    feed-forward equalizing을 위한 amplitude와 crosstalk cancellation을 위한 amplitude를 합하여 반영되는 coefficient를 출력함으로써, 상기 fractional-UI FFE의 출력을 제어하는 encoder를 구비하며,
    상기 encoder는,
    channel을 통해 전송할 data의 transition type에 따라 정해지는 양과, 인접 채널들로부터들로 전송할 data의 transition type으로부터 정해지는 예상 crosstalk의 보상량을 합산한 것에 기초하여 상기 coefficient를 결정하는,
    트랜스미터.
  4. 청구항 3에 있어서,
    상기 channel을 통해 전송할 data의 transition type이 rise이면 상기 fractional-UI FFE의 pull-up path를 통하여 pull-up transitor를 구동시키고, 상기 channel을 통해 전송할 data의 transition type이 fall이면 상기 fractional-UI FFE의 pull-down path를 통하여 pull-down transitor를 구동시키되,
    pull-up의 크기 또는 pull-down의 크기는 상기 예상 crosstalk의 보상량에 따라 가감되어 구동되는 것을 특징으로 하는,
    트랜스미터.
  5. 적어도 feed-forward equalizing과 crosstalk cancellation을 수행하는 트랜스미터에 있어서,
    전송할 data가 포함된 파형을 생성하는 main driver;
    상기 main driver와 병렬로 연결되어 상기 main driver가 생성하는 파형을 조정하기 위하여, feed-forward equalizing을 위한 amplitude와 인접 채널로부터의 crosstalk에 대한 crosstalk cancellation을 위한 amplitude를 합하여 반영한 파형을 생성하는 FFE driver block;를 포함하여 구성되는 것을 특징으로 하는,
    트랜스미터.
  6. 청구항 5에 있어서,
    feed-forward equalizing을 위한 amplitude와 crosstalk cancellation을 위한 amplitude를 합산하여 반영되는 coefficient를 출력하는 encoder;
    상기 encoder가 출력하는 coefficient에 따라 상기 FFE driver block의 각 FFE driver를 제어하는 pulse를 생성하는 pulse generator를 어레이로 구비하는 pulse generator block;을 더 포함하는 것을 특징으로 하는,
    트랜스미터.
  7. 적어도 feed-forward equalizing과 crosstalk cancellation을 수행하는 트랜스미터에 있어서,
    전송할 data가 포함된 파형을 생성하는 main driver;
    상기 main driver와 병렬로 연결되어 상기 main driver가 생성하는 파형을 조정하기 위하여, feed-forward equalizing을 위한 amplitude와 crosstalk cancellation을 위한 amplitude를 합하여 반영한 파형을 생성하는 FFE driver block;를 포함하여 구성되며,
    feed-forward equalizing을 위한 amplitude와 crosstalk cancellation을 위한 amplitude를 합산하여 반영되는 coefficient를 출력하는 encoder;
    상기 encoder가 출력하는 coefficient에 따라 상기 FFE driver block의 각 FFE driver를 제어하는 pulse를 생성하는 pulse generator를 어레이로 구비하는 pulse generator block;을 더 포함하며,
    상기 encoder는,
    channel을 통해 전송할 data의 transition type에 따라 정해지는 양과 인접 채널들로부터의 예상 crosstalk에 따라 정해지는 보상량을 합산한 것에 기초하여 상기 coefficient를 결정하는,
    트랜스미터.
  8. 청구항 6에 있어서,
    상기 pulse generator 가 생성하는 pulse에서,
    상기 FFE driver block의 transitor들을 ON시키는 펄스폭(pulse width)은 fractional UI에 해당하는 것을 특징으로 하는,
    트랜스미터.
  9. 적어도 feed-forward equalizing과 crosstalk cancellation을 수행하는 트랜스미터에 있어서,
    전송할 data가 포함된 파형을 생성하는 main driver;
    상기 main driver와 병렬로 연결되어 상기 main driver가 생성하는 파형을 조정하기 위하여, feed-forward equalizing을 위한 amplitude와 crosstalk cancellation을 위한 amplitude를 합하여 반영한 파형을 생성하는 FFE driver block;를 포함하여 구성되며,
    상기 transition type이 rise이면 상기 FFE driver block에 구성된 pull-up transitor들을 구동시키고, 상기 transition type이 fall이면 상기 FFE driver block에 구성된 pull-down transitor들을 구동시키되,
    상기 pull-up transitor들에 의한 pull-up의 크기 또는 상기 pull-down transitor들에 의한 pull-down의 크기는, 상기 crosstalk에 따라 가감되어 구동되는 것을 특징으로 하는,
    트랜스미터.
  10. 청구항 9에 있어서,
    상기 main driver는 current source를 가진 inverter로 구현되며,
    상기 FFE driver block의 pull-up transitor들은 일단이 상기 main driver의 출력에 접속된 PMOS transistor들로 구성되고, 상기 FFE driver block의 각 pull-down transitor는 일단이 상기 main driver의 출력에 접속된 NPMOS transistor들로 구성되는,
    트랜스미터.
  11. 삭제
  12. 삭제
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240221609A1 (en) * 2022-12-29 2024-07-04 Microsoft Technology Licensing, Llc Electrical crosstalk compensation for scanned laser display

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070274379A1 (en) * 2006-05-23 2007-11-29 Magesh Valliappan Crosstalk emission management
US20160036470A1 (en) * 2014-07-30 2016-02-04 Intel Corporation Method and apparatus for signal edge boosting

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7292629B2 (en) * 2002-07-12 2007-11-06 Rambus Inc. Selectable-tap equalizer
US7308048B2 (en) * 2004-03-09 2007-12-11 Rambus Inc. System and method for selecting optimal data transition types for clock and data recovery
DE102010004178A1 (de) * 2010-01-07 2011-07-14 Broadband United GmbH, 93047 Vorrichtung und Verfahren zur Kompensation und Identifikation von Nebensprechen

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070274379A1 (en) * 2006-05-23 2007-11-29 Magesh Valliappan Crosstalk emission management
US20160036470A1 (en) * 2014-07-30 2016-02-04 Intel Corporation Method and apparatus for signal edge boosting

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