JP3409709B2 - 復調装置 - Google Patents
復調装置Info
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- JP3409709B2 JP3409709B2 JP27730898A JP27730898A JP3409709B2 JP 3409709 B2 JP3409709 B2 JP 3409709B2 JP 27730898 A JP27730898 A JP 27730898A JP 27730898 A JP27730898 A JP 27730898A JP 3409709 B2 JP3409709 B2 JP 3409709B2
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Description
【０００１】
【発明の属する技術分野】本発明はバースト状に多値直
交変調（多値直交振幅変調）された受信信号を復調する
復調装置に関して、特に復調装置のクロック再生方式に
関する。
交変調（多値直交振幅変調）された受信信号を復調する
復調装置に関して、特に復調装置のクロック再生方式に
関する。
【０００２】
【従来の技術】従来のクロック再生回路を用いた復調装
置のブロック図を図６に示す。本図において、復調回路
１１、レベル検出回路１３、ＤＰＬＬ（デジタルフェー
ズロックループ）制御回路１４、ゲーティング回路１
５、ＤＰＬＬ回路１６、Ｄ−ＦＦ（Ｄ型フリップフロッ
プ）１７により構成される。
置のブロック図を図６に示す。本図において、復調回路
１１、レベル検出回路１３、ＤＰＬＬ（デジタルフェー
ズロックループ）制御回路１４、ゲーティング回路１
５、ＤＰＬＬ回路１６、Ｄ−ＦＦ（Ｄ型フリップフロッ
プ）１７により構成される。
【０００３】図６を用いて本従来の復調装置の構成を簡
単に説明する。入力端子１より入力した中間周波変調信
号は、復調回路１１にてＩｃｈ、Ｑｃｈの２系列のベー
スバンド信号に復調される。これら２系列のベースバン
ド信号のうちどちらかのベースバンド信号（本図ではＱ
ｃｈ）がゲーティング回路１５に供給される。
単に説明する。入力端子１より入力した中間周波変調信
号は、復調回路１１にてＩｃｈ、Ｑｃｈの２系列のベー
スバンド信号に復調される。これら２系列のベースバン
ド信号のうちどちらかのベースバンド信号（本図ではＱ
ｃｈ）がゲーティング回路１５に供給される。
【０００４】レベル検出回路１３は入力レベルを監視し
て、バーストの先頭を検出する。ＤＰＬＬ制御回路１４
は、レベル検出回路１３にて検出したバーストの先頭情
報を用いて、プリアンブル継続時間はゲーティング回路
１５のゲートを開きそれ以外ではゲートを閉じるよう動
作する。また、ＤＰＬＬ回路１６は、ＤＰＬＬ制御回路
１４からの出力を入力し、バーストの先頭でＤＰＬＬを
リセットし、プリアンブル継続時間を用いてクロック位
相の追跡を行い、プリアンブル終了時のクロック位相を
保持する。
て、バーストの先頭を検出する。ＤＰＬＬ制御回路１４
は、レベル検出回路１３にて検出したバーストの先頭情
報を用いて、プリアンブル継続時間はゲーティング回路
１５のゲートを開きそれ以外ではゲートを閉じるよう動
作する。また、ＤＰＬＬ回路１６は、ＤＰＬＬ制御回路
１４からの出力を入力し、バーストの先頭でＤＰＬＬを
リセットし、プリアンブル継続時間を用いてクロック位
相の追跡を行い、プリアンブル終了時のクロック位相を
保持する。
【０００５】Ｄ−ＦＦ１７は、ＤＰＬＬ回路１６にて再
生したクロックを用いて復調ベースバンド信号をサンプ
リングする。
生したクロックを用いて復調ベースバンド信号をサンプ
リングする。
【０００６】次に、バースト変調方式のクロック再生に
関して簡単に説明する。バースト変調方式では、バース
ト毎にクロックタイミングが異なるため、以前のバース
トより抽出したクロック成分は無意味となるため、バー
スト毎に受信バースト信号より復調のためのクロック成
分を高速に抽出する必要がある。
関して簡単に説明する。バースト変調方式では、バース
ト毎にクロックタイミングが異なるため、以前のバース
トより抽出したクロック成分は無意味となるため、バー
スト毎に受信バースト信号より復調のためのクロック成
分を高速に抽出する必要がある。
【０００７】そのため、バースト信号は通常図７に示す
ようなフレーム構成を持ち、フレーム内にはプリアンブ
ルと呼ばれるクロック再生パタンが含まれる。プリアン
ブルとしてはクロックを最も抽出しやすいビットパタン
が選択され、例えばプリアンブル部ベースバンド信号の
値が“１０１０…”となる交番符号を用いる。交番符号
を復調したベースバンド信号は変調速度（ＢＡＵＤレー
ト）の半分の周波数のＣＷ信号となる。そこで復調ベー
スバンド信号をゲーティングしてプリアンブル部分のみ
を取り出し周波数成分を抽出して処理すれば、各バース
ト固有のクロック周波数成分を抜き出すことができる。
ようなフレーム構成を持ち、フレーム内にはプリアンブ
ルと呼ばれるクロック再生パタンが含まれる。プリアン
ブルとしてはクロックを最も抽出しやすいビットパタン
が選択され、例えばプリアンブル部ベースバンド信号の
値が“１０１０…”となる交番符号を用いる。交番符号
を復調したベースバンド信号は変調速度（ＢＡＵＤレー
ト）の半分の周波数のＣＷ信号となる。そこで復調ベー
スバンド信号をゲーティングしてプリアンブル部分のみ
を取り出し周波数成分を抽出して処理すれば、各バース
ト固有のクロック周波数成分を抜き出すことができる。
【０００８】以上説明した従来の復調装置の構成は、例
えば、特開平９−８８５８号公報に記載されている。
えば、特開平９−８８５８号公報に記載されている。
【０００９】
【発明が解決しようとする課題】以上説明した従来の復
調装置は、ＤＰＬＬ回路１６への比較信号はＩｃｈまた
はＱｃｈのどちらかの信号を使うため、両チャネル間の
干渉等のハード不完全性により図８（ａ）、（ｂ）の復
調ベースバンド信号の波形の如く復調ベースバンド信号
のプリアンブル部分が理想波形から歪んだ形となる。
調装置は、ＤＰＬＬ回路１６への比較信号はＩｃｈまた
はＱｃｈのどちらかの信号を使うため、両チャネル間の
干渉等のハード不完全性により図８（ａ）、（ｂ）の復
調ベースバンド信号の波形の如く復調ベースバンド信号
のプリアンブル部分が理想波形から歪んだ形となる。
【００１０】つまりＩｃｈ又はＱｃｈのどちらか一方の
波形を見た場合、立ち上がりの０クロス点は理想点より
誤差を持ち、シンボル毎に前後している。立ち下がりの
０クロス点を見た場合も同様であり、シンボル毎に前後
する。これら０クロス点を基準としてクロックの位相検
出を行った場合、ＤＰＬＬによる再生クロックは０クロ
ス点の誤差分だけの位相誤差が発生する。
波形を見た場合、立ち上がりの０クロス点は理想点より
誤差を持ち、シンボル毎に前後している。立ち下がりの
０クロス点を見た場合も同様であり、シンボル毎に前後
する。これら０クロス点を基準としてクロックの位相検
出を行った場合、ＤＰＬＬによる再生クロックは０クロ
ス点の誤差分だけの位相誤差が発生する。
【００１１】つまり図６に示す従来の復調装置では、ハ
ードの不完全性に起因する再生クロックの位相誤差が発
生し易いためビット誤り率の劣化をもたらすという問題
を有していた。
ードの不完全性に起因する再生クロックの位相誤差が発
生し易いためビット誤り率の劣化をもたらすという問題
を有していた。
【００１２】以上説明したように、本発明の目的は上述
した従来の復調装置の問題を解決して再生クロックの位
相誤差をなくし理想的なビット誤り率が得られる復調装
置を提供することにある。
した従来の復調装置の問題を解決して再生クロックの位
相誤差をなくし理想的なビット誤り率が得られる復調装
置を提供することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するため
本発明の復調装置は、バースト変調された入力信号を直
交する２系列のベースバンド信号に復調する復調手段
と、前記２系列のベースバンド信号の出力電圧をアナロ
グ加算するアナログ加算手段と、前記入力信号のレベル
を監視し前記バースト変調の有無を検出するレベル検出
手段と、前記レベル検出手段の出力に基づき所定の時間
だけ前記アナログ加算手段の出力のクロック信号の位相
に同期した出力を得る位相同期手段とからなることを特
徴とする。
本発明の復調装置は、バースト変調された入力信号を直
交する２系列のベースバンド信号に復調する復調手段
と、前記２系列のベースバンド信号の出力電圧をアナロ
グ加算するアナログ加算手段と、前記入力信号のレベル
を監視し前記バースト変調の有無を検出するレベル検出
手段と、前記レベル検出手段の出力に基づき所定の時間
だけ前記アナログ加算手段の出力のクロック信号の位相
に同期した出力を得る位相同期手段とからなることを特
徴とする。
【００１４】本発明ではクロック再生用ＤＰＬＬ回路に
入力する復調ベースバンド信号として、直交するＩｃｈ
とＱｃｈの信号をアナログ加算した信号を用いる。従来
の片チャネルのみを使用したクロック再生方式と比較し
て、チャネル間の干渉成分や雑音成分が圧縮され、その
結果再生クロックの位相誤差が減少する効果を有する。
この結果、位相誤差の低減を図った復調装置を提供す
る。
入力する復調ベースバンド信号として、直交するＩｃｈ
とＱｃｈの信号をアナログ加算した信号を用いる。従来
の片チャネルのみを使用したクロック再生方式と比較し
て、チャネル間の干渉成分や雑音成分が圧縮され、その
結果再生クロックの位相誤差が減少する効果を有する。
この結果、位相誤差の低減を図った復調装置を提供す
る。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１６】本発明を用いた復調装置のブロック図を図
１に示す。
１に示す。
【００１７】本発明の復調装置は、復調回路１１、アナ
ログ加算回路１２、レベル検出回路１３、ＤＰＬＬ制御
回路１４、ゲーティング回路１５、ＤＰＬＬ回路１６、
Ｄ型フリップフロップ（Ｄ−ＦＦ）１７により構成され
る。
ログ加算回路１２、レベル検出回路１３、ＤＰＬＬ制御
回路１４、ゲーティング回路１５、ＤＰＬＬ回路１６、
Ｄ型フリップフロップ（Ｄ−ＦＦ）１７により構成され
る。
【００１８】図１を用いて本発明の復調装置の構成を簡
単に説明する。入力端子１より入力した中間周波変調信
号（直交変調信号、例えばＱＰＳＫ、１６ＱＡＭ、６４
ＱＡＭ等）は、復調回路１１にてＩｃｈ、Ｑｃｈの２系
列のベースバンド信号に復調される。２系列のベースバ
ンド信号はアナログ加算回路１２にて合成され、その後
ゲーティング回路１５に供給される。
単に説明する。入力端子１より入力した中間周波変調信
号（直交変調信号、例えばＱＰＳＫ、１６ＱＡＭ、６４
ＱＡＭ等）は、復調回路１１にてＩｃｈ、Ｑｃｈの２系
列のベースバンド信号に復調される。２系列のベースバ
ンド信号はアナログ加算回路１２にて合成され、その後
ゲーティング回路１５に供給される。
【００１９】アナログ加算回路１２は、２系列のベース
バンド信号の電圧を加算する回路であり、例えば、オペ
アンプを用いた電圧加算回路で容易に構成できる。
バンド信号の電圧を加算する回路であり、例えば、オペ
アンプを用いた電圧加算回路で容易に構成できる。
【００２０】レベル検出回路１３は入力レベルを監視し
て、バーストの先頭を検出する。
て、バーストの先頭を検出する。
【００２１】ＤＰＬＬ制御回路１４は、レベル検出回路
１３にて検出したバーストの先頭情報を用いて、プリア
ンブル継続時間はゲーティング回路１５のゲートを開き
それ以外ではゲートを閉じるよう動作する。
１３にて検出したバーストの先頭情報を用いて、プリア
ンブル継続時間はゲーティング回路１５のゲートを開き
それ以外ではゲートを閉じるよう動作する。
【００２２】ＤＰＬＬ回路１６は、ＤＰＬＬ制御回路１
４からの情報で、バーストの先頭でＤＰＬＬをリセット
し、プリアンブル継続時間を用いてクロック位相の追跡
を行い、プリアンブル終了時のクロック位相を保持す
る。
４からの情報で、バーストの先頭でＤＰＬＬをリセット
し、プリアンブル継続時間を用いてクロック位相の追跡
を行い、プリアンブル終了時のクロック位相を保持す
る。
【００２３】Ｄ−ＦＦ１７では、ＤＰＬＬ回路１６にて
再生したクロックを用いて復調ベースバンド信号をサン
プリングする。
再生したクロックを用いて復調ベースバンド信号をサン
プリングする。
【００２４】バースト変調信号自体は前述した図７と同
一のフレーム構成をしているので詳細の説明は省略す
る。
一のフレーム構成をしているので詳細の説明は省略す
る。
【００２５】次に図２のＤＰＬＬ回路１６の構成を示す
ブロック図を用いＤＰＬＬ回路１６の説明を行う。逓倍
クロック源２１は変調速度の逓倍成分で発振し、位相シ
フト回路２４により変調速度の周波数（ＤＰＬＬ再生ク
ロック信号）に分周され、更に２分周回路２３により変
調速度の半分の周波数（ＤＰＬＬ比較用信号）に分周さ
れる。ＤＰＬＬ比較用信号はポート１０１から入力する
プリアンブル部のベースバンド信号と同じ周波数成分で
あるので、位相比較回路２２で両信号の位相を比較する
ことにより位相誤差を検出することができる。位相シフ
ト回路２４は逓倍クロック源を入力としているため、検
出した位相誤差に基づき逓倍クロック源の波数を調整す
ることにより分周クロックの位相をシフトすることがで
きる。
ブロック図を用いＤＰＬＬ回路１６の説明を行う。逓倍
クロック源２１は変調速度の逓倍成分で発振し、位相シ
フト回路２４により変調速度の周波数（ＤＰＬＬ再生ク
ロック信号）に分周され、更に２分周回路２３により変
調速度の半分の周波数（ＤＰＬＬ比較用信号）に分周さ
れる。ＤＰＬＬ比較用信号はポート１０１から入力する
プリアンブル部のベースバンド信号と同じ周波数成分で
あるので、位相比較回路２２で両信号の位相を比較する
ことにより位相誤差を検出することができる。位相シフ
ト回路２４は逓倍クロック源を入力としているため、検
出した位相誤差に基づき逓倍クロック源の波数を調整す
ることにより分周クロックの位相をシフトすることがで
きる。
【００２６】以上のＤＰＬＬ回路の動作を図３のタイム
チャートを用いて説明する。
チャートを用いて説明する。
【００２７】図３（ａ）は復調ベースバンド信号のプリ
アンブル部分の波形で、これを２値に識別した波形が図
３（ｂ）となる。図３（ｃ）は逓倍クロック源の波形を
示しており、再生クロック信号の８倍の周波数である。
アンブル部分の波形で、これを２値に識別した波形が図
３（ｂ）となる。図３（ｃ）は逓倍クロック源の波形を
示しており、再生クロック信号の８倍の周波数である。
【００２８】最初にＤＰＬＬ再生クロックの初期値が位
相遅れの場合を説明する。図３（ｅ）はＤＰＬＬ比較用
信号でありプリアンブル識別信号と同一周波数である。
図３（ｂ）と図３（ｅ）を比較すれば両者の間に位相差
が存在し、検出回路により位相遅れ状態であることが分
かる。この場合図３（ｄ）のＤＰＬＬ内部信号の波数を
増やすことによりＤＰＬＬ比較用信号の位相を進めるこ
とができる。そして、図３（ｂ）と図３（ｅ）の位相が
揃うまで以上の操作が繰り返される。
相遅れの場合を説明する。図３（ｅ）はＤＰＬＬ比較用
信号でありプリアンブル識別信号と同一周波数である。
図３（ｂ）と図３（ｅ）を比較すれば両者の間に位相差
が存在し、検出回路により位相遅れ状態であることが分
かる。この場合図３（ｄ）のＤＰＬＬ内部信号の波数を
増やすことによりＤＰＬＬ比較用信号の位相を進めるこ
とができる。そして、図３（ｂ）と図３（ｅ）の位相が
揃うまで以上の操作が繰り返される。
【００２９】この結果、図３（ｆ）のＤＰＬＬ再生クロ
ック信号は復調ベースバンド信号の最適点（復調ベース
バンド信号の変化点と変化点の中間）でサンプリングす
ることができる。
ック信号は復調ベースバンド信号の最適点（復調ベース
バンド信号の変化点と変化点の中間）でサンプリングす
ることができる。
【００３０】以上はＤＰＬＬ再生クロックの初期値が位
相遅れについて説明したが、同様にＤＰＬＬ再生クロッ
クの初期値が位相進みの場合については図３（ｇ）、
（ｈ）、（ｊ）に示す様に動作する。
相遅れについて説明したが、同様にＤＰＬＬ再生クロッ
クの初期値が位相進みの場合については図３（ｇ）、
（ｈ）、（ｊ）に示す様に動作する。
【００３１】以上の説明はＤＰＬＬ回路が理想状態にお
ける動作であるが、現実のハードウェアの不完全性を考
慮した場合の復調装置の動作について以下に説明する。
ける動作であるが、現実のハードウェアの不完全性を考
慮した場合の復調装置の動作について以下に説明する。
【００３２】復調器出力で観測されるＩｃｈ、Ｑｃｈ復
調ベースバンド信号のプリアンブル部分の理想波形を図
４（ａ）、（ｂ）に、また両信号をアナログ加算したア
ナログ加算回路１２の出力波形を図４（ｃ）に示す。
調ベースバンド信号のプリアンブル部分の理想波形を図
４（ａ）、（ｂ）に、また両信号をアナログ加算したア
ナログ加算回路１２の出力波形を図４（ｃ）に示す。
【００３３】また実際のハードウェアの不完全性を考慮
した場合の同一場所で観測した出力波形を図８（ａ）、
（ｂ）、（ｃ）に示す。
した場合の同一場所で観測した出力波形を図８（ａ）、
（ｂ）、（ｃ）に示す。
【００３４】図４（ａ）、（ｂ）の両波形はサイン波形
を模式した理想波形であるため、振幅が０となる点（０
クロス点）は立ち上がりと立ち下がりで均等に分布す
る。そして、両波形をアナログ加算した図４（ｃ）もま
た理想的なサイン波形となることが示されている。
を模式した理想波形であるため、振幅が０となる点（０
クロス点）は立ち上がりと立ち下がりで均等に分布す
る。そして、両波形をアナログ加算した図４（ｃ）もま
た理想的なサイン波形となることが示されている。
【００３５】一方、従来技術で説明したように、Ｉｃ
ｈ、Ｑｃｈの直交チャネル間の干渉等が発生してハード
不完全性が発生して図８（ａ）、（ｂ）の如く理想波形
から歪んだ形となる。つまりＩｃｈ又はＱｃｈのどちら
か一方の波形を見た場合、立ち上がりの０クロス点は理
想点より誤差を持ち、シンボル毎に前後している。立ち
下がりの０クロス点を見た場合も同様であり、シンボル
毎に前後する。これら０クロス点を基準としてクロック
の位相検出を行った場合、ＤＰＬＬによる再生クロック
は０クロス点の誤差分だけの位相誤差が発生する。この
位相誤差については既に、従来の復調装置において説明
したとおりである。
ｈ、Ｑｃｈの直交チャネル間の干渉等が発生してハード
不完全性が発生して図８（ａ）、（ｂ）の如く理想波形
から歪んだ形となる。つまりＩｃｈ又はＱｃｈのどちら
か一方の波形を見た場合、立ち上がりの０クロス点は理
想点より誤差を持ち、シンボル毎に前後している。立ち
下がりの０クロス点を見た場合も同様であり、シンボル
毎に前後する。これら０クロス点を基準としてクロック
の位相検出を行った場合、ＤＰＬＬによる再生クロック
は０クロス点の誤差分だけの位相誤差が発生する。この
位相誤差については既に、従来の復調装置において説明
したとおりである。
【００３６】ところが図８（ａ）、（ｂ）に示したＩｃ
ｈ、Ｑｃｈの直交チャネル間の干渉が発生している場合
においても、本発明ではＩｃｈとＱｃｈの復調ベースバ
ンド波形をアナログ加算しているためこの干渉成分を相
殺することができる。このアナログ加算結果の波形を図
８（ｃ）に示す。図８（ｃ）から明らかなように干渉成
分が除去され、理想波形に近い形になっていることが示
されている。
ｈ、Ｑｃｈの直交チャネル間の干渉が発生している場合
においても、本発明ではＩｃｈとＱｃｈの復調ベースバ
ンド波形をアナログ加算しているためこの干渉成分を相
殺することができる。このアナログ加算結果の波形を図
８（ｃ）に示す。図８（ｃ）から明らかなように干渉成
分が除去され、理想波形に近い形になっていることが示
されている。
【００３７】本発明は、このアナログ加算後の復調ベー
スバンド波形を用いてクロックの位相検出を行うことに
より、再生クロックの位相誤差を減少させる効果があ
る。
スバンド波形を用いてクロックの位相検出を行うことに
より、再生クロックの位相誤差を減少させる効果があ
る。
【００３８】また、Ｉｃｈ、Ｑｃｈの復調ベースバンド
信号に白色雑音が付加されている状態においても、アナ
ログ加算することにより誤差成分を圧縮することがで
き、その結果再生クロックの位相誤差を減少させること
ができる効果がある。 （他の実施の形態）上記実施の形態では、ゲーティング
回路によりプリアンブル部分のみを抽出してクロック再
生を実施する方法を説明した。この方法ではプリアンブ
ル区間でのみクロック再生を実施し、データ区間では再
生したクロックの位相を保持している。
信号に白色雑音が付加されている状態においても、アナ
ログ加算することにより誤差成分を圧縮することがで
き、その結果再生クロックの位相誤差を減少させること
ができる効果がある。 （他の実施の形態）上記実施の形態では、ゲーティング
回路によりプリアンブル部分のみを抽出してクロック再
生を実施する方法を説明した。この方法ではプリアンブ
ル区間でのみクロック再生を実施し、データ区間では再
生したクロックの位相を保持している。
【００３９】しかしペイロードデータ信号にスクランブ
ルがかかってランダム性が高い場合には、プリアンブル
信号に加えてペイロードデータ信号も含めてクロック再
生を行うこともできる。つまりバーストの先頭でＤＰＬ
Ｌをリセットした後は、プリアンブル区間、データ区間
を通じて次のバーストが到達するまで常時クロック再生
を行い続けることになる。このように本発明の他の実施
の形態は常時クロック再生を行う復調装置に関するもの
であり、そのブロック図を図５に示す。
ルがかかってランダム性が高い場合には、プリアンブル
信号に加えてペイロードデータ信号も含めてクロック再
生を行うこともできる。つまりバーストの先頭でＤＰＬ
Ｌをリセットした後は、プリアンブル区間、データ区間
を通じて次のバーストが到達するまで常時クロック再生
を行い続けることになる。このように本発明の他の実施
の形態は常時クロック再生を行う復調装置に関するもの
であり、そのブロック図を図５に示す。
【００４０】図５は、図１の構成と比較するとゲーティ
ング回路１５を削除し、ＤＰＬＬ制御回路１４はゲーテ
ィング回路１５の制御機能を不要とした以外は、図１と
同様である。本構成においてもアナログ加算回路１５を
具備することによりクロックジッタを減少させる効果を
有している。
ング回路１５を削除し、ＤＰＬＬ制御回路１４はゲーテ
ィング回路１５の制御機能を不要とした以外は、図１と
同様である。本構成においてもアナログ加算回路１５を
具備することによりクロックジッタを減少させる効果を
有している。
【００４１】
【発明の効果】以上説明したように、本発明の復調装置
は、クロック再生回路を使用した場合、再生クロックの
位相誤差を小さくする効果がある。復調器においてクロ
ックの位相誤差はビット誤り率の劣化に近づく。即ちク
ロックが最適タイミングで復調ベースバンド信号をサン
プリングしている場合には、サンプリング点はアイダイ
アグラムの収束点となり、その結果ビット誤り率特性は
理論値と一致する。ところがクロックに位相誤差が存在
する場合には、サンプリング点は収束点から外れ、その
結果のビット誤り率特性は理論値より劣化する。
は、クロック再生回路を使用した場合、再生クロックの
位相誤差を小さくする効果がある。復調器においてクロ
ックの位相誤差はビット誤り率の劣化に近づく。即ちク
ロックが最適タイミングで復調ベースバンド信号をサン
プリングしている場合には、サンプリング点はアイダイ
アグラムの収束点となり、その結果ビット誤り率特性は
理論値と一致する。ところがクロックに位相誤差が存在
する場合には、サンプリング点は収束点から外れ、その
結果のビット誤り率特性は理論値より劣化する。
【００４２】本発明の復調装置は、この再生クロックの
位相誤差を減少させ、その結果復調器のビット誤り率特
性を理論値に近づけるという効果を有する。
位相誤差を減少させ、その結果復調器のビット誤り率特
性を理論値に近づけるという効果を有する。
【図１】本発明の実施の形態を示すブロック図である。
【図２】図１のＤＰＬＬ回路１６のブロック図である。
【図３】図２のＤＰＬＬ回路１６の動作を示すタイムチ
ャートである。
ャートである。
【図４】理想的な復調ベースバンド信号の波形を示す図
である。
である。
【図５】本発明の他の実施の形態を示すブロック図であ
る。
る。
【図６】従来の復調装置の構成を示すブロック図であ
る。
る。
【図７】バーストフレーム構成を示す図である。
【図８】実際の復調ベースバンド信号の波形を示す図で
ある。
ある。
１１ 復調回路
１２ アナログ加算回路
１３ レベル検出回路
１４ ＤＰＬＬ制御回路
１５ ゲーティング回路
１６ ＤＰＬＬ回路
１７ Ｄ−ＦＦ回路
２１ 逓倍クロック源
２２ 位相比較回路
２３ ２分周回路
２４ 位相シフト回路
Claims (5)
- 【請求項１】 バースト変調された入力信号を直交する
２系列のベースバンド信号に復調する復調手段と、前記
２系列のベースバンド信号の出力電圧をアナログ加算す
るアナログ加算手段と、前記入力信号のレベルを監視し
前記バースト変調の有無を検出するレベル検出手段と、
前記レベル検出手段の出力に基づき所定の時間だけ前記
アナログ加算手段の出力のクロック信号の位相に同期し
た出力を得る位相同期手段とからなることを特徴とする
復調装置。 - 【請求項２】 前記所定の時間は、前記入力信号のプリ
アンブル部の期間であることを特徴とする請求項１記載
の復調装置。 - 【請求項３】 前記所定の時間は、前記入力信号のプリ
アンブル部とデータ部を合わせた期間であることを特徴
とする請求項１記載の復調装置。 - 【請求項４】 前記位相同期手段は、前記レベル検出手
段の出力を入力しＤＰＬＬ（デジタルフェーズロックル
ープ）回路の動作時間を制御するＤＰＬＬ制御回路と、
前記アナログ加算回路の出力のクロック位相に同期した
出力を得る前記ＤＰＬＬ回路とからなることを特徴とす
る請求項１記載の復調装置。 - 【請求項５】 前記ＤＰＬＬ回路は、変調速度の逓倍成
分の発振周波数を有する逓倍クロック源と、前記逓倍ク
ロック源の出力を変調速度の周波数に分周すると共に位
相誤差に基づき前記逓倍クロック源の波数を調整する位
相シフト回路と、前記位相シフト回路の出力を２分周す
る２分周回路と、前記２分周回路の出力と前記動作時間
を制御されたアナログ加算手段の出力の位相を比較し前
記位相誤差を出力する位相比較回路とから構成されるこ
とを特徴とする請求項４記載の復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27730898A JP3409709B2 (ja) | 1998-09-30 | 1998-09-30 | 復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27730898A JP3409709B2 (ja) | 1998-09-30 | 1998-09-30 | 復調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000115271A JP2000115271A (ja) | 2000-04-21 |
| JP3409709B2 true JP3409709B2 (ja) | 2003-05-26 |
Family
ID=17581740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27730898A Expired - Fee Related JP3409709B2 (ja) | 1998-09-30 | 1998-09-30 | 復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3409709B2 (ja) |
-
1998
- 1998-09-30 JP JP27730898A patent/JP3409709B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000115271A (ja) | 2000-04-21 |
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