SU1200280A1 - Устройство дл умножени - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистр множимого, регистр множител , регистр обратного кода множимого, три блока контрол , блок преобразовани  золотого 1-кода множимого в обратный код, элемент И, табличный умножитель, программный блок управлени  и сз шатор, причем входы пр мого золотого 1-кода множимого, инверсного значени  золотого 1.-кода множимого и пр мого золотого 1-кода множител  устройства соединены соответственно с информационными входа- , ми регистров множимого, обратного кода множимого и множител , выходы Которых соединены соответственно с входами первого, второго и третьего блоков контрол , выходы которых по схеме монтажного ИЛИ соединены с первым входом программного блока управлени  и первым входом элемента И, выход которого соединен с выходом ошибки устройства, входы Пуск и синхронизации которого соединены с вторым и третьим входами программного блока управлени . первый выход которого соединен с вторым входом элемента И, входы разрешени  записи информации регистров множимого, обратного кода множимого и. множител  и блока преобразовани  золотого 1-кода множимого в обратный код соединены с вторым выходом программного блока управлени , третий выход которого соединен с входом разрешени  записи частично нормализованной информации регистра обратного кода множимого, вход, частично нормализованной информации которого соединен с выходом блока преобразовани  золотого 1-кода множимого в обратный код, информационный вход которого сое (Л динен с выходом регистра обратного кода множимого, выходы трех младших разр дов регистра множител  соединены с первыми трем  информационными входами табличного умножител , а вход сдвига соединен с входом разрешени  записи переноса табличного умножител  и четвертьм входом программного блока управлени , четвертый и п тый входы которого соединены соответственно с выходами формировани  конца нормализации и суммировани  сумматора, входы ..разрешени  записи кода множимого, частично нормализованной промежуточной суммы и вход сброса сумматора .соединены соответственно с п тым, шестым и седьмым выходами программного блока управлени , восьмой, дев тый и дес тый выходы которого соединены соответственно с входами разрешени  записи переноса, разрешени  коррекции и разрешени  суммиро

Description

вани  сумматора, отличающее с   тем, что, с целью повышени  быстродействи , в него введены регистр частичного произведени , четвертый блок контрол  и коммутатор причем выход произведени  сумматора соединен с информационным входом регистра частичного произведени , вход разрешени  записи информации которого соединен с седьмым выходом программного блока управлени , одиннадцатый выход которого соединен с входом разрешени  записи сдвинутых переносов сумматора, информационный вход которого соединен с выходом коммутатора, первый информационный вход которого соединен с шиной логического нул  устройства, второй, третий, четвертый и п тый информационные входы коммутатора соединены с выходом регистра множимого, выход ре200280

гистра частичного произведени  соединен с входом четвертого блока контрол  и шестым информационным входом.. коммутатора, седьмой и восьмой информационные входы которого соединены- с выходом регистра обратного кода множимого, выход четвертого младшего разр да регистра множител  соединен с четвертым информационньм входом табличного умножител , выход адреса канала которого соединен с управл ющим входом коммутатора, а выходы формировани  каналов с адресами 110 или 111 и канала с адресом 111 соединены соответственно с восьмыми дев тым входами программно-.го блока управлени , второй, двенадцатый и четвертый выходы которого соединены соответственно с входами блокировки и сдвига табличного умножител  и входом сдвига сумматора.

Изобретение относитс  к вычислительной технике, предназначено дл  умножени  многоразр дных золотых 1-кодов, позвол ет умножать как целое , так и дробные числа за счет умножени  множимого одновременно на четыре разр да множител , и может быть использовано в отказоустойчивых процессорах обработки данных.

Цель изобретени  - повьшение быстродействи .

На фиг. 1 представлена схема устройстваJ на фиг. 2 - граф состо ний и переходов блока программного управлени J на фиг. 3 - один из вариантов реализации схемы табличного умножител .

Устройство дл  умножени  (фиг. 1) содержит входы 1-6 устройства, регистр 7 множимого, регистр 8 частичного произведени , регистр 9 обратного кода множимого, регистр 10 множител , блоки 11-14 контрол , блок 15 преобразовани  золотого 1-кода множимого в обратный код, элемент И 16, коммутатор 17, табличный умножитель 18, сумматор 19, программны блок 20 управлени , выход 21 произведени  устройства, выход 22 ошибки сумматора устройства, выход 23 ошибки устройства, выходы 24-35 программного блока управлени  устройства.

На графе состо ний и переходов программного блока управлени  (фиг. 2) изображены состо ни  автомата управлени  СЗ , J 0,1,..., и функции ijj переходов из состо ни  Cj в состо ние CJ.

Табличный умножитель 18 (фиг. 3) может в частном случае содержать неполный дешифратор 36, элемент .ИЛИ-НЕ 37, элементы ИЛИ 38-41, триггер 42, группу элементов И 43, шифратор 44.

Регистр 7 множимого предназначен дл  хранени  золотого 1-кода множимого , регистр 8 - дл  хранени  частичного произведени  ( oi +1).А, где А - код множимого, регистр 9 дл  хранени  обратного кода произведени  oi, А, регистр 10 множимого 10-дл  хранени и сдвига на четыре разр да золотого 1-кода множител .

Блоки контрол  11-14 предназначены дл  контрол  регистров 7-10 на нормальность хранимой информации, г.е. отсутствие единиц в двух соредних разр дах золотого 1-кода.

Блок 15 преобразовани  предназначен дл  образовани  обратного золотого 1-кода произведени  Л, А, элемент И 16 - дл  управлени  шиной выходов блоков контрол  11-14, коммутатор 17 - дл  управлени  пропуском соответствующих частичных произведечий на сумматор, табличньй умножитель 18 - дл  управлени  коммутатором 17 в зависимости от значений анализируемых разр дов множител .

Сумматор 19 предназначен Дл  сложени  очередных частичных произведений с текущей суммой частичны произведений по правилам золотой 1-системы счислени , программный блок 20 управлени  - дл  управлени  работой устройства.

Устройство работает следующим образом.

Рассмотрим случай умножени  пр мых h -разр дных золотых 1-кодов причем будем считать, что знак произведени  формируетс  отдельно, а число информационных разр дов ( -1) кратно четырем.

Перед началом умножени  про- ,. граммный блок управлени  находитс  в состо нии C0( пуск).

Дл  выполнени  умножени  на входы устройства подаетс  следующа  информаци : на вход 1 - О, на вход 2 - пр мой золотой 1-код множимого, на вход 3 - инверсное значение сдвинутого на один разр д влево золотого 1-кода множимого, на вход 4 - пр мой золотой 1-код множител , на вход 5 - сигнал Пуск на вход 6 - сери  синхроимпульсов ГО, по которой тактируютс  переходы программного блока управлени  из одного состо ни  в другое.

По сигналу Пуск программный блок управлени  переходит в состо ние Cl(f|j, пуск), в котором на выходе 24 вырабатываетс  управл ющий сигнал YCX С 1 . По переднему фронту этого сигнала осуществл етс  запись информации в регистрах 7, 10.

Дл  получени  правильного результата умножени  регистры 7-9, блоки 11-13 контрол , блок 15 преобразовани , коммутатор 17 и сумматор 19 имеют четыре дополнительных старших разр да Кроме того, регистр 9 имеет два вспомогательных младших разр да, причем

последние не  вл ютс  информационными и используютс  только дл  повышени  точности образовани  обратного кода произведени  «, А. При записи в регистр 9 они устанавливаютс  в единицу.,

Образование обратного золотого 1-кода произведени  Л А осуществл етс  блоком 15 преобразовани 

0 по известному алгоритму. По управ .л ющему сигналу VC2 & ГО поступающему на вход 25, осуществл етс  запись частично нормализованного обратного 1-кода произведени  с, А

5 в регистр 9. После окончани  нормализации кода в регистре 9 с выходов блоков контрол  на вход блока управлени  поступает сигнал окончани  нормализации К„(,рм,° которому

0 автомат управлени  переходитв состо ние С2, (4 К i

V-IZ 11 ЧОрМ I

При переходе программного блока управлени  в состо ние С2 в блоке . 5 управлени  на выходе 29 формируетс 

сигнал СЗ COvcT открывающий, элемент И 16, через который сигналы об ошибках из блоков 11-14 контрол  поступают на выход 23 устройства. Блоки 11-14 контрол  реализуют функцию ошибки

Л)(., J

где OIJ - значение i -го разр да

регистра. Далее осуществл етс  образование частичного произведени  ( otf -ь1)А. Дл  этого в состо нии CJ сигнал YCf Cf с выхода 24 поступает в

табличный умножитель 18. По этому сигналу блокировки на его выходе образуетс  адрес коммутатора, соответствующий пропуску через коммутатор на вход сумматора 1-кода множимого . При переходе программного блока управлени  в состо ние С2 на выходе 30 образуетс  YC4 C2vC3VC7,no переднему фронту которого осуществл етс  запись информации с выхода коммутатора в регистр переносов сумматора. Далее в состо нии С2 на выходе 28 образуетс  сигнал YC5 С2 J поступающий в табличный умножитель 18 и образующий на выходе блока адрес коммутатора , соответствующий пропуску через коммутатор множимого, сдвинутого влево на два разр да.j . При переходе программного блока управлени  в состо ние C3() на выходе 31 образуетс  сигнал yC6--C3vc4. По сигналам К-V и VC6 в состо нии СЗ осуществл етс  запись кода «i А с выхода коммутатора в регистр переносов и запись кода множимого с регистра переносов в регистр суммы через полусумматор. Далее в сумматоре осуществл етс  сложение содержимых регистра суммы и регистра переносов по правилам золотой 1-системы счислени  в соответствии с известным алгоритмом Все образовавшиес  при этом переносы из t -го в (1-2)-й разр д записыва ютс  в регистр переносов по сигналу УСТ С4 на выходе 32 при переходе программного блока управлени  в состо ние С4(). Сигналы записи VCB CS-TO частично нормализованной промежуточной суммы формируютс  на выходе 33 программного блока 20 управлени  пр -, его переходе в состо ние С 5 нал об окончании нормализации 1-код вырабатываетс  на выходе сумматора 19 и поступает на вход блока 20. По этому сигналу программный блок управлени  снова переходит в состо  ние С4 дл  образовани  очередной промежуточной суммы и т.д. V ts SS HOpM cffi Процесс сложени  1-кодов в сумматоре 19 контролируетс . Сигнал об ошибке сумматора поступает на выход 22 устройства. Процесс сложен промежуточных сумм с промежуточными переносами продолжаетс  до тех пор, пока все промежуточные переносы не станут равны О, т.е. на выходе сумматора 19 вырабатываетс  сигнал П4 г конца суммировани  ц . д рксГП см .,., I. J ПО которому завершаетс  процесх: формировани  произведени  ()А. Программный блок управлени  переходит в состо ние С б{155 к нррд, X KKg()) в котором на выходе 2Ь вырабатываетс  сигнал VC9 Сб , по которому произведение ( oi +1) А записываетс  в регистр , а регистр суммы cywtaTopa устанавливаетс  в нуль Затем начинаетс  процесс умножени  множимого на тетрады разр дов множител , начина  с младших разр дов. Программный блок управлени  переходит в состо ние CI(f 7 котором вырабатываетс  сигнал :(С4 , и через коммутатор 17 в сумматор записываетс  соответтствующее частичное произведение. Управление коммутатором осуществл етс  с помощью табличного умножени  18, который в соответствии с анализируемой тетрадой разр дов множител  и значением переноса из предьщущей тетрады формирует адрес требуемого канала коммутатора. Функции табличного умножител  18 иллюстрируютс  таблицей. Каждое из 13 возможных значений тетрады преобразуетс  в трехразр дный адрес, по которому выбираетс  соответствующий канал коммутатора. По сигналу на входе 27 в табличный умножитель записываетс  новое значение переноса. На выходах таблично го умножител  Формируютс  сигналы при выборе каналов с адресами 110 л л или 111 либо сигналы при выборе канала с адресом 111. Если очередное частичное произведение имеет вид 0001-А, то на вход сумматора через коммутатор поступает содержимое регистра 9, равное 0010А, со сдвигом на разр д вправо, причем старший освободившийс  после сдвига разр д заполн етс  нулем и, кроме этого, к сумме добавл етс  корректирующий код вида 001. Дл  вьтолнени  такой коррекции иа выходе ЗА формируетс  управл ющий сигнал JfCIO СГ D 1 } программного блока. Если очередное частичное произ- ведение  вл етс  обратным золотовым 1-кодом, то на выходе 35 блока 20 управлени  вырабатываетс  сигнал ) 1П). По этому сигналу при сложении 1-кодов в сумматоре в младший разр д промежуточной суммы прибавл етс  единица. При нахождении программного блока управлени  в состо нии С7 фор-, мируетс  сигнал С12 СТ, по которому к счетчику тактов программного блока 2D правлени  прибавл етс  единица. Если содержимое счетчика тактов К+1,. к.(пи)/4; 1 - разр дность множител , то программный блок управлени  после завершейи  работы сумматора переходи в состо ние С8 . ( 58()-(Сг,1М-1,-К„,р), На выходе 27 вьфабатываетс  сигнал , по которому осзодествл  етс  сдйиг регистра множител  и регистра суммы на четыре разр да в сторону младших разр дов и запись Нового значени  переноса в табличны умножитель 18. В процессе умножени  может оказатьс , что в регистре, суммы сумматора 19 при сдвиге будет находитьс  дополнительный золотрй 1-код текущей суммы частичных произве- дений.

0000 0001 0010 0100 0101 1000 1001 1010 0000 0010 0100 1000 1010

о о о о о о 1 1

000

001

0101

011

101

100

110

111

о о о 1 1

001 011 101 110 000 80 8 золотых По свойству золотых 1-кодов при сдвиге дополнительного золотого 1-кода на четыре разр да в сторону младших разр дов освободившиес  после сдвига разр ды заполн ютс  кодом вида 1010, Затем автомат управлени  переходит в состо ние С7 и начинаетс  умножение на новую тетраду разр дов множител  (t аг ) Если содержимое счетчика тактов оказываетс  равным if+if то программный блок управлени  из состо ни  С 5 переходит в состо ние СО ( f ур « (6 - км). к см К«ор« ) , .РоЦесс умножени  заканчиваетс  и в сумматоре 19 находитс  золотой 1-код произведени .

f2

Irm

Ш1

f

i.

Г r

zs

127

г

.S

1

.

уф

.1

Л/

.2

27

l 28

J L

/7

2U

Фи&. 3

Claims (1)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее регистр множимого, регистр множителя, регистр обратного кода множимого, три блока контроля, блок преобразования ’’золотого 1-кода множимого в обратный код, элемент И, табличный умножитель, программный блок' управления и сумматор, причем входы прямого золотого 1-кода множимого, 'Инверсного значения золотого 1-кода множимого и прямого золотого 1-кода множителя устройства соединены соответственно с информационными входа- , ми регистров множимого, обратного кода множимого и множителя, выходы которых соединены соответственно с входами первого, второго и третьего блоков контроля, выходы которых по схеме монтажного ИЛИ соединены с первым входом программного блока управления и первым входом элемента И, выход которого соединен с выходом ошибки устройства, входы Пуск и синхронизации которого соединены с вторым и третьим входами программного блока управления, первый выход которого соединен с вторым входом элемента И, входы разрешения записи информации регистров множимого, обратного кода множимого и. множителя и блока преобразования золотого 1-кода множимого в обратный код соединены с вторым выходом программного блока управления, третий выход которого соединен с входом разрешения записи частично нормализованной информации регистра обратного кода множимого, вход, частично нормализованной информации которого соединен с выходом блока преобразования золотого

   1-кода множимого в обратный код, информационный вход которого соединен с выходом регистра обратного кода множимого, выходы трех младших разрядов регистра множителя соединены с первыми тремя информационными входами табличного умножителя, а вход сдвига соединен с входом разрешения записи переноса табличного умножителя и четвертьм входом программного блока управления, четвертый и пятый входы которого соединены соответственно с выходами формирования конца нормализации и суммирования сумматора, входы ..разрешения записи кода множимого, частично нормализованной промежуточной суммы и вход сброса сумматора соединены соответственно с пятым, шестым и седьмым выходами программного блока управления, восьмой, девятый и десятый выходы которого соединены соответственно с входами разрешения записи переноса, разрешения коррекции и разрешения суммиро-

   SU ,.„1200280 >

   вания сумматора, отличающееся тем, что, с целью повышения быстродействия, в него введены регистр частичного произведения, четвертый блок контроля и коммутатор, причем выход произведения сумматора соединен с информационным входом регистра частичного произведения, вход разрешения записи информации которого соединен с седьмым выходом программного блока управления, одиннадцатый выход которого соединен с входом разрешения записи сдвинутых переносов сумматора, информационный вход которого соединен с выходом коммутатора, первый информационный вход которого соединен с шиной логического нуля устройства, второй, третий, четвертый и пятый информационные входы коммутатора соединены с выходом регистра множимого, выход ре1200280 гистра частичного произведения соединен с входом четвертого блока контроля и шестым информационным входом.. коммутатора, седьмой и восьмой информационные входы которого соединены·» с выходом регистра обратного кода . множимого, выход четвертого младшего разряда регистра множителя соединен с четвертым информационным входом табличного умножителя, выход адреса канала которого соединен с управляющим входом коммутатора, а выходы формирования каналов с адресами 110 или 111 и канала с адресом 111 соединены соответственно с восьмыми девятым входами программного блока управления, второй, двенадцатый и четвертый выходы которого соединены соответственно с входами блокировки и сдвига табличного умножителя и входом сдвига сумматора.