JPS6220058A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS6220058A JPS6220058A JP60159981A JP15998185A JPS6220058A JP S6220058 A JPS6220058 A JP S6220058A JP 60159981 A JP60159981 A JP 60159981A JP 15998185 A JP15998185 A JP 15998185A JP S6220058 A JPS6220058 A JP S6220058A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、例えば画像処理システム等に用いて好適な
データ処理装置に関する。
データ処理装置に関する。
「従来の技術」
中央処理装置と、この中央処理装置に共通データバスを
介して接続される複数のデバイスとを有して構成される
データ処理装置は、種々の用途に用いられている。
介して接続される複数のデバイスとを有して構成される
データ処理装置は、種々の用途に用いられている。
この場合、中央処理装置と各デバイスとの間におけるデ
ータの授受は、まず、中央処理装置がデータの授受を行
うへきデバイスを、アドレスデータ等を用いて指定し、
この指定したデバイスとの間でデータバスの全ピットを
使ってデータの授受を行う。
ータの授受は、まず、中央処理装置がデータの授受を行
うへきデバイスを、アドレスデータ等を用いて指定し、
この指定したデバイスとの間でデータバスの全ピットを
使ってデータの授受を行う。
「発明が解決しようとする問題点」
ところで、上述した構成による従来のデータ処理装置に
おいては、指定したデバイスとの間で１ビツトもしくは
数ビットのデータの授受を行う場合、すなわち、データ
バスの全部のビットは用いないデータ転送を行う場合に
も、全ビットデータ転送の場合と全く同様にデータバス
の全ビットを占有する動作となるため、データバスの利
用効率が著しく悪化するという問題が生じる。したがっ
て、多数のデバイスとの間で数ビットずつのデータ転送
を行う場合は、データ転送量が少ない割に、転送回数が
多くなり、動作無駄時間が著しく増加してｌ、まうとい
う問題が発生した。
おいては、指定したデバイスとの間で１ビツトもしくは
数ビットのデータの授受を行う場合、すなわち、データ
バスの全部のビットは用いないデータ転送を行う場合に
も、全ビットデータ転送の場合と全く同様にデータバス
の全ビットを占有する動作となるため、データバスの利
用効率が著しく悪化するという問題が生じる。したがっ
て、多数のデバイスとの間で数ビットずつのデータ転送
を行う場合は、データ転送量が少ない割に、転送回数が
多くなり、動作無駄時間が著しく増加してｌ、まうとい
う問題が発生した。
この発明は、上述した事情に鑑みてなされたもので、全
ビット転送でない場合においても、データバスの利用効
率が悪化せず、また、動作無駄時間も増大しないデータ
処理装置を提供することを目的としている。
ビット転送でない場合においても、データバスの利用効
率が悪化せず、また、動作無駄時間も増大しないデータ
処理装置を提供することを目的としている。
「問題点を解決するための手段」
この発明は上記問題点を解決するために、中央処理装置
と、この中央処理装置に共通データバスを介して接続さ
れ前記中央処理装置とデータの授受を行う複数のデバイ
スとを有するデータ処理装置において、前記中央処理装
置のアドレスデータをデコードし、これにより、前記各
デバイスのいずれか１つを選択するチップセレクト信号
、または、前記各デバイスをすべて動作状態とする一斉
信号のいずれかを出力するデコーダと、前記デバイス毎
に設けられるとともに、対応する前記チップセレクト信
号が出力されている時のみに書込可能状態となり、かつ
、前記データバスのうち特定のビットを指定するビット
指定データが前記中央処理装置によって書き込まれるレ
ジスタとを設け、さらに、前記中央処理装置の書込会合
と曲ｆ；’−Ｓ信号が出力された場合に、前記データバ
ス上のデータの中から前記レジスタ内のビット指定デー
タに対応するビットのデータのみを抽出して取り込む抽
出取込部、または、前記中央処理装置の読出命令と前記
一斉信号が出力された場合に、前記データバスのうち前
記レジスタ内のビット指定データに対応するビットにデ
ータを出力し、他のビットをハイインピーダンス状態と
する抽出送出部を具備している。
と、この中央処理装置に共通データバスを介して接続さ
れ前記中央処理装置とデータの授受を行う複数のデバイ
スとを有するデータ処理装置において、前記中央処理装
置のアドレスデータをデコードし、これにより、前記各
デバイスのいずれか１つを選択するチップセレクト信号
、または、前記各デバイスをすべて動作状態とする一斉
信号のいずれかを出力するデコーダと、前記デバイス毎
に設けられるとともに、対応する前記チップセレクト信
号が出力されている時のみに書込可能状態となり、かつ
、前記データバスのうち特定のビットを指定するビット
指定データが前記中央処理装置によって書き込まれるレ
ジスタとを設け、さらに、前記中央処理装置の書込会合
と曲ｆ；’−Ｓ信号が出力された場合に、前記データバ
ス上のデータの中から前記レジスタ内のビット指定デー
タに対応するビットのデータのみを抽出して取り込む抽
出取込部、または、前記中央処理装置の読出命令と前記
一斉信号が出力された場合に、前記データバスのうち前
記レジスタ内のビット指定データに対応するビットにデ
ータを出力し、他のビットをハイインピーダンス状態と
する抽出送出部を具備している。
「作用」
予め、各デバイスのレジスタに異なるビット指定データ
が書き込まれると、一斉書込または一斉読出が行なわれ
た際に、データバスの各ビットには異なるデバイスのデ
ータが転送される。
が書き込まれると、一斉書込または一斉読出が行なわれ
た際に、データバスの各ビットには異なるデバイスのデ
ータが転送される。
「実施例」
以下、図面を参照してこの発明の実施例について説明す
る。
る。
（実施例の構成）
第２図はこの発明の一実施例の全体構成を示すブロック
図である。図において、ｌは装置各部を制御するＣＰＵ
（中央処理装置）であり、２１〜２ｎは各々ＣＰＵＩに
共通データバス３を介して接続されているデバイスであ
る。この場合、各デバイス２．〜２ｎは、各々同一の構
成になっており、さらに、ＣＰＵＩから供給されるデー
タを記憶するメモリを有している。また、データバス３
は１６ビツトになっており、各デバイス２１〜２ｎとＣ
ＰｔＪｌとが１対ｌでデータ転送を行う際は、１６ビツ
ト単位でデータ転送が行なわれるようになっている。そ
して、各デバイスは２個のチップセレクト端子Ｃ９Ｃ，
Ｃ８Ｉを有しており、これらの端子のいずれかに“０”
信号が供給された時のみデータ転送可能状態となるよう
に構成されている。
図である。図において、ｌは装置各部を制御するＣＰＵ
（中央処理装置）であり、２１〜２ｎは各々ＣＰＵＩに
共通データバス３を介して接続されているデバイスであ
る。この場合、各デバイス２．〜２ｎは、各々同一の構
成になっており、さらに、ＣＰＵＩから供給されるデー
タを記憶するメモリを有している。また、データバス３
は１６ビツトになっており、各デバイス２１〜２ｎとＣ
ＰｔＪｌとが１対ｌでデータ転送を行う際は、１６ビツ
ト単位でデータ転送が行なわれるようになっている。そ
して、各デバイスは２個のチップセレクト端子Ｃ９Ｃ，
Ｃ８Ｉを有しており、これらの端子のいずれかに“０”
信号が供給された時のみデータ転送可能状態となるよう
に構成されている。
次に、５はアドレスデコーダであり、ＣＰＵＩが出力す
るアドレスデータをデコードし、これによす各デバイス
２．〜２ｎののチップセレクト端子ｅｓｃ、ｃｓｔに“
０″信号を供給する。この場合、各デバイス２．〜２ｎ
のチップセレクト端子Ｃ８Ｃにはアト１ノスデコーダ５
の出力信号Ｓｃ（“０“信号）が共通に供給されるよう
になっており、また、各デバイス２１〜２ｎのチップセ
レクト端子ｃｓｃにはアドレスデコーダ５の出ツノ信号
Ｓ、〜Ｓｎ（“０”信号）が各々供給されるようになっ
ている。そして、信号Ｓ、〜Ｓｎおよび信号Ｓｃは、そ
のいずれか１つのみが出力されるよ・うになっている。
るアドレスデータをデコードし、これによす各デバイス
２．〜２ｎののチップセレクト端子ｅｓｃ、ｃｓｔに“
０″信号を供給する。この場合、各デバイス２．〜２ｎ
のチップセレクト端子Ｃ８Ｃにはアト１ノスデコーダ５
の出力信号Ｓｃ（“０“信号）が共通に供給されるよう
になっており、また、各デバイス２１〜２ｎのチップセ
レクト端子ｃｓｃにはアドレスデコーダ５の出ツノ信号
Ｓ、〜Ｓｎ（“０”信号）が各々供給されるようになっ
ている。そして、信号Ｓ、〜Ｓｎおよび信号Ｓｃは、そ
のいずれか１つのみが出力されるよ・うになっている。
したがって、信号Ｓｃが出力された場合には、各デバイ
ス２１〜２ｎが一斉に動作状態となり、信号Ｓ。
ス２１〜２ｎが一斉に動作状態となり、信号Ｓ。
〜Ｓｎのいずれかが出力された場合には、デバイス２．
〜２ｎのいずれか１つのみか動作状態となる。
〜２ｎのいずれか１つのみか動作状態となる。
また、ＣＰＵＩのアドレスデータの下位２ビツト（Ａ
Ｏ，Ａ Ｉ）と、データストローブ信号ＤＳと、リード
・ライト制御信号Ｒ／Ｗとが各デバイス２１〜２ｎに供
給されるようになっている。
Ｏ，Ａ Ｉ）と、データストローブ信号ＤＳと、リード
・ライト制御信号Ｒ／Ｗとが各デバイス２１〜２ｎに供
給されるようになっている。
次に、デバイス２１の構成について第１図を参照して説
明する。なお、上述したように、他のデバイス２．〜２
ｎの構成もデバイス２．と同様である。
明する。なお、上述したように、他のデバイス２．〜２
ｎの構成もデバイス２．と同様である。
第１図において、Ｔ Ｉ、 Ｔ ２は各々アドレス信号
Ａ ｏ 、 Ａ ＋が供給される端子であり、ＤＥＣ２
，ＤＥＣ３，ＤＥＣ４，ＤＥＣ５は、各々アドレス信号
Ａ。、Ａ＋をデコードするデコーダである。この場合、
アドレス信号Ａ。、 Ａ ＋の値と、デコーダＤＥＣ２
〜ＤＥＣ５の各出力信号の関係は、次表の通りである。
Ａ ｏ 、 Ａ ＋が供給される端子であり、ＤＥＣ２
，ＤＥＣ３，ＤＥＣ４，ＤＥＣ５は、各々アドレス信号
Ａ。、Ａ＋をデコードするデコーダである。この場合、
アドレス信号Ａ。、 Ａ ＋の値と、デコーダＤＥＣ２
〜ＤＥＣ５の各出力信号の関係は、次表の通りである。
表１
このデコーダＤＥＣ２〜ＤＥＣ５は、各々端子Ｃに“Ｏ
”信号が供給された時のみ、デコード出力を送出するよ
うに構成され°ており、各デコーダＤＥＣ２〜ＤＥＣ５
の端子Ｃには、各々ゲートｌＯ〜１３から“ｌ”信号ま
たは“０”信号が供給されるようになっている。１４．
１５はインバータであり、各々リード・ライト制御信号
Ｒ／Ｗを反転してゲ〜１３の出力信号のレベルは、以下
の通りに決定される。
”信号が供給された時のみ、デコード出力を送出するよ
うに構成され°ており、各デコーダＤＥＣ２〜ＤＥＣ５
の端子Ｃには、各々ゲートｌＯ〜１３から“ｌ”信号ま
たは“０”信号が供給されるようになっている。１４．
１５はインバータであり、各々リード・ライト制御信号
Ｒ／Ｗを反転してゲ〜１３の出力信号のレベルは、以下
の通りに決定される。
■ゲー ト １０
データストローブ信号ＤＳとチップセレクト信号Ｃ８Ｃ
とが“０”レベルで、なおかっ、リード・ライト制御信
号Ｒ／Ｗが“０°レベル（書込モード）の場合に“０”
信号を出力し、その他の場合に“ｌ”信号を出力する。
とが“０”レベルで、なおかっ、リード・ライト制御信
号Ｒ／Ｗが“０°レベル（書込モード）の場合に“０”
信号を出力し、その他の場合に“ｌ”信号を出力する。
■ゲー ト １１
データストローブ信号ＤＳとチップセレクト信号Ｃ８Ｃ
とが０”レベルで、なおかっ、リード・ライト制御信号
Ｒ／Ｗが”【”レベル（読出モード）の場合に“０”信
号を出力し、その他の場合に“ｌ”信号を出力する。
とが０”レベルで、なおかっ、リード・ライト制御信号
Ｒ／Ｗが”【”レベル（読出モード）の場合に“０”信
号を出力し、その他の場合に“ｌ”信号を出力する。
■ゲー ト ｌ ２
データストローブ信号ＤＳとチップセレクト信号Ｃ８Ｃ
が“０”レベルで、なおかつ、リード・ライト制御信号
Ｒ／Ｗが“０”レベルの場合に“０”信号を出力し、そ
の他の場合に“ｌ”信号を出力する。
が“０”レベルで、なおかつ、リード・ライト制御信号
Ｒ／Ｗが“０”レベルの場合に“０”信号を出力し、そ
の他の場合に“ｌ”信号を出力する。
ＱＤゲート１３
データストローブ信号ＤＳとチップセレクト信号Ｃ８ｒ
が“０”レベルで、なおかつ、リード・ライト制御信号
Ｒ／Ｗが“ｌ”レベルの場合に“０”信号を出力し、そ
の他の場合に“ｌ゛信号出力する。
が“０”レベルで、なおかつ、リード・ライト制御信号
Ｒ／Ｗが“ｌ”レベルの場合に“０”信号を出力し、そ
の他の場合に“ｌ゛信号出力する。
次に、第１図に示すＲＥｃｔはデータバス３の所定の４
ピントが入力端に接続されているレジスタであり、端子
ＣＫにデコーダＤＥＣ４のＹ。端子から“０”信号が供
給されると、入力端に供給されている４ビツトのデータ
を取り込むようになっている。ＤＥＣ１は、レジスタＲ
ＥＧ Ｉの出力信号をデコードし、その出力端から信号
ＢＬ、−ＢＬ ＋ｓのいずれか１つに“ｌ“（信号を出
力するデコーダである。１７はゲート回路であり、一端
にデータバス３上の各ビット信号が各々供給され、他端
に信号ＢＬｏ−ＢＬ、、が各々供給される１６個のアン
ドゲートＡＮＱ−ＡＮ、、と、これらのアンドゲートの
出力信号が供給されるオアゲートＯＲ。
ピントが入力端に接続されているレジスタであり、端子
ＣＫにデコーダＤＥＣ４のＹ。端子から“０”信号が供
給されると、入力端に供給されている４ビツトのデータ
を取り込むようになっている。ＤＥＣ１は、レジスタＲ
ＥＧ Ｉの出力信号をデコードし、その出力端から信号
ＢＬ、−ＢＬ ＋ｓのいずれか１つに“ｌ“（信号を出
力するデコーダである。１７はゲート回路であり、一端
にデータバス３上の各ビット信号が各々供給され、他端
に信号ＢＬｏ−ＢＬ、、が各々供給される１６個のアン
ドゲートＡＮＱ−ＡＮ、、と、これらのアンドゲートの
出力信号が供給されるオアゲートＯＲ。
とから成っている。ＲＥＧ２は、デコーダＤＥＣ２のＹ
。端子から“０”信号が供給されると、ゲート回路１７
の出力信号を取り込・むｌビットのレジスタである。こ
の場合、レジスタＲＢＧ２が取り込むデータは、データ
バス３のり。−ＤＩ５ビットのうち、信号ＢＬｏ−ＢＬ
、５のうち“１”信号か出力されているビットに対応す
るビットのデータであり、すなわち、レジスタＲＥＧ
Ｉ内のデータに対応するビットのデータである。また、
レジスタｒｔＥＧ２の出力信号は図示せぬ後段の回路に
供給されて利用されるようになっている。
。端子から“０”信号が供給されると、ゲート回路１７
の出力信号を取り込・むｌビットのレジスタである。こ
の場合、レジスタＲＢＧ２が取り込むデータは、データ
バス３のり。−ＤＩ５ビットのうち、信号ＢＬｏ−ＢＬ
、５のうち“１”信号か出力されているビットに対応す
るビットのデータであり、すなわち、レジスタＲＥＧ
Ｉ内のデータに対応するビットのデータである。また、
レジスタｒｔＥＧ２の出力信号は図示せぬ後段の回路に
供給されて利用されるようになっている。
次に、１８はゲート回路であり、一端に信号ＢＬ、−Ｂ
Ｌ、、が各々供給される１６個のナントゲートＮＡＧ−
ＮＡ、５と、デコーダＤＥＣ３のＹｏ端子の出力信号を
反転してナントゲートＮＡｏ−ＮＡ １５の他端に供給
するインバータＩＮＶと、入力端にレジスタＲＥＧ３の
出力信号が供給され、出力端がデータバス３の各ビット
Ｄ。−Ｉ）＋ｓに各々接続され、開閉制御端に上記各ナ
ントゲートの出力信号が供給される１６個のバッファＢ
Ｐ、−ＢＦ Ｉ５とからなっている。バッファＢＰ、〜
ＢＦ１゜は、開閉制御端に“０”信号が供給されると、
レジスタｒ（ＥＧ３の出力データを反転して出力し、開
閉制御端に“ｌ”出力が供給されると、その出力端をハ
イインピーダンスにする。この場合、レジスタＲＥＧ３
の出力信号が、バッフｙＢＦｏ−ＢＦ＋、のいずれから
出力されるかは、信号ＢＬＯ−ＢＬ１５のいずれが“１
”信号であるかによって決まり、すなわち、レジスタＲ
ＥＧ ｌ内のデータの値によって決まる。
Ｌ、、が各々供給される１６個のナントゲートＮＡＧ−
ＮＡ、５と、デコーダＤＥＣ３のＹｏ端子の出力信号を
反転してナントゲートＮＡｏ−ＮＡ １５の他端に供給
するインバータＩＮＶと、入力端にレジスタＲＥＧ３の
出力信号が供給され、出力端がデータバス３の各ビット
Ｄ。−Ｉ）＋ｓに各々接続され、開閉制御端に上記各ナ
ントゲートの出力信号が供給される１６個のバッファＢ
Ｐ、−ＢＦ Ｉ５とからなっている。バッファＢＰ、〜
ＢＦ１゜は、開閉制御端に“０”信号が供給されると、
レジスタｒ（ＥＧ３の出力データを反転して出力し、開
閉制御端に“ｌ”出力が供給されると、その出力端をハ
イインピーダンスにする。この場合、レジスタＲＥＧ３
の出力信号が、バッフｙＢＦｏ−ＢＦ＋、のいずれから
出力されるかは、信号ＢＬＯ−ＢＬ１５のいずれが“１
”信号であるかによって決まり、すなわち、レジスタＲ
ＥＧ ｌ内のデータの値によって決まる。
次に、２０は１６ビツトのレジスタであり、図示せぬ他
の回路から適宜１６ビツトのデータが転送されるように
なっている。また、レジスタ２０は、デコーダＤＥＣ５
のＹ。端子からＯＥ端子に“０”信号が供給されると、
保持しているデータをデータバス３の各ビットＤ０〜Ｄ
Ｉ５に一斉に供給する。
の回路から適宜１６ビツトのデータが転送されるように
なっている。また、レジスタ２０は、デコーダＤＥＣ５
のＹ。端子からＯＥ端子に“０”信号が供給されると、
保持しているデータをデータバス３の各ビットＤ０〜Ｄ
Ｉ５に一斉に供給する。
（実施例の動作）
次に、上述した構成によるこの実施例の動作を説明する
。なお、以下の動作説明においては、各種信号の相対的
送出タイミングが重複する部分が通に使用して説明を行
う。
。なお、以下の動作説明においては、各種信号の相対的
送出タイミングが重複する部分が通に使用して説明を行
う。
（レジスタＲＥＧＩへのデータ書込）
始めに、各デバイス２１〜２ｎ内のレジスタＲＥＧ１に
データを書き込む動作について説明する。
データを書き込む動作について説明する。
まず、ＣＰＵ ｌは、例えば第３図に示す時刻ｔ。
において、所望のデバイスを指定するアドレス信号をア
ドレスデコーダ５に供給する。この結果、アドレスデコ
ーダ５からは指定されたデバイスに対応するチップセレ
クト信号Ｓ１〜Ｓｎが時刻ｔ１とほぼ同じ時刻に出力さ
れる（同図（ニ）参照）。また、ＣＰｔＪｌは、時刻ｔ
１において、リード・ライト制御信号Ｒ／Ｗを“０”レ
ベルにするとともに、デコーダＤＥＣ４のＹ。端子を“
０”レベルにするために、アドレス信号の下位２ビツト
Ａ。、 Ａ ＋を（０゜０）にする（同図（））、（ニ
）参照）。次に、ＣＰｔＪｌは時刻し、において、デー
タバス３上に書き込むべきデータ（４ビツト）を送出し
、その後の時刻ｔ３において同図（イ）に示すようにデ
ータストローブ信いてデータストローブ信号ＤＳが“０
”レベルになると、第１図に示すゲート＋２が“０”レ
ベルの信号を出力し、この結果、デコーダＤＥＣ４がＹ
。
ドレスデコーダ５に供給する。この結果、アドレスデコ
ーダ５からは指定されたデバイスに対応するチップセレ
クト信号Ｓ１〜Ｓｎが時刻ｔ１とほぼ同じ時刻に出力さ
れる（同図（ニ）参照）。また、ＣＰｔＪｌは、時刻ｔ
１において、リード・ライト制御信号Ｒ／Ｗを“０”レ
ベルにするとともに、デコーダＤＥＣ４のＹ。端子を“
０”レベルにするために、アドレス信号の下位２ビツト
Ａ。、 Ａ ＋を（０゜０）にする（同図（））、（ニ
）参照）。次に、ＣＰｔＪｌは時刻し、において、デー
タバス３上に書き込むべきデータ（４ビツト）を送出し
、その後の時刻ｔ３において同図（イ）に示すようにデ
ータストローブ信いてデータストローブ信号ＤＳが“０
”レベルになると、第１図に示すゲート＋２が“０”レ
ベルの信号を出力し、この結果、デコーダＤＥＣ４がＹ
。
端子から“Ｏ”信号を出力してレジスタＲＥＧ Ｉの端
子ＣＫに供給する。端子ＣＫに“Ｏ″信号供給されると
、レジスタＲＥＧ １はデータバス３に出力されている
４ビツトのデータを取り込む。
子ＣＫに供給する。端子ＣＫに“Ｏ″信号供給されると
、レジスタＲＥＧ １はデータバス３に出力されている
４ビツトのデータを取り込む。
以上が、レジスタＲＥＧＩへのデータ書込動作であり、
この書込動作を各デバイス２１〜２ｎについて行う。こ
の場合、各デバイス２Ｉ〜２ｎがレジスタＲＥＧ ｌに
書き込むデータは、各々異なるデータである。
この書込動作を各デバイス２１〜２ｎについて行う。こ
の場合、各デバイス２Ｉ〜２ｎがレジスタＲＥＧ ｌに
書き込むデータは、各々異なるデータである。
また、各デバイス２Ｉ〜２ｎは、レジスタＲＥＧ１ヘデ
ータが書き込まれると、データバス３のどのビットのデ
ータがレジスタＲＥＧ２に書き込まれるか、および、レ
ジスタＲＥＧ３のデータがデータバス３のどのビットに
送出されるかが決定される。
ータが書き込まれると、データバス３のどのビットのデ
ータがレジスタＲＥＧ２に書き込まれるか、および、レ
ジスタＲＥＧ３のデータがデータバス３のどのビットに
送出されるかが決定される。
（各デバイス内のレジスタＲＥＧ２への一斉書込）次に
、各デバイス２、〜２ｎ内のレジスタＲＥＧ２へ一斉に
データを書き込む動作について説明する。
、各デバイス２、〜２ｎ内のレジスタＲＥＧ２へ一斉に
データを書き込む動作について説明する。
まず、ＣＰＵＩは、例えば第３図に示す時刻Ｌ１におい
て、アドレスデコーダ５に対し全デバイスを一斉にアク
セスすべきアドレスデータを供給する。この結果、アド
レスデコーダ５は、第３図（ホ）に示すように、時刻ｔ
、にほぼ等しい時刻において、チップセレクト信号Ｓｃ
を全てのデバイス２１〜２ｎに対して出力する。また、
ＣＰＵＩは、時刻ｔ１において、リード・ライト制御信
号Ｒ／Ｗを“０”レベルにするととしに、デコーダＤＥ
Ｃ２のＹ、端子を“０”レベルとするために、アドレス
信号の下位２ビツトＡ。、Ａ１を（０，０）にする（同
図（ト）、（ニ）参照）。次に、ＣＰＵＩは時刻ｔ、に
おいて、データバス３に書き込むべきデータを送出する
。
て、アドレスデコーダ５に対し全デバイスを一斉にアク
セスすべきアドレスデータを供給する。この結果、アド
レスデコーダ５は、第３図（ホ）に示すように、時刻ｔ
、にほぼ等しい時刻において、チップセレクト信号Ｓｃ
を全てのデバイス２１〜２ｎに対して出力する。また、
ＣＰＵＩは、時刻ｔ１において、リード・ライト制御信
号Ｒ／Ｗを“０”レベルにするととしに、デコーダＤＥ
Ｃ２のＹ、端子を“０”レベルとするために、アドレス
信号の下位２ビツトＡ。、Ａ１を（０，０）にする（同
図（ト）、（ニ）参照）。次に、ＣＰＵＩは時刻ｔ、に
おいて、データバス３に書き込むべきデータを送出する
。
この場合、ＣＰＵ１はデータバス３のどのビットがどの
デバイスに対応するかが、前述したレジスタＲＥＧ １
への書込動作によって判っているから、対応するビット
に所望のデータを送出することができる。
デバイスに対応するかが、前述したレジスタＲＥＧ １
への書込動作によって判っているから、対応するビット
に所望のデータを送出することができる。
次に、ＣＰＵＩは時刻し、において同図（イ）に示すよ
うにデータストローブ信号ＤＳを“０”レベルにする。
うにデータストローブ信号ＤＳを“０”レベルにする。
、この時刻ｔ３においてデータストローブ信号ＤＳが“
０”レベルになると、各デバイス２．〜２ｎ内のゲート
ＩＯが“０”レベルの信号を出力し、この結果、デコー
ダＤＥＣ２がＹ。端子から“０”信号を出力してレジス
タＲＥＧ２の端子ＧＫに供給する。端子ＧＫに“０′信
号が供給されると、レジスタＲＥＧ２はデータバス３に
出力されている１６ビツトのデータのうちレジスタＲＥ
ＧＩ内のデータによって指定されているビットのデータ
を取り込む。すなわち、データバス３上の各ビットのデ
ータは、各々対応するデバイス２．〜２ｎのレジスタＲ
ＧＥ２に取り込まれる。
０”レベルになると、各デバイス２．〜２ｎ内のゲート
ＩＯが“０”レベルの信号を出力し、この結果、デコー
ダＤＥＣ２がＹ。端子から“０”信号を出力してレジス
タＲＥＧ２の端子ＧＫに供給する。端子ＧＫに“０′信
号が供給されると、レジスタＲＥＧ２はデータバス３に
出力されている１６ビツトのデータのうちレジスタＲＥ
ＧＩ内のデータによって指定されているビットのデータ
を取り込む。すなわち、データバス３上の各ビットのデ
ータは、各々対応するデバイス２．〜２ｎのレジスタＲ
ＧＥ２に取り込まれる。
以上が各デバイス２１〜２ｎ内のレジスタＲＥＧ２への
一斉書込動作である。
一斉書込動作である。
（各デバイス内のレジスタＲＥＧ３からの一斉読山）
次に、各デバイス２Ｉ〜２ｎ内のレジスタＲＥＧ３から
一斉にデータを読み出す動作について説明する。
一斉にデータを読み出す動作について説明する。
まず、ＣＰＵＩは、例えば第３図に示す時刻Ｌ１におい
て、アドレスデコーダ５に対し全デバイスを一斉にアク
セスすべきアドレスデータを供給する。この結果、アド
レスデコーダ５は、第３図（ホ）に示すように、時刻ｔ
１にほぼ等しい時刻において、チップセレクト信号Ｓｃ
を全てのデバイス２、〜２ｎに対して出力する。また、
ＣＰＵＩは、時刻１．において、リード・ライト制御信
号Ｒ／Ｗを“１“レベルにするとともに（第３図（へ）
参照）、デコーダＤＥＣ３のＹ。端子を“０”レベルに
するために、アドレス信号Ａ。、ＡＩを（０，０）にす
る。
て、アドレスデコーダ５に対し全デバイスを一斉にアク
セスすべきアドレスデータを供給する。この結果、アド
レスデコーダ５は、第３図（ホ）に示すように、時刻ｔ
１にほぼ等しい時刻において、チップセレクト信号Ｓｃ
を全てのデバイス２、〜２ｎに対して出力する。また、
ＣＰＵＩは、時刻１．において、リード・ライト制御信
号Ｒ／Ｗを“１“レベルにするとともに（第３図（へ）
参照）、デコーダＤＥＣ３のＹ。端子を“０”レベルに
するために、アドレス信号Ａ。、ＡＩを（０，０）にす
る。
次に、ＣＰＵＩは時刻Ｌ３において同図（イ）に示すよ
うにデータストローブ信号ＤＳを“０”レベルにする。
うにデータストローブ信号ＤＳを“０”レベルにする。
この時刻ｔ３においてデータストローブ信号ＤＳが“０
”レベルになると、各デバイス２１〜２ｎ内のゲート１
１が“０”レベルの信号を出力し、この結果、デコーダ
ＤＥＣ３がＹ。端子から“０”信号を出力してインバー
タＩＮＶに供給する。これにより、ナントゲートＮ Ａ
ｏ ＝ Ｎ Ａ 、ｓのうちレジスタＲＥＧ ｌ内の
データによって指定されたナントゲートが“０”信号を
出力し、これにより、対応するバッファＢＦｏ−ＢＦ１
５がレジスタＲＥＧ３内のデータをデータバス３の所定
ビットに送出する。すなわち、データバス３の各ビット
には、デバイス２１〜２ｎ内の各レジスタＲＥＧ３のデ
ータが一斉に送出される。
”レベルになると、各デバイス２１〜２ｎ内のゲート１
１が“０”レベルの信号を出力し、この結果、デコーダ
ＤＥＣ３がＹ。端子から“０”信号を出力してインバー
タＩＮＶに供給する。これにより、ナントゲートＮ Ａ
ｏ ＝ Ｎ Ａ 、ｓのうちレジスタＲＥＧ ｌ内の
データによって指定されたナントゲートが“０”信号を
出力し、これにより、対応するバッファＢＦｏ−ＢＦ１
５がレジスタＲＥＧ３内のデータをデータバス３の所定
ビットに送出する。すなわち、データバス３の各ビット
には、デバイス２１〜２ｎ内の各レジスタＲＥＧ３のデ
ータが一斉に送出される。
この場合、ＣＰＵ１はデータバス３のどのビットがどの
デバイスに割り当てられているかが、予め判っているか
ら、読み取った１６ビツトのデータを識別して使用する
ことができる。
デバイスに割り当てられているかが、予め判っているか
ら、読み取った１６ビツトのデータを識別して使用する
ことができる。
以上が、各レジスタＲＥＧ３の一斉読み出し動作である
。
。
（各デバイスとの全ビット単独読出動作）各デバイス２
．〜２ｎとＣＰＵＩとがｌ対ｌで全ビットのデータ転送
を行う場合の動作は、以下の通りである。なお、この動
作は・、従来一般に行なわれているデータ転送動作であ
る。
．〜２ｎとＣＰＵＩとがｌ対ｌで全ビットのデータ転送
を行う場合の動作は、以下の通りである。なお、この動
作は・、従来一般に行なわれているデータ転送動作であ
る。
まず、読み出し動作の場合においては、ＣＰＵ１は所望
のデバイスに対応するアドレスデータをアドレスデコー
ダ５に供給する。この結果、選択されたデバイスに対応
するチップセレクト信号Ｓ、〜Ｓｎが出力される。また
、ＣＰＵＩはリード・ライト制御信号ｒ（／Ｗを“ｌ”
レベルにするとともに、デコーダ５のＹ。端子を“０”
レベルにするために、アドレスデータＡ。、Ａ、を（０
，０）にする。
のデバイスに対応するアドレスデータをアドレスデコー
ダ５に供給する。この結果、選択されたデバイスに対応
するチップセレクト信号Ｓ、〜Ｓｎが出力される。また
、ＣＰＵＩはリード・ライト制御信号ｒ（／Ｗを“ｌ”
レベルにするとともに、デコーダ５のＹ。端子を“０”
レベルにするために、アドレスデータＡ。、Ａ、を（０
，０）にする。
そして、データストローブＤＳを“０”レベルにすると
、ゲート１３が“０”信号を出力し、これにより、デコ
ーダＤＥＣ５のＹ。端子から“０″信号が出力されてレ
ジスタＲＥＧ２０の端子ＯＥに供給され、このレジスタ
２０内の１６ビツトのデータがデータバス３の全ビット
に対して出力される。
、ゲート１３が“０”信号を出力し、これにより、デコ
ーダＤＥＣ５のＹ。端子から“０″信号が出力されてレ
ジスタＲＥＧ２０の端子ＯＥに供給され、このレジスタ
２０内の１６ビツトのデータがデータバス３の全ビット
に対して出力される。
また、全ビットのデータ書込をいずれかのデバイスに対
して行う時も、上述した場合とほぼ同様の動作となる。
して行う時も、上述した場合とほぼ同様の動作となる。
ただし、この場合は、リード・ライト制御信号Ｒ／ｖＪ
を“０”レベルにするとともに、デコーダＤＥＣ２のＹ
３．Ｙ、、Ｙ、端子のいずれかを“０”レベルとするよ
うにアドレスデータＡ ｏ 、 Ａ１を出力し、かつ、
上記Ｙ ｓ、 Ｙ ｔ、 Ｙ ｌ端子から出力される“
０”レベル信号で書込可能状態となる１６ビツトのレジ
スタを設ける必要がある。
を“０”レベルにするとともに、デコーダＤＥＣ２のＹ
３．Ｙ、、Ｙ、端子のいずれかを“０”レベルとするよ
うにアドレスデータＡ ｏ 、 Ａ１を出力し、かつ、
上記Ｙ ｓ、 Ｙ ｔ、 Ｙ ｌ端子から出力される“
０”レベル信号で書込可能状態となる１６ビツトのレジ
スタを設ける必要がある。
以上が、この実施例の動作であり、上述したことから判
るように、この実施例においては、各デバイス個々に１
６ビツトの全ビット転送が行えるとともに、１ビツトの
データ転送を全デバイス２、〜２ｎに対し一斉に行うこ
とができる。
るように、この実施例においては、各デバイス個々に１
６ビツトの全ビット転送が行えるとともに、１ビツトの
データ転送を全デバイス２、〜２ｎに対し一斉に行うこ
とができる。
なお、この実施例においては、各デバイスに対して１ビ
ツトずつの専用データバスを割り付けるようにしたが、
これを２ビット以上割り付けるように構成してもよい。
ツトずつの専用データバスを割り付けるようにしたが、
これを２ビット以上割り付けるように構成してもよい。
また、デコーダＤＥＣ２〜ＤＥＣ５の他のビットの出力
信号を利用してレジスタＲＥＧ ｌ −ＲＥＧ３等を増
設してもよい。
信号を利用してレジスタＲＥＧ ｌ −ＲＥＧ３等を増
設してもよい。
「発明の効果」
以上説明したように、この発明によれば、中央ｂｎ、
ｍ襦暦シ −の山本帆種儒署よ一北浦デー々バスを介し
て接続され前記中央処理装置とデータの授受を行う複数
のデバイスとを有するデータ処理装置において、前記中
央処理装置のアドレスデータをデコードし、これにより
、前記各デバイスのいずれか１つを選択するチップセレ
クト信号、または、前記各デバイスをすべて動作状態と
する一斉信号のいずれかを出力するデコーダと、前記デ
バイス毎に設けられるととらに、対応する前記チップセ
レクト信号が出力されている時のみに書込可能状態とな
り、かつ、前記データバスのうち特定のビットを指定す
るビット指定データが前記中央処理装置によって書き込
まれるレジスタとを設け、さらに、前記中央処理装置の
書込命令と前記一斉信号が出力された場合に、前記デー
タバス上のデータの中から前記レジスタ内のビット指定
データに対応するビットのデータのみを抽出して取り込
む抽出取込部、または、前記中央処理装置の読出命令と
前記一斉信号が出力された場合に、前記データバスのう
ち前記レジスタ内のビット指定データに対応するビット
にデータを出力し、他のビットをハイインピーダンス状
態とする抽出送出部を具備したので、予め各デバイスの
レジスタに異なるビット指定データが書き込まれると、
一斉書込または一斉読出が行なわれた際に、データバス
の各ビットには異なるデバイスのデータが転送され、こ
れにより、全ビット転送でない場合においても、データ
バスの利用効率が悪化せず、また、動作無駄時間ら増大
しない利点が得られる。
ｍ襦暦シ −の山本帆種儒署よ一北浦デー々バスを介し
て接続され前記中央処理装置とデータの授受を行う複数
のデバイスとを有するデータ処理装置において、前記中
央処理装置のアドレスデータをデコードし、これにより
、前記各デバイスのいずれか１つを選択するチップセレ
クト信号、または、前記各デバイスをすべて動作状態と
する一斉信号のいずれかを出力するデコーダと、前記デ
バイス毎に設けられるととらに、対応する前記チップセ
レクト信号が出力されている時のみに書込可能状態とな
り、かつ、前記データバスのうち特定のビットを指定す
るビット指定データが前記中央処理装置によって書き込
まれるレジスタとを設け、さらに、前記中央処理装置の
書込命令と前記一斉信号が出力された場合に、前記デー
タバス上のデータの中から前記レジスタ内のビット指定
データに対応するビットのデータのみを抽出して取り込
む抽出取込部、または、前記中央処理装置の読出命令と
前記一斉信号が出力された場合に、前記データバスのう
ち前記レジスタ内のビット指定データに対応するビット
にデータを出力し、他のビットをハイインピーダンス状
態とする抽出送出部を具備したので、予め各デバイスの
レジスタに異なるビット指定データが書き込まれると、
一斉書込または一斉読出が行なわれた際に、データバス
の各ビットには異なるデバイスのデータが転送され、こ
れにより、全ビット転送でない場合においても、データ
バスの利用効率が悪化せず、また、動作無駄時間ら増大
しない利点が得られる。
第１図はこの発明の一実施例におけるデバイスの構成を
示すブロック図、 第２図は同一実施例の全体構成を示すブロック図、 第３図は同実施例の動作を説明するためのタイミングチ
ャートである。 ｌ・・・・・・中央処理装置、２．〜２ｎ・・・・・・
デバイス、５・・・・・・アドレスデコーダ（デコーダ
）、Ｉ７・・・・・・ゲート回路（抽出取込部）、１８
・・・・・・ゲート回路（抽出送出部）、ＲＥＧ ｌ・
・・−・・レジスタ、ｒ（ＥＣ２・・・・・・レジスタ
（抽出取込部）、ＲＥＧ３・・・・・レジスタ（抽出送
出部） 第２図 ｔ＋ ｔ２ｔ３
示すブロック図、 第２図は同一実施例の全体構成を示すブロック図、 第３図は同実施例の動作を説明するためのタイミングチ
ャートである。 ｌ・・・・・・中央処理装置、２．〜２ｎ・・・・・・
デバイス、５・・・・・・アドレスデコーダ（デコーダ
）、Ｉ７・・・・・・ゲート回路（抽出取込部）、１８
・・・・・・ゲート回路（抽出送出部）、ＲＥＧ ｌ・
・・−・・レジスタ、ｒ（ＥＣ２・・・・・・レジスタ
（抽出取込部）、ＲＥＧ３・・・・・レジスタ（抽出送
出部） 第２図 ｔ＋ ｔ２ｔ３
Claims (1)
- 【特許請求の範囲】 １、中央処理装置と、この中央処理装置に共通データバ
スを介して接続され前記中央処理装置とデータの授受を
行う複数のデバイスとを有するデータ処理装置において
、 前記中央処理装置のアドレスデータをデコードし、これ
により、前記各デバイスのいずれか１つを選択するチッ
プセレクト信号、または、前記各デバイスをすべて動作
状態とする一斉信号のいずれかを出力するデコーダと、 前記デバイス毎に設けられるとともに、対応する前記チ
ップセレクト信号が出力されている時のみに書込可能状
態となり、かつ、前記データバスのうち特定のビットを
指定するビット指定データが前記中央処理装置によって
書き込まれるレジスタと、 前記中央処理装置から書込命令が発せられ、かつ、前記
一斉信号が出力された場合は、前記データバス上のデー
タの中から前記レジスタ内のビット指定データに対応す
るビットのデータのみを抽出して取り込む抽出取込部 とを具備することを特徴とするデータ処理装置。 ２、中央処理装置と、この中央処理装置に共通データバ
スを介して接続され前記中央処理装置とデータの授受を
行う複数のデバイスとを有するデータ処理装置において
、 前記中央処理装置のアドレスデータをデコードし、これ
により、前記各デバイスのいずれか１つを選択するチッ
プセレクト信号、または、前記各デバイスをすべて動作
状態とする一斉信号のいずれかを出力するデコーダと、 前記デバイス毎に設けられるとともに、対応する前記チ
ップセレクト信号が出力されている時のみに読出可能状
態となり、かつ、前記データバスのうち特定のビットを
指定するビット指定データが前記中央処理装置によって
書き込まれるレジスタと、 前記中央処理装置から読出命令が発せられ、かつ、前記
一斉信号が出力された場合は、前記データバスのうち前
記レジスタ内のビット指定データに対応するビットにデ
ータを出力し、他のビットをハイインピーダンス状態と
する抽出送出部とを具備することを特徴とするデータ処
理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159981A JPH0715670B2 (ja) | 1985-07-19 | 1985-07-19 | デ−タ処理装置 |
| US06/886,527 US4788642A (en) | 1985-07-19 | 1986-07-16 | Data control system allowing simultaneous communication between a host and a plurality of peripherals over predetermined bit lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60159981A JPH0715670B2 (ja) | 1985-07-19 | 1985-07-19 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6220058A true JPS6220058A (ja) | 1987-01-28 |
| JPH0715670B2 JPH0715670B2 (ja) | 1995-02-22 |
Family
ID=15705394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60159981A Expired - Fee Related JPH0715670B2 (ja) | 1985-07-19 | 1985-07-19 | デ−タ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4788642A (ja) |
| JP (1) | JPH0715670B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6423343B1 (en) | 1998-01-23 | 2002-07-23 | Usbiomaterials Corporation | Bioactive glass treatment of inflammation in skin conditions |
| EP1185247A4 (en) | 1999-04-29 | 2008-09-17 | Usbiomaterials Corp | ANTI-INFLAMMATORY BIOACTIVE GLASS PARTICLES |
| CA2377402C (en) | 1999-06-14 | 2011-01-18 | Imperial College Innovations | Silver-containing, sol-gel derived bioglass compositions |
| US7126873B2 (en) * | 2004-06-29 | 2006-10-24 | Super Talent Electronics, Inc. | Method and system for expanding flash storage device capacity |
| US9164945B2 (en) * | 2008-12-01 | 2015-10-20 | Micron Technology, Inc. | Devices, systems, and methods to synchronize parallel processing of a single data stream |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3644901A (en) * | 1969-07-24 | 1972-02-22 | Univ Iowa State | Digital system for controlling signal transfers between registers and data buses |
| US4079452A (en) * | 1976-06-15 | 1978-03-14 | Bunker Ramo Corporation | Programmable controller with modular firmware for communication control |
| US4281392A (en) * | 1979-05-01 | 1981-07-28 | Allen-Bradley Company | Memory circuit for programmable machines |
| KR100494264B1 (ko) * | 1997-11-19 | 2005-06-13 | 하마마츠 포토닉스 가부시키가이샤 | 광 검출 장치 및 이것을 사용한 촬상 장치 |
-
1985
- 1985-07-19 JP JP60159981A patent/JPH0715670B2/ja not_active Expired - Fee Related
-
1986
- 1986-07-16 US US06/886,527 patent/US4788642A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4788642A (en) | 1988-11-29 |
| JPH0715670B2 (ja) | 1995-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |