TW382667B - Semiconductor device with appropriate power consumption - Google Patents
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Description
經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(1 ) 本發明係關於一種半導體積體電路,且尤其是關於在半 導體積體電路中使用之一種減低電壓電路。 具有高度積體密度的半導體積體電路需要以減低電壓位 準操作內部電路以確保電晶體的可靠性並且減少電力消 耗。但是因爲外部介面或相似者之限制,不容易對於供應至 半導體積體電路之電壓位準有自由的設定。一般而言,在半 導體積體電路之內有內部減低電壓電路而轉換外界供應電 壓成爲所需電壓位準。 半導體積體電路通常以兩種不同模式操作,亦即,一種 f待模式和一種作用模式。當半導體積體電路的內部電路不 作用時使用等待模式,並且當內部電路作用時使用作用模 式。在例如DRAM之一種半導體記憶裝置之中,等待模式代 表等待命令輸入的裝置狀態,並且作用模式代表裝置的記憶 胞進行資料讀取/寫入操作的裝置狀態。 半導體積體電路的等待模式和作用模式就供應至內部電 路的電流量和因爲內部電路之操作所引起的AC電壓變化之 反應速度而言需要不同內部減低電壓電路特性。當在等待模 式'時,如果可以補償電晶體之中的洩露電流,則供應的電·流 量是足夠的,並且因爲內部電路不作用,對於AC電壓變化~之 起應速度可以相對地低。.另一方面,當在作用模式時,因爲 大量內部電路在操作所以需要在mA範圍內之電流量,並且爲 了配合這些內部電路同時操作所引起的AC電壓變化,所以需 要相對快的反應速度。 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公釐) (請先閱竣背面.之注意事項再填寫本頁)
1T 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(2 ) 因此,在半導體積體電路之減低電壓嚜路需要依據不同^ 形式的操作模式,亦即,等待模式或者作用模式,而受不同 的控制。 第1圖是在相關技術之半導體積體電路裝置中所使用的 內部減低電壓電路之一種電路圖。第1圖的減低電壓電路包 含在等待模式和作用模式中使用的一種內部減低電壓電路 • u ; Μ 2〇〇以及曼在作用模式中使用的一種尽部減低電壓'亀路. 2 10。該內部減低電壓電路200包含PMOS電晶體201,202, 和206以及NMOS電盧體203至20 5 »該內部減低電壓電路210 包含PMOS電晶體211和212,NMOS電晶體213至215,PMOS 電晶體216至218,以及一組反相器219。 在內部減低電壓電路200之中,PMOS電晶體201和202以 及NMOS電晶體203至205—起形成一組差分放大器。亦即, —組供應至內部壓電路之內部電壓Vi與參考電壓Vb比較,並 且當參考電壓Vb高於內部電壓Vi時,NMOS電晶體203被導通 而降低在節點N1之電壓。PMOS電晶體206因此被導通而提昇 內部電壓Vi。另一方面,當參考電壓Vb低於內部電壓Vi時, NMOS電晶體203被關閉而提昇在節點N1之電壓,因此關閉 PMOS電晶體206而降低內部電壓Vi。以此方式,PMOS電晶體 206之排極電壓被回授至,差分放大器而產生等於參考電壓Vb 之內部電壓Vi » 在內部減低電壓電路210之中’ PMOS電晶體211和212以 及NMOS電晶體213至211—起形成一組差分放大器。亦即, 一組供應至內部減低電壓電路之內部電壓Vi與參考電壓Vb (請先鬩讀·背面之注意事項再填寫本頁) ,ιτ_ 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 _B7 五、發明説明(_3 ) 經濟部中央標準局員工消費合作社印製 比較,並且當參考電壓Vb高於內部電壓Vi時,NMOS電晶體 213被導通而降低在節點N2之電壓。PMOS電晶體216因此被 導通而提昇內部電壓.Vi。另一方面,,當參考電壓Vb低於內部 電壓Vi時’ NMOS電、晶體213被關閉而提昇在節點之電壓, 因此關閉PMOS電晶體216而降低內部電壓Vi。以此方.式,. PMOS電晶體216之排極電壓被回授至差分放大器而產生等 於參考電壓Vb之內部電壓Vi。 內部減低電壓電路2 1 〇也具有1衣據指示半導體積體電路 作用模式之信號而開啓或關閉內部減低電壓電路2 1 0之功 能。亦即,有一組供_DRAM使用的/RAS(列位址引動)信號經 由反相器210.而作爲NMOS電畢體215之閘極輸入,.劉如,另 有當/RAS信號是低位時使得差拜取.大器操作。(RASX‘是經由 以/RAS信號爲輸入的緩衝器而爲低位。)PMOS電晶體217和 21 8用以箝制NMOS電晶體213和214在電壓Vcc以便防止節點 N2以及類似者之電壓成爲當差分放大器不操作φ之一種中 間電壓。 , ~~ V __ . 當等待模式時只有內部減低-電壓電路200键供、一組電 流,以致相當小量的電流以及於霉壓AC變化之相當慢響爐 速度將足夠內部減低電壓電路20,0所需》實際上,在pA範^ 的電流量以及psed #應速度將足夠。因此,從內部減低電 壓電路200提供電流至內.部電路之PMOS電晶體2ΰ6的閘極寬 度可以相對地窄。而且,差分放大器之電流消耗可以在ΡΑ之 範圍。 _;___6 本紙張尺度適用中國國家標準(CNS〉Α4規格(210X297公釐) (請先聞讀背面之注意事項再填寫本頁) -. A7 _ B7五、發明説明(4 ) 經濟部中@標率局員工消費合作社印製 當作用模式時內部減低電壓電路200提供一組電流至內 部電路,需要供應大電流,並且對於電壓AC變化之響應速度 應相當快。實際上,需要有m A範圍的電流量以及nsec之響應 速度。因此,從內部減低電壓電路2 1 〇提供電流至內部電路 之PMOS電晶體206應具有相對寬的閘極寬度。而且,差分放 大器之電流消耗應該在mA之範圍》 有可能在等待模式和作用模式之中只使用內部減低電壓 電路210 »但是,在只需要小量電流的等待模式時,因爲內 部減低電壓電路210比內部減低電壓電路200消耗更多電 力,使用內部減低電壓電路210可能導致過度的電力消耗。 例如,如果在具有五組內部減低電壓電路2 1 0之半導蠢積體 電路晶片中各組具有3 -m A電力消耗,則在內部減低電驛電路 210之電流消^箱共成爲15mA » ' 因此,如第1圖所示,應提供具有小量電力消耗之內.部減 低電壓電路200以及具有大量屬力消耗乏內部減低電壓電路 210,並且依據等待模式f者作用模式受控制。 某些半導體具有進一步分成兩姐模式之等待释式。例如, —種SDRAM(同步DRAM)具有供“料讀取/寫入操作而存取 記憶胞之一種作用模式,用以等侯命令輸入而保持輸入電路 * . - 在操作狀態閒置模式,以及輸入零路在一镡暫侵狀態之一種 失電模式: 閒置模式和失電模式之間的差異將在下面說明》 ' J ·. SDRAM利用'與時序信號同步操作並且以小信號振幅經由 匯流排而傳送資料可以得到高速操作和高速資料傳送。以此 (請先閲讀背面之事項再填寫本頁) 訂 ________7 本紙張尺度適用中國國家標準(CNS ) A4规格(21〇Χ297公釐〉 A7 B7 五、發明説明(5 ) 經濟部中央標準局員工消費合作社印製 方式經由外界匯流排之資料傳送是以小信號振幅進行。但 是,在SDRAM內部使用完全信號振幅。因此,作爲接收輸入 信號介面的SDRAM之輸入電路需要將所接受的輸入信號放 大,並且一般使用差分放大器作爲輸入電路。 第2圖是一種差分放大器例子的電路圖。第2圖的差分放 大器包含PMOS電晶體221和222以及NMOS電晶體223至 22 5。當輸入信號的電壓低於參考電壓Vref時,差分放大器提 供一組高位準信號至內部電路》貧輸入信號的電壓高於參考 電壓Vref時,一組低位準信號被供應至內部電路。在此差分 放大器之中,一組引動信號Enable在信號放大時被轉爲高位 準而導通NMOS電晶體225。 當在等侯信號輸入的閒置模式時,差分放大器應該在放 大狀態,亦即,NMOS電晶體225需要在導通狀態。因此,差 分放大器在閒置模式時消耗電流。另一方面,在失電模式時, 因爲麼,入電路在一種不作用狀'態,納VIOS零晶體225被關掉。 差分放大器在失電模式時因此並f消耗電.流》^ / 假設在晶片中有57個輸入節點,在各差分放大器中晷有 0.3 -m Α的電流消耗,則整個輸入電路在閒置模式中消耗1 7m 的電流。 ,. 相關技術在等待模式中所使用的內部減低電壓電路200 、十. 只能提供在uA範圍而電流,並且固此並不具有足夠的能力提 供閒置模式中所售的電流。另一方面,相關技術在作用模式 中所使用的內郃減低電壓電路210具有提供在mA範圍的電流 的能力,並且因此可以提供閒置模式中所需的充分電流。但 ________ 8 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲瘦背面之注意事項再填寫本頁) -訂 A7 B7五、發明説明(6 ) \ 經濟部中央標準局員工消費合作社印製 是,明顯地,因爲它被設計以便提供比閒置模式消耗更多電 流的作用模式之充份電流’所以內部減低電壓電路210具有 超出閒置模式所使用的電流供應能力。換句話說’在相關技 術中在作用模式所使用的內部減低電壓電路21〇形成在內部 減低電壓電路210之過度電力消耗。 、 因此,當半導體裝置有多數個操作模式時,需要從內部 減低電壓電路提供相當於各模式所需電流量的適當電流 量。 因此,本發明之一目的在提供可以滿足上述需求之一種 裝置和一種方法。 本發明之另一特定目的在提供一種裝置和一種方法,它 /"—' --- 們可以在半導體裝置有多數個操作模式時,從內部減低電壓 電路提供相當於各模式所需電流量的適當電.流量。 爲了達成依據本發明之目的,提出一種半導體裝置,它 在選自多於雨種的多數個操作模式之一種選定模式中操 作,包含多數個用以供應一袓內部電壓至半導體裝置之內部 電路的電壓供應電路,以及依據指示選定模式之信號而驅動 一預定數目的電壓供應電路之一組控制電路,該控制電路針 對各操作模式而改變該預定數目。 相同目的也可利用供應電流至半導體裝置之內部電路的 一種方法而達成,其中該半導體裝置在選自多於兩種的多數 個操作模式之一種選定模式中操作,該方法包含的步驟有a) 依據指示該選定模式之信號而決定操作時供.應電流至內部 電路的電壓供應電路數目,以及b)驅動供應在該選定模式中 (請先閱讀背面之注意事項 I填寫本頁) ------ _____9______ 9 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 經濟部中央標準局員工消費合作社印製 A7 , B7五、發明説明(7) 內部電路所需電流之該數目的電壓供應電路,該數目隨著各 操作磕式而變化。 、-..... - 以這種組態,可以依據模式信號指示之各模式的內部電 路所需的電流量而驅動半導體裝置內適當位置的適當數目 電壓供應電路。因此,可將內部電路電力消耗保持在所需最 小位準_。 進一步地,上述目的可利甩選擇自內部電路不作用之第 一模式,只有內部電路之輸入電路作用的第二模式.,以及形 成資料存取的第三模式之一種模式中操作的半導體裝置而 達成,該半導體裝置包含一組供應內部電壓到.至少一組內部 電路,以及在第男 • 電壓供應電路而在第一模式之中不引動電壓供應電路之一 組控制電路。 上述的半導體裝置具有電壓供應電路,’它在只有輸入電 路作用的作用模式(第三模式)和聞置模式(第二模式)中操 作,但是在全部內部電路不作用的失電模式(第一模式)中不 操作。這種組態使得對於各模式只有適當的電流量被供應, 因此將電壓供應電路之電力消耗壓制到所需最小位準》 本發明之其他目的和進一步特點將可配合附圖從下面說 明而明白。 第1圖是在相關技術半導體積體電路裝置中使用的一種 內部減低電壓電路的電路圖; 第2圖是一種差分放大器例子的電路圖; 第3圖展示本發明原理的方塊圖; 10 本紙張尺度適用中國國家標準(CNS )八4規格(210X2.97公釐〉 <請先閱讀背面之注意事項再填寫本頁) -裝 訂 丨線 經濟部中央標準局員工消費合作社印製 A7 _ B7五、發明説明(8) 、 第4圖是本發明的原理應用於一種SDRAM的組態之方塊 圖, . 第5圖是應用本發明於一種SDRAM的方塊圖;以及 第6圖展示具有一種內建邏輯電路之內部減低電壓電路 的電路構造例子之電路圖》 在下面,本發明的原理和實施例將參看附圖加以說明。 第3圖展示本發明原理的方塊圖。如第3圖所示,依據本 發明的原理,總共爲η組電路的內部減低電壓電路1〇-1至1〇_ η是由來自邏輯電路1 1之信號所驅動。邏輯電路1 1接收指示 半導體積體電路之操作模式的模式信號,並且.依據模式.信號 之邏輯操作的結果而驅動某些內部減低電壓電路10-1至10-η。亦即,內部減低電壓電路1 0-1至1 0-η的那些電路被驅動是 依據邏輯電路1 1之邏輯操作而決定。.減低電壓位準從內部減 低電壓電路10-1至1〇-η供應至半導體積體電路之內部電路。 以這種組態,可以依據模式信號指示之各模式的內部電 路所需的電流量而驅動半導體裝置內適當位置的適當巍目 電壓供應電路。因此’可將內部電路電力消耗保持在所需最_ 小位準。 第4圖是本發明的原理應用於一種SDRAM的組態之方塊 圖。在第4圖中,模式信號包含用以指示作用模式之一種作 用-模,式信號以及用以指示閒置模式之一種閒置-模式信號。 邏輯電路11包含各在一輸入端接收作用模式信號以及在另 —輸入端接收閒置模式信號的OR電路21-1至21-m。 (請先聞讀背面之注意事項再填寫本頁) -裝·
、1T 線 11 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(9) ..> < - ·' 、 OR電路21-1至21-m得到作用模式.信號和閒置模式信號之 間的邏輯和並且供應邏輯和之結果.至內部減低電壓電路1 〇打 至10-m (m < η) »亦即v內都济電壓電路丄〇-1l〇-m操作 於作用模式和閒置模式,並且將減低電壓位準供1到SDRA^M 內側的內都電路:內部滅低電壓霉路1 〇-1至1 ο-m將減低電壓 • ·ίϊ. 〆/ ’ 位準供應到在閒置模式中操作的·轉入電路有其主要目的。ί 邏輯電路11供應作用-模式信號到內’部'減低電壓%路1 〇-m +丨至1 0-η。亦即,户部減低叙顧電路1命卜m'+丨至1 (L-n只操作於 作._風模式而將減低電壓位準供應到SDRAM內側.內部電 路。內部減低電壓電路10-m + l至l'0-η將減低電壓位準供應到 在作用模式中操作而不是在閒置模式中操作的內部電路有 其主要目的。 ' 以這種組態,可以在SDRAM之閒置模式中從內萍減低電 壓電路10-1至l〇-m供應作用輸入電路所需的電流量並且在作 用模式中從內部減低電壓電路10-m + l至10-n供應包含輸入電 路之作用內部電路所需的電流量《因此,可以驅動SDRAM內 y、. 適當位置的適當數目內部減低電壓電路,而將內部電路之電 力消耗保持在所需最小位準。 第5圖是應用本發明於一種SDRAM的方塊圖。第5圖的 SDRAM包含一組位址輸入電路30’ 一組命令輸入電路31, — 組失電單元32,一組群集解碼器33,一組命令解碼器34 , — 組群集35 ’ 一組群集36,一組資料輸入/輸出電路37,以及內 部減低電壓電路50至55。群集35和36各包含一組週邊電路40 和一組核電路4 1。 12 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) -裝. 訂 線 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(巧 命令信號,例如,/RE(ras引動),/CE (cas引動),/W(寫 入),/CS(晶片選擇),CKE(時脈引動),等等,他們由外界供 應而被命令輸入電路3 1緩衝,並且被供應至命令解碼器34。 命令解碼器34將所供應的命令信號加以解碼並且解釋以便 產生一組寫入信號,一組讀取信號,一組閒置(復置或者預先 充電)信號,一組作用信號,以及類似者。該等寫入信號,讀 取信號,閒置信號,作用信號以及失電單元32所產生的失電 信號被用以控制SDRAM之內部電路。寫入信號指示出SDRAM 是在一種寫入-操作狀態(寫入模式),.並且讀取信號指示出 SDRAM是在一種讀取-操作狀態(讀取模式)。失電信號、閒置 信號、以及作用信號分別代表SDRAM的失電模式、閒置模式、 以及作用模式。 、 閒置(復置或者預先充電)信號復置SDRAM的作用模式、 讀取模式、以及寫入模式,並且..在沒有失電信號之情況將 SDRAM設定爲閬置模式。 從外源所提供的位址信號A00至A 1 4被位址輸入電路30加 以緩衝,並且該等信號之某些(亦β卩,位址信號Al、3和A 14)被供 應至群集解碼器3 3。群集解碼器3 3將所供應的位址信號A 1 3 和A14加以解碼而選擇該等群集之一。在第5圖中,爲明白起 見只示出兩組群集35和36。其餘的位址信號A00至A 12供應至 各組群集35和36。在選擇的群集35和36之一中,週邊電路40 將所供應的位址信號A00至A 1 2加以解碼以便存取核電路4 1 中一組被指示的位址。 (請先閱讀背面之注意事項再填寫本頁) .裝· 訂 丨線_ 13 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) A7 B7五、發明説明(u ) 經濟部中央標準局員工消費合作社印製 在資料-讀取操作之情況中,資料從群集3 5和36之被選擇 —組的核電路4 1之指示位址被讀取,並且當作資料DQO至 DQ3 1經由資料輸入/輸出電路37被輸出:在資料-寫入操作之 情況中,從一外源供應至資料輸入/輸出電路37的資料DQ〇至 DQ3 1被寫入至群集35和36之被選擇一組的核電路41之指示 位址。 失電單元32監視/CKE信號,並且當失電模式被指示時引 動失電信號。該失電信號供應至位址輸入電路3〇、命令輸入 電路31、以及資料輸入/輸出電路3 7而將這些電路帶入失電模 式時之一種暫停狀態。實際上,第2圖所示的差分放大器之 NMOS電晶體225,例如,被使用於這些電路之中,並且在閘 極輸入具有一組反相的失電信號。失電單元32監視/CKE信號 並且當失電模式結束時使得失電信號無效,因而使得位址輸 入電路30、命令輸入電路31、以及資料輸入/輸出電路37進入 操作。 內部減低電壓電路5 0不論SDRAM之操作模式如何均操 作,並且供應一組減低電壓位準至SDRAM的內部電路。內部 減低電壓電路50用以在失電模式時驅動失電單元32。 內部減低電壓電路51至5 5是本發明所應用的電路。和第4 圖的組態不同的是,內部減低電壓電路51至55各具有內建構 造的邏輯電路11。第6圖展示具有一種內建邏輯電路11之內 部減低電壓電路5 1的電路構造例子之電路圖。 如第6圖所示,內部減低電壓電路5 1,例如,包含組態幾 乎相同於內部減低電壓電路21〇(第1圖)的一組內部減低電壓 ________14 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先聞讀背面之洼意事項再填寫本頁)
A7 B7 五、發明説明(12 ) 電路51A,並且進一步包含作爲內建邏輯電路11的一組OR電 路6〇。內部減低電壓電路51接收閒置信號和作用信號,並且 使用OR電路6 0而得到這些信號的邏輯和。依據該邏輯和之結 果,內部減低電K電路5 1 A受控制坪操作或者不操作。 利用將邏輯電路1 1倂入內部減低電壓電路,模式-信號線 可以被直接地供應到內部減低電壓電路而傳送失電信號、閒 置信號、以及作用信號。這可簡化SDRAM之佈線,》 實際上,如第5圖所示·,因爲該電路隨時在操作所以內部 減低電壓電路50並不具有一組信號線。內部減低電壓電路5 1 和5 2接收閒置信號和作用信號,並且當閒置模式和作用模式 時供應減低電壓位準到SDRAM之內部電路。內部減低電壓電 路53至55只接收作用信號,並且只在作用模式時供應減低電 壓位準到SDRAM之內部電路。亦即,內部減低電壓電路53至 55並不像內部減低電壓電路51 —般具有OR電路60,並且關於 操作或不操作的內部減低電 '壓電路53至55之操作狀態是直 接地受作用信號控制。 經濟部中央樣準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 如第5圖所示,內部減低電壓電路50至55被放置於各位置 以便減少SDRAM晶片內減低電壓位準之空間變化》內部減低 電壓電路51和52主要用以供應減低電壓位準至位址輸入電 路30、命令輸入電路31、失電單元32、群集解碼器33、以及 命令解碼器34 »內部減低電壓電路53和54主要用以供應減低 電壓位準至群集3 5和3 6以及資料輸入/輸出電路3 7。內部減低 電壓電路5 5專門使用於供應減低電壓位準至群集3 5和3 6以 及資料輸入/輸出電路37。 15 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明(13) 在失電模式中’如前面所述’只有內部減低電壓電路50 操作而供應一組電流至失電單兀32° 在閒置模式中,除了內部減低電壓電路50之外’內部減 低電壓電路5 1和5 2操作而供應用以_驅動例如位址輸入電路 30和命令輸入電路3丨之輸入電路所需電流。 在作用模式中,除了內部減低電壓電路50至52之外,內 部減低電壓電路53至55操作’以便供應用以驅動群集35和Μ 之週邊電路40和核電路41以及資料輸入/輸出電路37所需的 電流。 以此方式,在作用模式中操作的內部電路存在於SDRAM 之所有晶片區,但是在閒置模式中只有輸入電路應被引動。 進一步地,在失電模式中只有失電單兀應被操作。考慮此點, 依據指示操作模式之模式信號(亦即’閒置信號和作用信 號),只有適當數目的內部減低電壓電路在晶片之適當位置被 操作。這使得可以將內部減低電壓電路之電力消耗對於各模 式保持在所需最小位準。 ’ 本發明已經參考特定實施例加以說明,但是並不限定於 這些實施例並且可有各種修改。 例如,第4和5圖只使用作用-模式信號(作用信號)和閒置_ 模式信號(閒置信號)以決定操作中的內部減低電壓電路數 目’。但是,可以使用所有的作用模式信號、閒置模式信號、 以及失電信號以決定操作中的內/部減低電壓電路數目。進一 步地,第6圖的例子展示倂入內部減低電壓電路之第4圖邏輯 ________16 本紙張尺度適用中國國家標準(CNS ) Μ規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) -訂 經濟部中央標準局員工消費合作社印製 A7 B7 ' -.......................................................................... 電路1 1。但是,內部減低電壓電路的邏輯操作功能可以聚在 一起.而成爲一組單一的邏輯電路。 進一步地,本發朋並不受限於這些實施例,而可有各種 的變化和修改而不脫離本發明的範疇。 本紙張尺度適用中國國家標隼(CNS ) Α4規格(210X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
A7 __B7 五、發明説明(15) 元件標號對照表 200,210 內部減低電壓電路 219 9 反相器 203,204,205,213, 214,215,223,224, 225 NMOS電晶體 201,202,206,211, 212,216,218,221, 222 PMOS電晶體 11 邏輯電路 10-1 至 l〇-n 內部減低電壓電路 21-1 至 21-m OR電路 30 位址輸入電路 31 命令輸入電路 32 失電單元 33 群集解碼器 34 命令解碼器 35,36 群集 37 資料輸入/輸出電路 50 至 55 內部減低電壓電路 40 週邊電路 41 核電路 .51A 內部減低電壓電路 60 OR電路 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製
___1R 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
Claims (1)
- 六 ' 烤請委員蛸示-本案修正後是否變更原實質内容 經濟部中央襟準局員工消費合作.社印製本紙張"^·適用中國國家標準(CNS )八4雜· .( 210X297公釐 A8 B8 C8 D8 申請專利範園第86;l〇4〇44號申請專利範圍修正本86年11月 1. 一種半導體裝置,它在選自多於兩種的多數痼操作模 式之一種選定槙式中操作,該半導體裝置具特徵於包 含有: 多數値用K供應一組內部電壓至該半導髏裝置之 內部電路的電壓供應電路(10-1至10-n) ; μ及 <依據指示該選定模式之偉號而驅動一預定數目的 該電壓供應電路(10-1至10、)之一組控制電路(11), 該控制電路(11)針對各該等操作模式而改變該預定數 目。 2. 如申請專利範圍第1項的半導體裝置,具特徵於該裝 ' 置是一種同步DRAM。 3. 如申請專利範圍第3項的半導體裝置,具特擞於該等 操作模式包含該等內部電路不作用之第一模式、在該 等内部電路內只有輸入電路作用之第二模式、以及形 成資料存取之第三模式.,並且該控制電路(11)控制該 預定數目以至於在該第三模式中是最大,在該第二模 式中是第二大,並且在該第一模式中是最小。 4. 如申請專利範圍第4項的半導體裝置,具特徴於該控 制電路(11)依據指示該等操作模式的信號之邏輯操作 結果而決定該預定數目。 5. 如申請專利範圍第1項的半導體裝置,具特徽於該控 制電路(11)供應於一組分別的電壓供應電路。 6. —種供應電流至一組半導體裝置之內部電路的方法’ 其中該半導體裝置在選自多於兩種的多數個操作 19六 ' 烤請委員蛸示-本案修正後是否變更原實質内容 經濟部中央襟準局員工消費合作.社印製本紙張"^·適用中國國家標準(CNS )八4雜· .( 210X297公釐 A8 B8 C8 D8 申請專利範園第86;l〇4〇44號申請專利範圍修正本86年11月 1. 一種半導體裝置,它在選自多於兩種的多數痼操作模 式之一種選定槙式中操作,該半導體裝置具特徵於包 含有: 多數値用K供應一組內部電壓至該半導髏裝置之 內部電路的電壓供應電路(10-1至10-n) ; μ及 <依據指示該選定模式之偉號而驅動一預定數目的 該電壓供應電路(10-1至10、)之一組控制電路(11), 該控制電路(11)針對各該等操作模式而改變該預定數 目。 2. 如申請專利範圍第1項的半導體裝置,具特徵於該裝 ' 置是一種同步DRAM。 3. 如申請專利範圍第3項的半導體裝置,具特擞於該等 操作模式包含該等內部電路不作用之第一模式、在該 等内部電路內只有輸入電路作用之第二模式、以及形 成資料存取之第三模式.,並且該控制電路(11)控制該 預定數目以至於在該第三模式中是最大,在該第二模 式中是第二大,並且在該第一模式中是最小。 4. 如申請專利範圍第4項的半導體裝置,具特徴於該控 制電路(11)依據指示該等操作模式的信號之邏輯操作 結果而決定該預定數目。 5. 如申請專利範圍第1項的半導體裝置,具特徽於該控 制電路(11)供應於一組分別的電壓供應電路。 6. —種供應電流至一組半導體裝置之內部電路的方法’ 其中該半導體裝置在選自多於兩種的多數個操作 19A8 B8 C8 __ D8 ______ ___ 六、申請專利範圍 » . 之一種選定模式中操作,該方法具特徵於包含有步驟 a) 依據指示該選定模式之信號而決定操作時供應 .該電流至該等內部電路的電壓供應電路(10-1至l〇-n) 之數目;Μ及 b) 驅動該數目的該等電壓供應電路(10-1至1〇-η) Μ便供應在該選定模式中該等內部電路所需電流,該 數目隨著各該等操作模式而變化。 7. 如申請專利範圍第6項的方法,具特徵於該半導髏裝 置包含一種同步DRAM。 8. 如申請專利範圍第7項的方法,具特徽於該等操作模 式包含該等內部電路不作用之第一模式、在該等内部 電路內只有輸入電路作用之第二模式、以及形成資料 存取之第三模式,並且該步驟a)決定該預定數目以至 於在該第三模式中是最大,在該第二模式中是第二大 ,並且在該第一模式中是最小。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) - 9_如申請專利範圍第6項的方法,具特徽於該步驟a)依 據指示該等操作模式的信號之邏輯操作結果而決定該 預定數目。 10·—種操作於一組模式的半導體裝置,該模式選自内部 電路不作用之第一模式,在該等內部電路內只有輸入 電路作用之第二模式,Μ及形成資料存取之第三模式 ,該半導體裝置具特徵於包含有: 供應一組内部電壓到該等內部電路的電壓供應電 本紙浪尺度適用中國國家標準(CNS)A4規格(210Χ297公釐) -20 - 申請專利範圍 A8 B8 C8 D8 路(51 , 52) ; M及在該第二模式和該第三模式時引動該等電壓供應 電路(51,52)但是在該第一模式時不引動該等電壓供 應電路之一組控制電路(11)。 (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 •i·试忠ρ # 15伞圃國宏摄搫(CNS ) Α4規格(210 X 297公釐) 21
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27474596A JP3319960B2 (ja) | 1996-10-17 | 1996-10-17 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW382667B true TW382667B (en) | 2000-02-21 |
Family
ID=17546006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW086104044A TW382667B (en) | 1996-10-17 | 1997-03-28 | Semiconductor device with appropriate power consumption |
Country Status (4)
Country | Link |
---|---|
US (1) | US5804893A (zh) |
JP (1) | JP3319960B2 (zh) |
KR (1) | KR100238928B1 (zh) |
TW (1) | TW382667B (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN103389786A (zh) * | 2013-07-24 | 2013-11-13 | 北京百度网讯科技有限公司 | 主板直流电源设计方法与装置 |
CN106028110A (zh) * | 2016-07-13 | 2016-10-12 | 福建捷联电子有限公司 | 具有电源与环境监测功能的液晶电视或显示器 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP4017248B2 (ja) * | 1998-04-10 | 2007-12-05 | 株式会社日立製作所 | 半導体装置 |
JP2000200110A (ja) * | 1999-01-05 | 2000-07-18 | Mitsubishi Electric Corp | 電圧降下回路 |
JP2001338489A (ja) * | 2000-05-24 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置 |
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JP3724464B2 (ja) * | 2002-08-19 | 2005-12-07 | 株式会社デンソー | 半導体圧力センサ |
JP4488800B2 (ja) * | 2004-06-14 | 2010-06-23 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
KR100687875B1 (ko) | 2005-06-29 | 2007-02-27 | 주식회사 하이닉스반도체 | 기준전압 발생회로 |
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KR100699872B1 (ko) | 2005-11-02 | 2007-03-28 | 삼성전자주식회사 | 전압 펌프의 수를 조절할 수 있는 상 변화 메모리 장치 및기입 구동 전압 발생 방법 |
KR100734306B1 (ko) * | 2006-01-17 | 2007-07-02 | 삼성전자주식회사 | 딥 파워 다운 모드 탈출 후 전원 레벨을 조기에안정화시키는 메모리 장치 |
KR100766376B1 (ko) | 2006-06-12 | 2007-10-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 전압 생성 장치 |
KR100795014B1 (ko) * | 2006-09-13 | 2008-01-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 내부전압 발생기 |
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KR20100055035A (ko) * | 2008-11-17 | 2010-05-26 | 주식회사 하이닉스반도체 | 내부전압 생성을 위한 집적회로 |
TW201027312A (en) * | 2009-01-09 | 2010-07-16 | Asustek Comp Inc | Method for adjusting supplied power in computer system |
WO2012099956A1 (en) * | 2011-01-18 | 2012-07-26 | Gt Urological, Llc | Vessel occlusive device and method of occluding a vessel |
JP5677930B2 (ja) | 2011-08-31 | 2015-02-25 | 株式会社東芝 | 半導体スイッチ及び無線機器 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60176121A (ja) * | 1984-02-22 | 1985-09-10 | Toshiba Corp | 電圧降下回路 |
JPH01280923A (ja) * | 1988-05-07 | 1989-11-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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- 1996-10-17 JP JP27474596A patent/JP3319960B2/ja not_active Expired - Fee Related
-
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- 1997-03-18 KR KR1019970009072A patent/KR100238928B1/ko not_active IP Right Cessation
- 1997-03-28 TW TW086104044A patent/TW382667B/zh not_active IP Right Cessation
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Publication number | Publication date |
---|---|
JP3319960B2 (ja) | 2002-09-03 |
US5804893A (en) | 1998-09-08 |
KR100238928B1 (ko) | 2000-01-15 |
JPH10125061A (ja) | 1998-05-15 |
KR19980032054A (ko) | 1998-07-25 |
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