JP2003007061A - パワーダウン電圧の制御方法及び装置と該装置を有する半導体メモリ装置 - Google Patents
パワーダウン電圧の制御方法及び装置と該装置を有する半導体メモリ装置Info
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
Abstract
(57)【要約】 （修正有）
【課題】 最小の電流変化でＤＰＤ進入及び退出を行え
るパワーダウン電圧の制御方法及び装置と該装置を有す
る半導体メモリ装置を提供する。 【解決手段】 半導体メモリのＤＰＤへの進入及びＤＰ
Ｄからの退出を制御するための装置は、前記半導体メモ
リに動作電圧を提供する複数の電圧発生器と、ＤＰＤ状
態を感知し、前記半導体メモリへの前記動作電圧の適用
を制御するためにＤＰＤ信号を発生するＤＰＤコントロ
ーラと、ＤＰＤモード進入／退出時に回路の誤ったトリ
ガを防止するために前記複数の電圧発生器のうち少なく
とも１つの電圧発生器の複数のノードを少なくとも１つ
の所定の電圧ポテンシャルにバイアスするバイアス回路
を含む。
るパワーダウン電圧の制御方法及び装置と該装置を有す
る半導体メモリ装置を提供する。 【解決手段】 半導体メモリのＤＰＤへの進入及びＤＰ
Ｄからの退出を制御するための装置は、前記半導体メモ
リに動作電圧を提供する複数の電圧発生器と、ＤＰＤ状
態を感知し、前記半導体メモリへの前記動作電圧の適用
を制御するためにＤＰＤ信号を発生するＤＰＤコントロ
ーラと、ＤＰＤモード進入／退出時に回路の誤ったトリ
ガを防止するために前記複数の電圧発生器のうち少なく
とも１つの電圧発生器の複数のノードを少なくとも１つ
の所定の電圧ポテンシャルにバイアスするバイアス回路
を含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
内部電圧制御方法及び装置に係り、特に、パワーダウン
モードへの進入、退出、または動作時に、揮発性半導体
メモリ内の内部回路を通じて揮発性半導体メモリを高い
信頼性で動作させ、電流変動を減少させるパワーダウン
電圧の制御方法及び装置と、該装置を有する半導体メモ
リ装置に関する。
内部電圧制御方法及び装置に係り、特に、パワーダウン
モードへの進入、退出、または動作時に、揮発性半導体
メモリ内の内部回路を通じて揮発性半導体メモリを高い
信頼性で動作させ、電流変動を減少させるパワーダウン
電圧の制御方法及び装置と、該装置を有する半導体メモ
リ装置に関する。
【０００２】
【従来の技術】半導体メモリ設計者は、電源の消費を少
なくしつつも大きなセル容量及び高速度を有する半導体
メモリを設計することを目的としてきた。ＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｉｅｓ）は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ）より小さなセルサ
イズを持ち、与えられたチップサイズに対してＳＲＡＭ
よりも多くのメモリ容量を提供するために、空間に限界
を有する電子装置内ではＤＲＡＭの利用が選好される。
しかし、ＤＲＡＭは一定のリフレッシュを必要とし、Ｓ
ＲＡＭに比べてより多くの電流を流す必要がある。携帯
用または移動体装置内での使用のためには、ＤＲＡＭの
小型の利点は、もし大型バッテリーが要求されるか、ま
たはバッテリーが一定の再充電を必要とする場合には、
なくなってしまう。移動体装置により多くの複雑性と機
能が備えられるほど、より多くのメモリ容量に対する要
求も自然に増えてくる。
なくしつつも大きなセル容量及び高速度を有する半導体
メモリを設計することを目的としてきた。ＤＲＡＭ（Ｄ
ｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｉｅｓ）は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ）より小さなセルサ
イズを持ち、与えられたチップサイズに対してＳＲＡＭ
よりも多くのメモリ容量を提供するために、空間に限界
を有する電子装置内ではＤＲＡＭの利用が選好される。
しかし、ＤＲＡＭは一定のリフレッシュを必要とし、Ｓ
ＲＡＭに比べてより多くの電流を流す必要がある。携帯
用または移動体装置内での使用のためには、ＤＲＡＭの
小型の利点は、もし大型バッテリーが要求されるか、ま
たはバッテリーが一定の再充電を必要とする場合には、
なくなってしまう。移動体装置により多くの複雑性と機
能が備えられるほど、より多くのメモリ容量に対する要
求も自然に増えてくる。
【０００３】多様な回路が、ＤＲＡＭの電源消費を減ら
すために設計されてきた。例えば、ＤＲＡＭがアクティ
ブモードで動作していない時、ＤＲＡＭは、ＤＲＡＭデ
ータのリフレッシュまたはホールドのために少ない電流
または最小の電流が提供される、スタンバイモードまた
はパワーダウンモードに置かれる。Ｊａｎｇによる米国
特許６，０５８，０６３号（‘０６３特許）は、スタン
バイモードまたはパワーダウンモード中にメモリ装置を
動作させるための回路を開示している。外部クロックイ
ネーブル信号ＣＫＥは、パワーダウンモードを知らせ、
入力バッファのような特定回路への電源遮断のために使
われる。図１Ａは‘０６３特許に開示された回路を示
す。ＣＫＥから誘導されたパワーダウン信号ＰＢＰＵＢ
は、パワーダウンを知らせるためにローレベルからハイ
レベルとなる。ＰＢＰＵＢは、トランジスタ３１をスイ
ッチングオフしてＶｃｃを遮断し、トランジスタ３２を
ターンオンすることによって出力を接地に引き下げる。
‘０６３特許に開示された内容はここに参照して併合す
る。
すために設計されてきた。例えば、ＤＲＡＭがアクティ
ブモードで動作していない時、ＤＲＡＭは、ＤＲＡＭデ
ータのリフレッシュまたはホールドのために少ない電流
または最小の電流が提供される、スタンバイモードまた
はパワーダウンモードに置かれる。Ｊａｎｇによる米国
特許６，０５８，０６３号（‘０６３特許）は、スタン
バイモードまたはパワーダウンモード中にメモリ装置を
動作させるための回路を開示している。外部クロックイ
ネーブル信号ＣＫＥは、パワーダウンモードを知らせ、
入力バッファのような特定回路への電源遮断のために使
われる。図１Ａは‘０６３特許に開示された回路を示
す。ＣＫＥから誘導されたパワーダウン信号ＰＢＰＵＢ
は、パワーダウンを知らせるためにローレベルからハイ
レベルとなる。ＰＢＰＵＢは、トランジスタ３１をスイ
ッチングオフしてＶｃｃを遮断し、トランジスタ３２を
ターンオンすることによって出力を接地に引き下げる。
‘０６３特許に開示された内容はここに参照して併合す
る。
【０００４】最近、いくつかのＤＲＡＭ製造者は、ＤＲ
ＡＭでディープパワーダウン（ｄｅｅｐ ｐｏｗｅｒ
ｄｏｗｎ；ＤＰＤ）動作モードへの進入（ｅｎｔｒｙ）
及びからの退出（ｅｘｉｔ）を制御するＤＰＤ信号の使
用を標準化するために、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ
Ｃｏｕｎｃｉｌ）への提案（ｐｒｏｐｏｓａｌ）を用
意した。この提案は、ＤＲＡＭが使われない時、ＤＲＡ
ＭをパワーダウンするためにＤＰＤ信号を使用し、電源
消費を減少するために用意された。
ＡＭでディープパワーダウン（ｄｅｅｐ ｐｏｗｅｒ
ｄｏｗｎ；ＤＰＤ）動作モードへの進入（ｅｎｔｒｙ）
及びからの退出（ｅｘｉｔ）を制御するＤＰＤ信号の使
用を標準化するために、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ
Ｃｏｕｎｃｉｌ）への提案（ｐｒｏｐｏｓａｌ）を用
意した。この提案は、ＤＲＡＭが使われない時、ＤＲＡ
ＭをパワーダウンするためにＤＰＤ信号を使用し、電源
消費を減少するために用意された。
【０００５】ＪＥＤＥＣに提案されたＤＰＤ進入及び退
出モードを知らせるためのプロトコルは、図１Ｂ及び１
Ｃに示されている。図１Ｂは、ＤＲＡＭがＤＰＤモード
へ入るＤＰＤ進入モードのためのプロトコルを示す。図
１Ｂに示されたように、ＤＰＤ進入モードは、クロック
イネーブル信号ＣＫＥ、チップ選択信号ＣＳ、書込みイ
ネーブル信号ＷＥがローとなり、行及び列アドレススト
ロボ信号（／ＲＡＳ及び／ＣＡＳ）がハイにある時に、
ローからハイに変わるＣＬＯＣＫ信号によりトリガされ
て知らされる。図１Ｃは、ＤＰＤ退出を知らせる。図示
されたように、ＤＰＤ退出モードは、クロックイネーブ
ル信号ＣＫＥがハイになる時に、ローからハイに変わる
ＣＬＯＣＫ信号によりトリガされて知らされる。図示さ
れたように、他の信号は、ＤＰＤ退出に影響を与えな
い。
出モードを知らせるためのプロトコルは、図１Ｂ及び１
Ｃに示されている。図１Ｂは、ＤＲＡＭがＤＰＤモード
へ入るＤＰＤ進入モードのためのプロトコルを示す。図
１Ｂに示されたように、ＤＰＤ進入モードは、クロック
イネーブル信号ＣＫＥ、チップ選択信号ＣＳ、書込みイ
ネーブル信号ＷＥがローとなり、行及び列アドレススト
ロボ信号（／ＲＡＳ及び／ＣＡＳ）がハイにある時に、
ローからハイに変わるＣＬＯＣＫ信号によりトリガされ
て知らされる。図１Ｃは、ＤＰＤ退出を知らせる。図示
されたように、ＤＰＤ退出モードは、クロックイネーブ
ル信号ＣＫＥがハイになる時に、ローからハイに変わる
ＣＬＯＣＫ信号によりトリガされて知らされる。図示さ
れたように、他の信号は、ＤＰＤ退出に影響を与えな
い。
【０００６】図１Ｂ及び１Ｃに示されたプロトコルは、
単にパワーダウンへの進入及び退出を知らせる目的で使
用または適用されるプロトコルの一例を挙げたものであ
り、変形可能なのはもちろんである。例えば、ＷＥ及び
ＣＡＳのようないくつかの、またはあらゆる制御信号
は、図示されたものと反転された信号レベルを有するこ
とも、またはＣＫＥのトリガに用いられないこともあ
る。クロックイネーブル信号と等価の任意の信号が、Ｄ
ＰＤ進入及び退出を起こすためのＣＫＥとして使用され
うる。
単にパワーダウンへの進入及び退出を知らせる目的で使
用または適用されるプロトコルの一例を挙げたものであ
り、変形可能なのはもちろんである。例えば、ＷＥ及び
ＣＡＳのようないくつかの、またはあらゆる制御信号
は、図示されたものと反転された信号レベルを有するこ
とも、またはＣＫＥのトリガに用いられないこともあ
る。クロックイネーブル信号と等価の任意の信号が、Ｄ
ＰＤ進入及び退出を起こすためのＣＫＥとして使用され
うる。
【０００７】提案されたＤＰＤの使用は、ＤＲＡＭがア
クティブ状態でない時、ＤＲＡＭをパワーダウンするの
に使われる。このようにＤＰＤモードに進入すると、セ
ルキャパシタプレート電圧、内部アレイ電源電圧、内部
周辺電源電圧、基準電源電圧のような電圧をＤＲＡＭの
内部回路に提供するための、多様な内部電源電圧発生器
がターンオフされる。そして、ＤＰＤ退出モード信号を
受け入れるために保たれる補助入力バッファを除いた、
ＤＲＡＭのほとんど全ての入力バッファがターンオフさ
れる。
クティブ状態でない時、ＤＲＡＭをパワーダウンするの
に使われる。このようにＤＰＤモードに進入すると、セ
ルキャパシタプレート電圧、内部アレイ電源電圧、内部
周辺電源電圧、基準電源電圧のような電圧をＤＲＡＭの
内部回路に提供するための、多様な内部電源電圧発生器
がターンオフされる。そして、ＤＰＤ退出モード信号を
受け入れるために保たれる補助入力バッファを除いた、
ＤＲＡＭのほとんど全ての入力バッファがターンオフさ
れる。
【０００８】
【発明が解決しようとする課題】ＤＰＤ進入及び退出の
実行において、多数の入力バッファと内部電圧発生器と
は実質的に同時にターンオン及びターンオフされる。こ
れは、ＤＲＡＭを通した大量の急激な電流変化を誘発す
る。大きな電流変化はバッテリーが発生する熱に深刻な
無理を生じ、回路の動作不能状態の原因となる。そし
て、ターンオフされた回路にある特定のノードは特定さ
れない電圧にフローティングされるか、回路が適切にタ
ーンオンしない場合は、ＤＲＡＭ内部回路の誤ったトリ
ガが生じることもある。
実行において、多数の入力バッファと内部電圧発生器と
は実質的に同時にターンオン及びターンオフされる。こ
れは、ＤＲＡＭを通した大量の急激な電流変化を誘発す
る。大きな電流変化はバッテリーが発生する熱に深刻な
無理を生じ、回路の動作不能状態の原因となる。そし
て、ターンオフされた回路にある特定のノードは特定さ
れない電圧にフローティングされるか、回路が適切にタ
ーンオンしない場合は、ＤＲＡＭ内部回路の誤ったトリ
ガが生じることもある。
【０００９】したがって、本発明が解決しようとする技
術的課題は、最小の電流変化でＤＰＤ進入及び退出を行
えるパワーダウン電圧の制御方法及び装置と該装置を有
する半導体メモリ装置を提供するところにある。
術的課題は、最小の電流変化でＤＰＤ進入及び退出を行
えるパワーダウン電圧の制御方法及び装置と該装置を有
する半導体メモリ装置を提供するところにある。
【００１０】そして、ＤＰＤ進入または退出モード中に
ＤＲＡＭが動作する時、回路の誤ったトリガを防止でき
るパワーダウン電圧の制御方法及び装置と該装置を有す
る半導体メモリ装置を提供するところにある。
ＤＲＡＭが動作する時、回路の誤ったトリガを防止でき
るパワーダウン電圧の制御方法及び装置と該装置を有す
る半導体メモリ装置を提供するところにある。
【００１１】
【課題を解決するための手段】本発明に係る半導体メモ
リのＤＰＤへの進入及びＤＰＤからの退出を制御するた
めの装置は、前記半導体メモリに動作電圧を提供する複
数の電圧発生器と、ＤＰＤ状態を感知し、前記半導体メ
モリへの前記動作電圧の適用を制御するためにＤＰＤ信
号を発生するＤＰＤコントローラと、ＤＰＤモードの進
入／退出時に回路の誤ったトリガを防止するために前記
複数の電圧発生器のうち少なくとも１つの複数のノード
を、少なくとも１つの所定の電圧ポテンシャルにバイア
スするバイアス回路とを含む。前記複数の電圧発生器
は、ＤＰＤモード中にターンオフされ、前記ＤＰＤモー
ドからの退出時にターンオンされて、前記半導体メモリ
の内部回路と、周辺回路に周辺電圧を提供する周辺電圧
発生器に動作電圧を提供にし、前記バイアス回路は、前
記内部回路の動作電圧とは異なる既知のポテンシャルに
前記周辺電圧をバイアスする周辺電圧制御回路をさらに
含む。
リのＤＰＤへの進入及びＤＰＤからの退出を制御するた
めの装置は、前記半導体メモリに動作電圧を提供する複
数の電圧発生器と、ＤＰＤ状態を感知し、前記半導体メ
モリへの前記動作電圧の適用を制御するためにＤＰＤ信
号を発生するＤＰＤコントローラと、ＤＰＤモードの進
入／退出時に回路の誤ったトリガを防止するために前記
複数の電圧発生器のうち少なくとも１つの複数のノード
を、少なくとも１つの所定の電圧ポテンシャルにバイア
スするバイアス回路とを含む。前記複数の電圧発生器
は、ＤＰＤモード中にターンオフされ、前記ＤＰＤモー
ドからの退出時にターンオンされて、前記半導体メモリ
の内部回路と、周辺回路に周辺電圧を提供する周辺電圧
発生器に動作電圧を提供にし、前記バイアス回路は、前
記内部回路の動作電圧とは異なる既知のポテンシャルに
前記周辺電圧をバイアスする周辺電圧制御回路をさらに
含む。
【００１２】望ましくは、ＤＰＤモード中に前記内部回
路に印加される前記動作電圧のバイアスポテンシャル
は、実質的に接地であり、前記周辺電圧のバイアスポテ
ンシャルは前記周辺電圧制御回路のバイアス電圧に近い
値を有する。前記周辺電圧制御回路は、出力ノード及び
バイアスノード、及びＤＰＤモード中にダイオードを通
して前記バイアスノードに連結させるために前記出力ノ
ードをスイッチングする少なくとも１つのトランジスタ
を含む。
路に印加される前記動作電圧のバイアスポテンシャル
は、実質的に接地であり、前記周辺電圧のバイアスポテ
ンシャルは前記周辺電圧制御回路のバイアス電圧に近い
値を有する。前記周辺電圧制御回路は、出力ノード及び
バイアスノード、及びＤＰＤモード中にダイオードを通
して前記バイアスノードに連結させるために前記出力ノ
ードをスイッチングする少なくとも１つのトランジスタ
を含む。
【００１３】本発明に係る半導体装置は、ＤＰＤ進入／
退出信号を含むＤＰＤ状態を知らせるための複数のＤＰ
Ｄ型信号をバッファする複数の入力バッファと、前記Ｄ
ＰＤ進入／退出信号を別途にバッファする補助バッファ
と、内部回路に動作電圧を提供する複数の電圧発生器
と、ＤＰＤ進入／退出命令をデコードするために前記Ｄ
ＰＤ型信号を受取り、ＤＰＤ進入命令がデコードされる
時に、前記電圧発生器をターンオフし、前記補助バッフ
ァを除いた前記複数のバッファをターンオフするために
電圧発生器制御信号を出力するＤＰＤ制御回路と、前記
ＤＰＤ退出命令の受信時に電圧パルスを発する自動パル
ス発生器とを含む。前記自動パルス発生器は、２つの入
力のうち１つからＤＰＤ退出信号を直接受取り、前記２
つの入力のうち他の１つから前記ＤＰＤ退出信号の遅延
されたバージョンを受取る２入力論理ゲートを含む。
退出信号を含むＤＰＤ状態を知らせるための複数のＤＰ
Ｄ型信号をバッファする複数の入力バッファと、前記Ｄ
ＰＤ進入／退出信号を別途にバッファする補助バッファ
と、内部回路に動作電圧を提供する複数の電圧発生器
と、ＤＰＤ進入／退出命令をデコードするために前記Ｄ
ＰＤ型信号を受取り、ＤＰＤ進入命令がデコードされる
時に、前記電圧発生器をターンオフし、前記補助バッフ
ァを除いた前記複数のバッファをターンオフするために
電圧発生器制御信号を出力するＤＰＤ制御回路と、前記
ＤＰＤ退出命令の受信時に電圧パルスを発する自動パル
ス発生器とを含む。前記自動パルス発生器は、２つの入
力のうち１つからＤＰＤ退出信号を直接受取り、前記２
つの入力のうち他の１つから前記ＤＰＤ退出信号の遅延
されたバージョンを受取る２入力論理ゲートを含む。
【００１４】本発明の一実施形態によれば、前記１つの
電圧発生器がパワーダウンモードで動作しているか否か
を決定するために、前記複数の電圧発生器のうち少なく
とも１つの前記電圧出力を検出する電源電圧検出器と、
前記ＤＰＤ進入／退出信号及び前記電源電圧検出器の出
力を入力として受取り、前記ＤＰＤ進入／退出信号がＤ
ＰＤ退出モードを示し、前記１つの電圧発生器が実質的
に接地電圧を発生する時、ＤＰＤ退出信号を出力するイ
ンターロック回路とをさらに含む。前記インターロック
回路は、前記１つの電圧発生器が実質的に接地電圧以外
の電圧を出力する時に、前記ＤＰＤ進入／退出信号の前
記出力を遮断するために交差連結した論理ゲートを含
む。
電圧発生器がパワーダウンモードで動作しているか否か
を決定するために、前記複数の電圧発生器のうち少なく
とも１つの前記電圧出力を検出する電源電圧検出器と、
前記ＤＰＤ進入／退出信号及び前記電源電圧検出器の出
力を入力として受取り、前記ＤＰＤ進入／退出信号がＤ
ＰＤ退出モードを示し、前記１つの電圧発生器が実質的
に接地電圧を発生する時、ＤＰＤ退出信号を出力するイ
ンターロック回路とをさらに含む。前記インターロック
回路は、前記１つの電圧発生器が実質的に接地電圧以外
の電圧を出力する時に、前記ＤＰＤ進入／退出信号の前
記出力を遮断するために交差連結した論理ゲートを含
む。
【００１５】本発明に係る半導体メモリのＤＰＤへの進
入及びＤＰＤからの退出を制御する方法は、複数の電圧
発生器に動作電圧を提供する段階と、ＤＰＤ状態を感知
し、前記半導体メモリに前記動作電圧の適用を制御する
ためにＤＰＤ信号を発生する段階であって、前記複数の
電圧発生器はＤＰＤモード中にターンオフされ、動作電
圧を前記半導体メモリの内部回路に提供するためにＤＰ
Ｄモードの退出時にターンオンされる段階と、ＤＰＤモ
ード中に前記複数の電圧発生器の少なくとも１つの動作
を保つために前記複数の電圧発生器のうち少なくとも１
つの電圧発生器の複数個のノードを少なくとも１つの所
定の電圧ポテンシャルにバイアスする段階とを含む。
入及びＤＰＤからの退出を制御する方法は、複数の電圧
発生器に動作電圧を提供する段階と、ＤＰＤ状態を感知
し、前記半導体メモリに前記動作電圧の適用を制御する
ためにＤＰＤ信号を発生する段階であって、前記複数の
電圧発生器はＤＰＤモード中にターンオフされ、動作電
圧を前記半導体メモリの内部回路に提供するためにＤＰ
Ｄモードの退出時にターンオンされる段階と、ＤＰＤモ
ード中に前記複数の電圧発生器の少なくとも１つの動作
を保つために前記複数の電圧発生器のうち少なくとも１
つの電圧発生器の複数個のノードを少なくとも１つの所
定の電圧ポテンシャルにバイアスする段階とを含む。
【００１６】本発明の他の実施形態によれば、半導体メ
モリのＤＰＤへの進入及びＤＰＤからの退出を制御する
方法は、複数の電圧発生器に動作電圧を提供する手段
と、ＤＰＤ状態を感知し、前記半導体メモリに前記動作
電圧の適用を制御するためにＤＰＤ信号を発生する手段
であって、前記複数の電圧発生器はＤＰＤモード中にタ
ーンオフされ、動作電圧を前記半導体メモリの内部回路
に提供するためにＤＰＤモード退出時にターンオンされ
る手段と、ＤＰＤモード中に前記複数の電圧発生器の少
なくとも１つの動作を保つために前記複数の電圧発生器
のうち少なくとも１つの電圧発生器の複数のノードを少
なくとも１つの所定の電圧ポテンシャルにバイアスする
手段を含む。
モリのＤＰＤへの進入及びＤＰＤからの退出を制御する
方法は、複数の電圧発生器に動作電圧を提供する手段
と、ＤＰＤ状態を感知し、前記半導体メモリに前記動作
電圧の適用を制御するためにＤＰＤ信号を発生する手段
であって、前記複数の電圧発生器はＤＰＤモード中にタ
ーンオフされ、動作電圧を前記半導体メモリの内部回路
に提供するためにＤＰＤモード退出時にターンオンされ
る手段と、ＤＰＤモード中に前記複数の電圧発生器の少
なくとも１つの動作を保つために前記複数の電圧発生器
のうち少なくとも１つの電圧発生器の複数のノードを少
なくとも１つの所定の電圧ポテンシャルにバイアスする
手段を含む。
【００１７】本発明のさらに他の実施形態によれば、Ｄ
ＰＤ進入／退出信号を含むＤＰＤ状態を知らせる複数の
ＤＰＤ型信号をバッファする複数の入力バッファと、動
作電圧を内部回路に供給する複数の電圧発生器と、ＤＰ
Ｄ進入／退出命令をデコードするために前記ＤＰＤ型信
号を受取り、ＤＰＤ進入命令がデコードされる時に、前
記複数の電圧発生器と前記複数のバッファとをターンオ
フするために電圧発生器制御信号を出力する手段と、前
記ＤＰＤ退出命令の受信時に、前記内部回路の初期化に
用いられる電圧パルスを発する手段とを含む。
ＰＤ進入／退出信号を含むＤＰＤ状態を知らせる複数の
ＤＰＤ型信号をバッファする複数の入力バッファと、動
作電圧を内部回路に供給する複数の電圧発生器と、ＤＰ
Ｄ進入／退出命令をデコードするために前記ＤＰＤ型信
号を受取り、ＤＰＤ進入命令がデコードされる時に、前
記複数の電圧発生器と前記複数のバッファとをターンオ
フするために電圧発生器制御信号を出力する手段と、前
記ＤＰＤ退出命令の受信時に、前記内部回路の初期化に
用いられる電圧パルスを発する手段とを含む。
【００１８】本発明に係る半導体メモリ装置は、パワー
ダウン（ＤＰＤ）モードにおける電圧発生を制御する半
導体回路を有する半導体メモリ装置において、前記半導
体回路が、ＤＰＤ進入／退出信号を含むパワーダウン
（ＤＰＤ）状態を知らせる複数のＤＰＤ型信号をバッフ
ァする複数の入力バッファと、動作電圧を内部回路に供
給する複数の電圧発生器と、ＤＰＤ進入／退出命令をデ
コードするために前記ＤＰＤ型信号を受取り、ＤＰＤ進
入命令がデコードされる時に、前記複数の電圧発生器と
前記複数のバッファとをターンオフするために電圧発生
器制御信号を出力する手段と前記ＤＰＤ退出命令の受信
時に、前記内部回路の初期化に用いられる電圧パルスを
発生する手段とを含む
ダウン（ＤＰＤ）モードにおける電圧発生を制御する半
導体回路を有する半導体メモリ装置において、前記半導
体回路が、ＤＰＤ進入／退出信号を含むパワーダウン
（ＤＰＤ）状態を知らせる複数のＤＰＤ型信号をバッフ
ァする複数の入力バッファと、動作電圧を内部回路に供
給する複数の電圧発生器と、ＤＰＤ進入／退出命令をデ
コードするために前記ＤＰＤ型信号を受取り、ＤＰＤ進
入命令がデコードされる時に、前記複数の電圧発生器と
前記複数のバッファとをターンオフするために電圧発生
器制御信号を出力する手段と前記ＤＰＤ退出命令の受信
時に、前記内部回路の初期化に用いられる電圧パルスを
発生する手段とを含む
【発明の実施の形態】以下、添付した図面に基づいて本
発明の望ましい実施形態を説明することによって、本発
明を詳細に説明する。各図面に提示された同じ部材番号
は同じ部材を示す。
発明の望ましい実施形態を説明することによって、本発
明を詳細に説明する。各図面に提示された同じ部材番号
は同じ部材を示す。
【００１９】本発明の望ましい実施形態によれば、電源
節約動作モードへの進入、退出及び最中に、ＤＲＡＭの
内部回路を作動させるための装置及び方法が提供され
る。本発明の態様によれば、電源節約モード中の漏れ電
流は減るかあるいは除去され、電源節約モードを抜け出
る時に回路がターンオンされている間の急激な電流変化
量が減り、内部回路の誤ったトリガが除去される。本発
明の望ましい実施形態は、半導体装置がＤＰＤモードへ
の進入あるいは退出する時に、入力バッファや内部電源
電圧発生器がターンオンされる場合の急激な電流変化を
減らす役割を行う。
節約動作モードへの進入、退出及び最中に、ＤＲＡＭの
内部回路を作動させるための装置及び方法が提供され
る。本発明の態様によれば、電源節約モード中の漏れ電
流は減るかあるいは除去され、電源節約モードを抜け出
る時に回路がターンオンされている間の急激な電流変化
量が減り、内部回路の誤ったトリガが除去される。本発
明の望ましい実施形態は、半導体装置がＤＰＤモードへ
の進入あるいは退出する時に、入力バッファや内部電源
電圧発生器がターンオンされる場合の急激な電流変化を
減らす役割を行う。
【００２０】本発明の望ましい実施形態に係る方法によ
れば、急激な電流変化は、例えば、内部電源電圧発生器
のターンオンのセットアップ時間の変化、異なる内部電
源電圧発生器またはバッファの駆動能力の変化、異なる
電圧発生器またはバッファのターンオンの遅延、または
電圧発生器及び入力バッファの旋回率（ｓｌｅｗ ｒａ
ｔｅ）の変化によって、減少する。
れば、急激な電流変化は、例えば、内部電源電圧発生器
のターンオンのセットアップ時間の変化、異なる内部電
源電圧発生器またはバッファの駆動能力の変化、異なる
電圧発生器またはバッファのターンオンの遅延、または
電圧発生器及び入力バッファの旋回率（ｓｌｅｗ ｒａ
ｔｅ）の変化によって、減少する。
【００２１】本発明は、ＤＰＤ進入及び退出モードにつ
いて説明されており、記載されたメモリ装置はＤＲＡＭ
についてのみ説明しているが、スタンバイモードまたは
電源節約モードで動作するあらゆるタイプの半導体メモ
リ装置に対して本発明が適用可能なものと理解されう
る。
いて説明されており、記載されたメモリ装置はＤＲＡＭ
についてのみ説明しているが、スタンバイモードまたは
電源節約モードで動作するあらゆるタイプの半導体メモ
リ装置に対して本発明が適用可能なものと理解されう
る。
【００２２】図２は、本発明の望ましい実施形態により
ＤＰＤモードでＤＲＡＭの制御を行う装置のブロック図
である。
ＤＰＤモードでＤＲＡＭの制御を行う装置のブロック図
である。
【００２３】入力バッファ５１、５２、５３、５４、５
５は／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥのような外部
入力信号を受け入れ、これらをＤＰＤ検出及び制御器１
５０に出力する。複数の内部電源電圧発生器２１０、２
２０、２３０、２４０は、プレート電圧、内部アレイ電
源電圧、基板バイアス電圧、内部周辺電圧（ＶＩＮＴ
Ｐ）及びブースト電圧のような多様なバイアス電圧と基
準電圧を、メモリ装置の内部回路４００に提供する。Ｖ
ＩＮＴＰは、ＤＲＡＭの他の内部電源電圧に共有される
特徴を持つ。本発明の実施形態の動作を説明するため、
その説明にＶＩＮＴＰが用いられる時、かかる説明がＤ
ＲＡＭの他の内部電源電圧にも適用可能なのは自明であ
る。
５は／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥのような外部
入力信号を受け入れ、これらをＤＰＤ検出及び制御器１
５０に出力する。複数の内部電源電圧発生器２１０、２
２０、２３０、２４０は、プレート電圧、内部アレイ電
源電圧、基板バイアス電圧、内部周辺電圧（ＶＩＮＴ
Ｐ）及びブースト電圧のような多様なバイアス電圧と基
準電圧を、メモリ装置の内部回路４００に提供する。Ｖ
ＩＮＴＰは、ＤＲＡＭの他の内部電源電圧に共有される
特徴を持つ。本発明の実施形態の動作を説明するため、
その説明にＶＩＮＴＰが用いられる時、かかる説明がＤ
ＲＡＭの他の内部電源電圧にも適用可能なのは自明であ
る。
【００２４】簡単に言えば、ＤＰＤ検出及び制御器１５
０が、ＤＰＤ進入及び退出モード（図１Ｂ及び１Ｃ参
照）を知らせる入力バッファ５１〜５５からの前もって
割当てられた（ｐｒｅ−ａｓｓｉｇｎｅｄ）信号の組合
わせを検出する時、多様な入力バッファ５１〜５５と内
部電源電圧発生器２１０〜２４０とをターンオフするた
めに、ＤＰＤ命令信号ＰＤＰＤＥを発生する。本実施形
態によれば、内部電源電圧発生器２１０〜２４０の出力
はＶｓｓまたは接地に落ちる。このような特性について
は後述する。入力バッファと電圧発生器とがターンオフ
されることによって、極小量の電流しか流れず、電源が
保護される。
０が、ＤＰＤ進入及び退出モード（図１Ｂ及び１Ｃ参
照）を知らせる入力バッファ５１〜５５からの前もって
割当てられた（ｐｒｅ−ａｓｓｉｇｎｅｄ）信号の組合
わせを検出する時、多様な入力バッファ５１〜５５と内
部電源電圧発生器２１０〜２４０とをターンオフするた
めに、ＤＰＤ命令信号ＰＤＰＤＥを発生する。本実施形
態によれば、内部電源電圧発生器２１０〜２４０の出力
はＶｓｓまたは接地に落ちる。このような特性について
は後述する。入力バッファと電圧発生器とがターンオフ
されることによって、極小量の電流しか流れず、電源が
保護される。
【００２５】補助入力バッファ５０は、ＤＰＤ進入及び
退出を知らせるＣＫＥのような外部パワーダウン命令信
号を単独に受け入れる。本発明の望ましい実施形態によ
れば、ＣＫＥはＤＰＤ進入を知らせるためにハイからロ
ーに、ＤＰＤ退出を知らせるためにローからハイに遷移
する。パワーダウン退出命令を感知した時に、ＤＰＤ検
出及び制御器１５０は、例えば、ＰＤＰＤＥをハイから
ローにして移行を知らせ、入力バッファ５１〜５５と内
部電源電圧発生器２１０〜２４０とをターンオンし、内
部バッファを通した外部データの通過と内部回路４００
へのバイアス電圧及び基準電圧の適用を提供する。
退出を知らせるＣＫＥのような外部パワーダウン命令信
号を単独に受け入れる。本発明の望ましい実施形態によ
れば、ＣＫＥはＤＰＤ進入を知らせるためにハイからロ
ーに、ＤＰＤ退出を知らせるためにローからハイに遷移
する。パワーダウン退出命令を感知した時に、ＤＰＤ検
出及び制御器１５０は、例えば、ＰＤＰＤＥをハイから
ローにして移行を知らせ、入力バッファ５１〜５５と内
部電源電圧発生器２１０〜２４０とをターンオンし、内
部バッファを通した外部データの通過と内部回路４００
へのバイアス電圧及び基準電圧の適用を提供する。
【００２６】ＤＰＤモード中に内部電源電圧発生器２１
０〜２４０がターンオフされて、内部回路４００の回路
がバイアスされず、回路の多数のノードがある特定され
ていない電圧レベルにフローティングされる。この回路
がターンオンされる時、特定されていない電圧レベル
は、ラッチまたは他の電圧レベルに敏感な装置を誤って
トリガすることがある。もし、電圧パルスがターンオン
の前にフローティングされたノードに適用されるなら
ば、誤ったトリガが除去される。
０〜２４０がターンオフされて、内部回路４００の回路
がバイアスされず、回路の多数のノードがある特定され
ていない電圧レベルにフローティングされる。この回路
がターンオンされる時、特定されていない電圧レベル
は、ラッチまたは他の電圧レベルに敏感な装置を誤って
トリガすることがある。もし、電圧パルスがターンオン
の前にフローティングされたノードに適用されるなら
ば、誤ったトリガが除去される。
【００２７】自動パルス発生器３００は、補助入力バッ
ファ５０からのＤＰＤ退出命令を検出し、パルスＡＰを
発生する。ＡＰパルスは、内部回路のターンオンを初期
化させるために内部回路４００に伝送される。自動パル
スＡＰは、メモリ装置の内部回路４００内にあるラッチ
回路のノードに印加される。
ファ５０からのＤＰＤ退出命令を検出し、パルスＡＰを
発生する。ＡＰパルスは、内部回路のターンオンを初期
化させるために内部回路４００に伝送される。自動パル
スＡＰは、メモリ装置の内部回路４００内にあるラッチ
回路のノードに印加される。
【００２８】図３は、自動パルス発生器の一例を示す。
【００２９】図３に示されたように、補助入力バッファ
５０によりバッファリングされたＣＫＥ信号ＣＫＥＢ
は、１つの２入力ＮＯＲゲート３１０に直接印加され
る。これと同一なＣＫＥＢ信号は、ＮＯＲゲート１３０
の出力によりＡＰ信号を発するために、ＣＫＥＢ信号が
反転されて遅延されるように一連のインバータ３２０、
３２５、３３０を通過する。このような自動パルス発生
器は、インバータ３２０、３２５、３３０の遅延と同じ
パルス幅を有するポジティブ進行パルスを発生する。図
３に示された回路と等価な構造を有する回路によりロー
進行パルスが生じうるということ、及びＮＡＮＤゲート
が使用されることは、当業者に自明なことである。ＡＰ
パルスは、またＣＫＥＢ信号の代わりにＤＰＤ命令信号
ＰＤＰＤＥからも生じうる。
５０によりバッファリングされたＣＫＥ信号ＣＫＥＢ
は、１つの２入力ＮＯＲゲート３１０に直接印加され
る。これと同一なＣＫＥＢ信号は、ＮＯＲゲート１３０
の出力によりＡＰ信号を発するために、ＣＫＥＢ信号が
反転されて遅延されるように一連のインバータ３２０、
３２５、３３０を通過する。このような自動パルス発生
器は、インバータ３２０、３２５、３３０の遅延と同じ
パルス幅を有するポジティブ進行パルスを発生する。図
３に示された回路と等価な構造を有する回路によりロー
進行パルスが生じうるということ、及びＮＡＮＤゲート
が使用されることは、当業者に自明なことである。ＡＰ
パルスは、またＣＫＥＢ信号の代わりにＤＰＤ命令信号
ＰＤＰＤＥからも生じうる。
【００３０】図４は、本発明の他の実施形態により、パ
ワーダウンモードへの進行または退出中にＤＲＡＭの内
部電圧発生器及びバッファを制御するための装置を示す
ブロック図である。
ワーダウンモードへの進行または退出中にＤＲＡＭの内
部電圧発生器及びバッファを制御するための装置を示す
ブロック図である。
【００３１】この実施形態は、もし、内部電源電圧発生
器２１０、２２０、２３０、２４０が特定されていない
電圧レベルであると検出されれば、外部パワーダウン信
号ＣＫＥを“閉鎖する（ｌｏｏｋｉｎｇ−ｏｕｔ）”こ
とによって、ＤＰＤへの誤った進入またはＤＰＤからの
誤った退出を防止するのに使われる。本実施形態によれ
ば、内部電源電圧検出器２００とインターロック回路１
００は、内部電源電圧発生器２１０〜２４０の電圧出力
を検出し、ＤＰＤ退出命令が受信される時、フローティ
ングまたは特定されていない電圧レベルにより前記電圧
発生器がターンオンされることを防止するのに使われ
る。
器２１０、２２０、２３０、２４０が特定されていない
電圧レベルであると検出されれば、外部パワーダウン信
号ＣＫＥを“閉鎖する（ｌｏｏｋｉｎｇ−ｏｕｔ）”こ
とによって、ＤＰＤへの誤った進入またはＤＰＤからの
誤った退出を防止するのに使われる。本実施形態によれ
ば、内部電源電圧検出器２００とインターロック回路１
００は、内部電源電圧発生器２１０〜２４０の電圧出力
を検出し、ＤＰＤ退出命令が受信される時、フローティ
ングまたは特定されていない電圧レベルにより前記電圧
発生器がターンオンされることを防止するのに使われ
る。
【００３２】内部電源電圧検出器２００の構成は図５に
示されており、インターロック回路１００の構成は図６
に示されている。
示されており、インターロック回路１００の構成は図６
に示されている。
【００３３】図４、図５及び６を参照すれば、ＤＰＤ検
出及び制御器１５０は、ＤＰＤモードへの進入及びＤＰ
Ｄモードからの退出中の遷移、例えば、ＤＰＤ進入モー
ドを知らせるためのローからハイへのＰＤＰＤＥの遷移
と、ＤＰＤ退出モードを知らせるためのハイからローへ
の遷移のために、入力バッファ５１〜５５と内部電圧発
生器２１０〜２４０とに連結される制御信号ＰＤＰＤＥ
を出力する。
出及び制御器１５０は、ＤＰＤモードへの進入及びＤＰ
Ｄモードからの退出中の遷移、例えば、ＤＰＤ進入モー
ドを知らせるためのローからハイへのＰＤＰＤＥの遷移
と、ＤＰＤ退出モードを知らせるためのハイからローへ
の遷移のために、入力バッファ５１〜５５と内部電圧発
生器２１０〜２４０とに連結される制御信号ＰＤＰＤＥ
を出力する。
【００３４】ＰＤＰＤＥ信号は、回路がＤＰＤモードに
進入した時（ローからハイにＰＤＰＤＥが遷移された
時）、内部電源電圧検出器をターンオンするために図５
に示された回路のトランジスタＭＰ２、ＭＰ３及びＭＮ
２と連結されている。ＰＤＰＤＥがハイの時、トランジ
スタＭＰ２及びＭＮ２はターンオンされ、バイアス電圧
がトランジスタ８５を通じてトランジスタ８４に提供さ
れ、トランジスタＭＮ２を通じてＶｓｓに提供される。
トランジスタＭＰ３はＰＤＰＤＥ信号がハイならターン
オフ状態を保つ。したがって、トランジスタ８４の出力
によりノード１がフローティングされる。ＶＩＮＴＰに
より、代表的な内部電源電圧発生器（例えば、２１０）
の出力はトランジスタ８４の入力に連結される。トラン
ジスタ８４はＶＩＮＴＰがローになればターンオンされ
る。
進入した時（ローからハイにＰＤＰＤＥが遷移された
時）、内部電源電圧検出器をターンオンするために図５
に示された回路のトランジスタＭＰ２、ＭＰ３及びＭＮ
２と連結されている。ＰＤＰＤＥがハイの時、トランジ
スタＭＰ２及びＭＮ２はターンオンされ、バイアス電圧
がトランジスタ８５を通じてトランジスタ８４に提供さ
れ、トランジスタＭＮ２を通じてＶｓｓに提供される。
トランジスタＭＰ３はＰＤＰＤＥ信号がハイならターン
オフ状態を保つ。したがって、トランジスタ８４の出力
によりノード１がフローティングされる。ＶＩＮＴＰに
より、代表的な内部電源電圧発生器（例えば、２１０）
の出力はトランジスタ８４の入力に連結される。トラン
ジスタ８４はＶＩＮＴＰがローになればターンオンされ
る。
【００３５】このような構成において、ＶＩＮＴＰでの
内部電源電圧発生器の出力がローであり、ＤＰＤモード
中でＰＤＰＤＥがハイであれば、ノード１はＶｓｓまた
は接地に落ち、ＰＤＰＤＨＢでの内部電源電圧検出器２
００の出力はローとなる。ＶＩＮＴＰがハイで、ＰＤＰ
ＤＥがハイである時、ノード１での電圧レベル、すなわ
ちトランジスタ８４の出力は、ＶＩＮＴＰの電圧レベル
に依存するトランジスタ８４の状態によって特定されな
い。もし、回路がＤＰＤモードから抜け出たならば、Ｐ
ＤＰＤＥ信号はローとなり、トランジスタＭＰ２及びＭ
Ｎ２はターンオフされ、トランジスタ８４はバイアスさ
れない。トランジスタＭＰ３はノード１をハイレバル、
すなわち外部バイアス電圧Ｖｃｃの電位に引上げるため
にターンオンされる。
内部電源電圧発生器の出力がローであり、ＤＰＤモード
中でＰＤＰＤＥがハイであれば、ノード１はＶｓｓまた
は接地に落ち、ＰＤＰＤＨＢでの内部電源電圧検出器２
００の出力はローとなる。ＶＩＮＴＰがハイで、ＰＤＰ
ＤＥがハイである時、ノード１での電圧レベル、すなわ
ちトランジスタ８４の出力は、ＶＩＮＴＰの電圧レベル
に依存するトランジスタ８４の状態によって特定されな
い。もし、回路がＤＰＤモードから抜け出たならば、Ｐ
ＤＰＤＥ信号はローとなり、トランジスタＭＰ２及びＭ
Ｎ２はターンオフされ、トランジスタ８４はバイアスさ
れない。トランジスタＭＰ３はノード１をハイレバル、
すなわち外部バイアス電圧Ｖｃｃの電位に引上げるため
にターンオンされる。
【００３６】図６を参照すれば、インターロック回路は
誤ったＤＰＤ退出状態を防止するために使われる。ＰＤ
ＰＤＨＢでの内部電源電圧検出器２００の出力は、ＮＡ
ＮＤゲート７１と交差連結されたＮＡＮＤゲート７２に
印加される。ＮＡＮＤゲート７１はその入力で補助バッ
ファ（図４参照）から出力されるＣＫＥＢを受け入れ
る。このＣＫＥＢは、ＤＰＤ進入または退出を知らせる
ために使われるＣＫＥをバッファリングした信号であ
る。
誤ったＤＰＤ退出状態を防止するために使われる。ＰＤ
ＰＤＨＢでの内部電源電圧検出器２００の出力は、ＮＡ
ＮＤゲート７１と交差連結されたＮＡＮＤゲート７２に
印加される。ＮＡＮＤゲート７１はその入力で補助バッ
ファ（図４参照）から出力されるＣＫＥＢを受け入れ
る。このＣＫＥＢは、ＤＰＤ進入または退出を知らせる
ために使われるＣＫＥをバッファリングした信号であ
る。
【００３７】ＤＰＤモード中にＣＫＥＢ信号はローとな
る。ノード２にあるゲート７１の出力がハイとなり、交
差連結したゲート７１の出力がハイになればゲート７２
がイネーブルされる。ＰＤＰＤＨＢがハイになれば、ゲ
ート７２の両入力はハイとなり、ＮＡＮＤゲート７１の
入力に印加されるノード３がローとなり、ＮＡＮＤゲー
ト７１がディセーブルとなり、ＣＫＥＢのレベルに関係
なくノード２がハイとなる。したがって、ＤＰＤ退出の
トリガにより望まないＣＫＥＢ信号が封鎖される。ＰＤ
ＰＤＨＢ信号がローとなる時、ＣＫＥＢ信号が通過す
る。すなわち、ＰＤＰＤＨＢ信号がローとなった後に、
ローまたはハイレバルにあるＣＫＥＢ信号がノード２に
伝送される。ハイレベルのＣＫＥＢ信号はＤＰＤ退出命
令に由来する。ＣＫＥＢ信号がインターロック回路１０
０により通過されるまでＰＤＰＤＥ信号の発生をディセ
ーブルさせるために、ＰＤＰＤ＿ＥＸＩＴによるインタ
ーロック回路の出力がＤＰＤ検出及び制御器１５０に連
結される。
る。ノード２にあるゲート７１の出力がハイとなり、交
差連結したゲート７１の出力がハイになればゲート７２
がイネーブルされる。ＰＤＰＤＨＢがハイになれば、ゲ
ート７２の両入力はハイとなり、ＮＡＮＤゲート７１の
入力に印加されるノード３がローとなり、ＮＡＮＤゲー
ト７１がディセーブルとなり、ＣＫＥＢのレベルに関係
なくノード２がハイとなる。したがって、ＤＰＤ退出の
トリガにより望まないＣＫＥＢ信号が封鎖される。ＰＤ
ＰＤＨＢ信号がローとなる時、ＣＫＥＢ信号が通過す
る。すなわち、ＰＤＰＤＨＢ信号がローとなった後に、
ローまたはハイレバルにあるＣＫＥＢ信号がノード２に
伝送される。ハイレベルのＣＫＥＢ信号はＤＰＤ退出命
令に由来する。ＣＫＥＢ信号がインターロック回路１０
０により通過されるまでＰＤＰＤＥ信号の発生をディセ
ーブルさせるために、ＰＤＰＤ＿ＥＸＩＴによるインタ
ーロック回路の出力がＤＰＤ検出及び制御器１５０に連
結される。
【００３８】回路がＤＰＤモードを抜け出る時、バイア
ス電圧及び基準電圧をＤＲＡＭの内部回路に供給するた
めに、内部バッファ及び電圧発生器がターンオンされ
る。いくつかの場合において、バイアス電圧及び基準電
圧が印加される時に望まないＤＣ経路が存在し、過度な
電流が流れる。例えば、図１Ａの従来の技術を参照すれ
ば、パワーダウン命令（ＰＢＰＵＢ）がローからハイに
なる時、トランジスタＭＮ０がターンオンされている間
にトランジスタＭＰ０がターンオフされる。瞬時の間２
つのトランジスタＭＰ０、ＭＮ０が導電される。この
時、もしＭＰ１がターンオンされるならば、ＭＰ０、Ｍ
Ｐ１及びＭＮ０を通過するＶｃｃから接地への電流経路
が存在することになる。ＭＰ０が完全にターンオフされ
るまで過度電流が流れる。同様に、パワーダウンモード
への進入時、ＰＢＰＵＢはハイからローとなり、トラン
ジスタＭＮ０が完全にターンオフされる前にトランジス
タＭＰ０がターンオンされ、ＭＰ１を通じてＶｃｃから
Ｖｓｓに電流が流れうる。
ス電圧及び基準電圧をＤＲＡＭの内部回路に供給するた
めに、内部バッファ及び電圧発生器がターンオンされ
る。いくつかの場合において、バイアス電圧及び基準電
圧が印加される時に望まないＤＣ経路が存在し、過度な
電流が流れる。例えば、図１Ａの従来の技術を参照すれ
ば、パワーダウン命令（ＰＢＰＵＢ）がローからハイに
なる時、トランジスタＭＮ０がターンオンされている間
にトランジスタＭＰ０がターンオフされる。瞬時の間２
つのトランジスタＭＰ０、ＭＮ０が導電される。この
時、もしＭＰ１がターンオンされるならば、ＭＰ０、Ｍ
Ｐ１及びＭＮ０を通過するＶｃｃから接地への電流経路
が存在することになる。ＭＰ０が完全にターンオフされ
るまで過度電流が流れる。同様に、パワーダウンモード
への進入時、ＰＢＰＵＢはハイからローとなり、トラン
ジスタＭＮ０が完全にターンオフされる前にトランジス
タＭＰ０がターンオンされ、ＭＰ１を通じてＶｃｃから
Ｖｓｓに電流が流れうる。
【００３９】図７は、過度電流の流れまたは誤ったトリ
ガ無しにＤＰＤモードに進入して抜け出る時の、電圧発
生器のターンオン及びターンオフのために内部電源電圧
発生器に適用されうる回路を示す。
ガ無しにＤＰＤモードに進入して抜け出る時の、電圧発
生器のターンオン及びターンオフのために内部電源電圧
発生器に適用されうる回路を示す。
【００４０】図８は、図７の回路に印加するためにＤＰ
Ｄ命令信号をＰＤＰＤＥ０とＰＤＰＤＥ１とに分離する
回路を示す。図７及び図８の動作はトランジスタＭＰ４
及びＭＮ４が同時にターンオンされないようにする。
Ｄ命令信号をＰＤＰＤＥ０とＰＤＰＤＥ１とに分離する
回路を示す。図７及び図８の動作はトランジスタＭＰ４
及びＭＮ４が同時にターンオンされないようにする。
【００４１】図９は、図８に示された回路によってＰＤ
ＰＤＥ信号からＰＤＰＤＥ０及びＰＤＰＤＥ１信号が生
じることを示すタイミング図である。図８及び図９を参
照すれば、ＰＤＰＤＥ命令信号はディレー１０１及び１
０２を通して２入力ＮＯＲゲート１０３及び２入力ＮＡ
ＮＤゲート１０４に各々印加される。ＰＤＰＤＥのロー
からハイへのパルス発生時、ＮＯＲゲート１０３の出力
はハイからローに直ちに変化することになり、インバー
タ１０５を通じてＰＤＰＤＥ０のローからハイへのパル
スが発生される。
ＰＤＥ信号からＰＤＰＤＥ０及びＰＤＰＤＥ１信号が生
じることを示すタイミング図である。図８及び図９を参
照すれば、ＰＤＰＤＥ命令信号はディレー１０１及び１
０２を通して２入力ＮＯＲゲート１０３及び２入力ＮＡ
ＮＤゲート１０４に各々印加される。ＰＤＰＤＥのロー
からハイへのパルス発生時、ＮＯＲゲート１０３の出力
はハイからローに直ちに変化することになり、インバー
タ１０５を通じてＰＤＰＤＥ０のローからハイへのパル
スが発生される。
【００４２】ＮＡＮＤゲート１０４の２つの入力は、そ
の出力をローにするためにはハイになるべきなので、Ｎ
ＡＮＤゲート１０４のディレー１０２を通った第２入力
においてローからハイへの遷移が生じるまで、（インバ
ータ１０６を通った）ＰＤＰＤＥ１のローからハイへの
遷移は生じなくなる。したがって、ローからハイへのＰ
ＤＰＤＥ１の遷移は、少なくともディレー１０２の遅延
時間だけＰＤＰＤＥ０の後に生じる。
の出力をローにするためにはハイになるべきなので、Ｎ
ＡＮＤゲート１０４のディレー１０２を通った第２入力
においてローからハイへの遷移が生じるまで、（インバ
ータ１０６を通った）ＰＤＰＤＥ１のローからハイへの
遷移は生じなくなる。したがって、ローからハイへのＰ
ＤＰＤＥ１の遷移は、少なくともディレー１０２の遅延
時間だけＰＤＰＤＥ０の後に生じる。
【００４３】反対に、ＰＤＰＤＥがハイからローになる
時、ＮＡＮＤゲート１０４の出力はローからハイにな
り、インバータ１０６を通してＰＤＰＤＥ１がハイから
ローになる。ＰＤＰＤＥ０はＮＯＲゲート１０３の２つ
の入力がローである場合にのみハイからローとなる。Ｐ
ＤＰＤＥ０のハイからローへの遷移は、少なくともディ
レー１０１の遅延時間だけＰＤＰＤＥ１の後に生じる。
時、ＮＡＮＤゲート１０４の出力はローからハイにな
り、インバータ１０６を通してＰＤＰＤＥ１がハイから
ローになる。ＰＤＰＤＥ０はＮＯＲゲート１０３の２つ
の入力がローである場合にのみハイからローとなる。Ｐ
ＤＰＤＥ０のハイからローへの遷移は、少なくともディ
レー１０１の遅延時間だけＰＤＰＤＥ１の後に生じる。
【００４４】図７を参照すれば、ディープパワーダウン
進入モード（ＰＤＰＤＥがローからハイになる）の間、
トランジスタＭＮ４に印加されるＰＤＰＤＥ０とトラン
ジスタＭＮ４に印加されるＰＤＰＤＥ１で、内部電源電
圧発生器は、内部電源電圧発生器をターンオフするため
のＰＭＯＳトランジスタＭＰ４を通してターンオフされ
る。そして、ＰＤＰＤＥ０がハイになった後にハイとな
るＰＤＰＤＥ１で、ＮＭＯＳトランジスタＭＮ４はＭＰ
２がターンオフされた後にのみターンオンされる。その
結果、Ｖｃｃがカットオフされるので、内部電源電圧は
Ｖｓｓに落ちるが、ＭＰ４を通してＭＮ４からＶｓｓに
電流が流れない。
進入モード（ＰＤＰＤＥがローからハイになる）の間、
トランジスタＭＮ４に印加されるＰＤＰＤＥ０とトラン
ジスタＭＮ４に印加されるＰＤＰＤＥ１で、内部電源電
圧発生器は、内部電源電圧発生器をターンオフするため
のＰＭＯＳトランジスタＭＰ４を通してターンオフされ
る。そして、ＰＤＰＤＥ０がハイになった後にハイとな
るＰＤＰＤＥ１で、ＮＭＯＳトランジスタＭＮ４はＭＰ
２がターンオフされた後にのみターンオンされる。その
結果、Ｖｃｃがカットオフされるので、内部電源電圧は
Ｖｓｓに落ちるが、ＭＰ４を通してＭＮ４からＶｓｓに
電流が流れない。
【００４５】ディープパワーダウン退出モードの間に、
ＰＤＰＤＥはハイからローになり、ＰＤＰＤＥ１はＰＤ
ＰＤＥ０がローになる前にローとなる（図９参照）。ト
ランジスタＭＮ４は、バイアス電圧を回路に提供し、一
般の動作のための内部電源電圧モードを許容するため
に、トランジスタＭＰ４がターンオンされる前にＰＤＰ
ＤＥ１によりターンオフされる。図７及び図８に示され
た回路が、任意の過渡ＤＣ経路、及びＤＰＤ進入及び退
出動作中に図７の回路にあるＶｃｃとＶｓｓとの間の電
流の流れを防止することが、確認される。
ＰＤＰＤＥはハイからローになり、ＰＤＰＤＥ１はＰＤ
ＰＤＥ０がローになる前にローとなる（図９参照）。ト
ランジスタＭＮ４は、バイアス電圧を回路に提供し、一
般の動作のための内部電源電圧モードを許容するため
に、トランジスタＭＰ４がターンオンされる前にＰＤＰ
ＤＥ１によりターンオフされる。図７及び図８に示され
た回路が、任意の過渡ＤＣ経路、及びＤＰＤ進入及び退
出動作中に図７の回路にあるＶｃｃとＶｓｓとの間の電
流の流れを防止することが、確認される。
【００４６】ディープパワーダウンモードへの進入及び
退出を制御する回路についての他の考慮は、急激な電流
変化に関する。回路がパワーダウンされたり、ＤＰＤモ
ードにある時、入力バッファと内部電源電圧発生器がタ
ーンオフされ、最小の電流しか回路を通して流れない。
回路がＤＰＤモードから退出する時、ＤＰＤモード中に
オフしている入力バッファと内部電源電圧発生器とが実
質的に同時にターンオンされ、急激な電流変化が誘発さ
れる。これはバッテリーに深刻な無理を引き起こし、半
導体メモリ装置の内部回路を動作しない状態にすること
もある。
退出を制御する回路についての他の考慮は、急激な電流
変化に関する。回路がパワーダウンされたり、ＤＰＤモ
ードにある時、入力バッファと内部電源電圧発生器がタ
ーンオフされ、最小の電流しか回路を通して流れない。
回路がＤＰＤモードから退出する時、ＤＰＤモード中に
オフしている入力バッファと内部電源電圧発生器とが実
質的に同時にターンオンされ、急激な電流変化が誘発さ
れる。これはバッテリーに深刻な無理を引き起こし、半
導体メモリ装置の内部回路を動作しない状態にすること
もある。
【００４７】本発明の望ましい実施形態は、半導体メモ
リ装置のＤＰＤモードへの進入または退出時に、入力バ
ッファと内部電源電圧発生器とがターンオンされる場合
の急激な電流変化を減らす役割を果たす。本発明の望ま
しい実施形態によれば、急激な電流の変化は、例えば、
内部電源電圧発生器のターンオンのセットアップタイム
の変化、異なる内部電源電圧発生器またはバッファの駆
動能力の変化、異なる電圧発生器またはバッファのター
ンオンの遅延、または電圧発生器及び入力バッファの旋
回率の変化によって、減少する。
リ装置のＤＰＤモードへの進入または退出時に、入力バ
ッファと内部電源電圧発生器とがターンオンされる場合
の急激な電流変化を減らす役割を果たす。本発明の望ま
しい実施形態によれば、急激な電流の変化は、例えば、
内部電源電圧発生器のターンオンのセットアップタイム
の変化、異なる内部電源電圧発生器またはバッファの駆
動能力の変化、異なる電圧発生器またはバッファのター
ンオンの遅延、または電圧発生器及び入力バッファの旋
回率の変化によって、減少する。
【００４８】図１０は、内部電源電圧発生器の駆動セッ
トアップを変化させるための実施形態を説明する。
トアップを変化させるための実施形態を説明する。
【００４９】図１０を参照すれば、装置がＤＰＤモード
にある時、ＤＰＤ命令信号ＰＤＰＤＥはハイとなり、そ
の派生信号ＰＤＰＤＥ０及びＰＤＰＤＥ１もハイとな
る。トランジスタ１１５は、内部電源電圧ＶＩＮＴＰを
Ｖｓｓに立ち下げるためにターンオンされる。トランジ
スタ１１３及び１１４がオフされた状態を保つよう、前
記トランジスタのゲートをＶｃｃにするために、トラン
ジスタ１１７がターンオンされる。ＤＰＤ退出命令が検
出されれば、（ＰＤＰＤＥ０及びＰＤＰＤＥ１がハイか
らローとなり）、トランジスタ１１７がターンオフさ
れ、トランジスタ１１５がターンオフされる。
にある時、ＤＰＤ命令信号ＰＤＰＤＥはハイとなり、そ
の派生信号ＰＤＰＤＥ０及びＰＤＰＤＥ１もハイとな
る。トランジスタ１１５は、内部電源電圧ＶＩＮＴＰを
Ｖｓｓに立ち下げるためにターンオンされる。トランジ
スタ１１３及び１１４がオフされた状態を保つよう、前
記トランジスタのゲートをＶｃｃにするために、トラン
ジスタ１１７がターンオンされる。ＤＰＤ退出命令が検
出されれば、（ＰＤＰＤＥ０及びＰＤＰＤＥ１がハイか
らローとなり）、トランジスタ１１７がターンオフさ
れ、トランジスタ１１５がターンオフされる。
【００５０】内部電源電圧発生器から発生された内部基
準電源電圧は、ノードＮ１０をＶｓｓに立ち下げるため
のトランジスタＴＸ１０、ＴＸ１１、ＴＸ１２をターン
オンさせるために提供される。トランジスタ１１４（ド
ライバー１）は、内部電源電圧ＶＩＮＴＰをＶｃｃに駆
動させるためにターンオンし始める。トランジスタ１１
２は、トランジスタ１１４のターンオン以後にトランジ
スタ１１２をターンオンさせるために、ＰＤＰＤＥ０の
遅延された信号をゲート入力として受け入れる。
準電源電圧は、ノードＮ１０をＶｓｓに立ち下げるため
のトランジスタＴＸ１０、ＴＸ１１、ＴＸ１２をターン
オンさせるために提供される。トランジスタ１１４（ド
ライバー１）は、内部電源電圧ＶＩＮＴＰをＶｃｃに駆
動させるためにターンオンし始める。トランジスタ１１
２は、トランジスタ１１４のターンオン以後にトランジ
スタ１１２をターンオンさせるために、ＰＤＰＤＥ０の
遅延された信号をゲート入力として受け入れる。
【００５１】トランジスタ１１２のターンオン時、ＶＩ
ＮＴＰにさらに多くの駆動能力を提供するために、トラ
ンジスタ１１３がバイアスされる。トランジスタ１１４
の大きさを変化させ、トランジスタ１１３を追加するこ
とによって半導体メモリ装置の内部回路４００に提供さ
れる内部電源電圧ＶＩＮＴＰのターンオンレートが変化
することが分かる。
ＮＴＰにさらに多くの駆動能力を提供するために、トラ
ンジスタ１１３がバイアスされる。トランジスタ１１４
の大きさを変化させ、トランジスタ１１３を追加するこ
とによって半導体メモリ装置の内部回路４００に提供さ
れる内部電源電圧ＶＩＮＴＰのターンオンレートが変化
することが分かる。
【００５２】したがって、もし、異なるサイズのドライ
バー（例えば、トランジスタ１１４）が異なる内部電源
電圧発生器に存在すれば、半導体メモリ装置の内部回路
４００の異なる位置に提供される内部電源電圧は、異な
る比率でターンオンされうる。幸いにも、本発明の実施
形態に係る内部回路４００をバイアスする異なる比率
は、ＤＰＤを抜け出る時に急激な電流変化を減らす役割
を果たす。
バー（例えば、トランジスタ１１４）が異なる内部電源
電圧発生器に存在すれば、半導体メモリ装置の内部回路
４００の異なる位置に提供される内部電源電圧は、異な
る比率でターンオンされうる。幸いにも、本発明の実施
形態に係る内部回路４００をバイアスする異なる比率
は、ＤＰＤを抜け出る時に急激な電流変化を減らす役割
を果たす。
【００５３】内部電源電圧発生器のターンオンを変化さ
せることにより、内部電源電圧のターンオンを変化させ
る他の方法が開示される。本発明の実施形態によれば、
ＤＰＤ命令信号ＰＤＰＤＥが遅延され、前記命令が異な
る内部電源電圧発生器に異なる時間に到着する。その結
果、内部電源電圧発生器が異なる時間にターンオンされ
る。
せることにより、内部電源電圧のターンオンを変化させ
る他の方法が開示される。本発明の実施形態によれば、
ＤＰＤ命令信号ＰＤＰＤＥが遅延され、前記命令が異な
る内部電源電圧発生器に異なる時間に到着する。その結
果、内部電源電圧発生器が異なる時間にターンオンされ
る。
【００５４】図１１及び図１２は、ＤＰＤ命令信号ＰＤ
ＰＤＥの到着時間を変化させる実施形態を説明する。
ＰＤＥの到着時間を変化させる実施形態を説明する。
【００５５】図１１を参照すれば、ＤＰＤ命令信号ＰＤ
ＰＤＥは１２１のようなインバータ／増幅器を通じて内
部電源電圧発生器２１０、２２０、２３０、２４０に送
られる。内部電圧発生器に印加される信号Ｓ１、Ｓ２、
…、Ｓｎの速度は、抵抗Ｒ１、Ｒ２、…、Ｒｎとキャパ
シタＣ１、Ｃ２、…、Ｃｎのサイズを変化させることに
よって、個別に調節されうる。インバータ／増幅器に印
加される異なるＲＣ時定数はＳ１、Ｓ２、…、ＳＮへの
ＰＤＰＤＥの到着時間を変化させる。したがって、内部
電源電圧発生器が異なる時間にターンオン／オフされ
る。
ＰＤＥは１２１のようなインバータ／増幅器を通じて内
部電源電圧発生器２１０、２２０、２３０、２４０に送
られる。内部電圧発生器に印加される信号Ｓ１、Ｓ２、
…、Ｓｎの速度は、抵抗Ｒ１、Ｒ２、…、Ｒｎとキャパ
シタＣ１、Ｃ２、…、Ｃｎのサイズを変化させることに
よって、個別に調節されうる。インバータ／増幅器に印
加される異なるＲＣ時定数はＳ１、Ｓ２、…、ＳＮへの
ＰＤＰＤＥの到着時間を変化させる。したがって、内部
電源電圧発生器が異なる時間にターンオン／オフされ
る。
【００５６】図１２を参照すれば、ＤＰＤ命令信号ＰＤ
ＰＤＥは各々が固有の遅延を有する一連のバッファ１２
６、１２７、１２８、１２９を通じて供給される。Ｓ
１、Ｓ２、Ｓ３、…、Ｓｎ信号は、それぞれの電源電圧
発生器２１０、２２０、…、２４０に適用される。内部
電源電圧発生器に適用されるバッファ１２６、１２７、
…、１２９の異なる出力を選択することにより、内部電
源電圧発生器を異なる時間にターンオンさせる。
ＰＤＥは各々が固有の遅延を有する一連のバッファ１２
６、１２７、１２８、１２９を通じて供給される。Ｓ
１、Ｓ２、Ｓ３、…、Ｓｎ信号は、それぞれの電源電圧
発生器２１０、２２０、…、２４０に適用される。内部
電源電圧発生器に適用されるバッファ１２６、１２７、
…、１２９の異なる出力を選択することにより、内部電
源電圧発生器を異なる時間にターンオンさせる。
【００５７】本発明のさらに他の実施形態によれば、Ｄ
ＲＡＭのような半導体メモリ装置がディープパワーダウ
ンモードに進入する時、内部電源電圧発生器から出力さ
れて半導体装置の内部回路４００に印加される電圧は、
内部回路４００に最小の電流しかながれないように、一
般に接地またはＶｓｓに立ち下げられる。特定の場合に
おいて、ＤＰＤモード中であっても、Ｖｓｓと異なる所
定の電圧レベルで内部回路４００の特定位置を保つこと
に利点が有る。例えば、パワーダウンモード中であって
も、あらゆる時間に対して周辺回路またはブースト回路
に所定の電圧レベルを保たせることによって、影響を受
ける回路が接地からターンオンされなくても良く、より
迅速にターンオンされうる。
ＲＡＭのような半導体メモリ装置がディープパワーダウ
ンモードに進入する時、内部電源電圧発生器から出力さ
れて半導体装置の内部回路４００に印加される電圧は、
内部回路４００に最小の電流しかながれないように、一
般に接地またはＶｓｓに立ち下げられる。特定の場合に
おいて、ＤＰＤモード中であっても、Ｖｓｓと異なる所
定の電圧レベルで内部回路４００の特定位置を保つこと
に利点が有る。例えば、パワーダウンモード中であって
も、あらゆる時間に対して周辺回路またはブースト回路
に所定の電圧レベルを保たせることによって、影響を受
ける回路が接地からターンオンされなくても良く、より
迅速にターンオンされうる。
【００５８】図１３及び図１４は、ＶＩＮＴＰで内部回
路４００に電圧を提供するための本発明の実施形態を示
す。
路４００に電圧を提供するための本発明の実施形態を示
す。
【００５９】図１３を参照すれば、本発明の実施形態で
は、ＶＩＮＴＰで所定の電圧レベルを保つために、ＤＰ
Ｄ命令信号ＰＤＰＤＥがインバータ１３１を通してトラ
ンジスタ１３２に印加される。インバータ１３１及びト
ランジスタ１３２は、外部電源電圧Ｖｃｃによりバイア
スされる。パワーダウンモード中、ＰＤＰＤＥがハイと
なり、トランジスタ１３２がターンオンされることによ
り、Ｖｃｃがトランジスタ１３４のゲートに入力され、
前記トランジスタ１３４がターンオンされる。内部電源
電圧ＶＩＮＴＰでの電位は、所定のレベルからＶｃｃに
上がる。ＤＰＤモード中、このようなレベルが保持され
る。
は、ＶＩＮＴＰで所定の電圧レベルを保つために、ＤＰ
Ｄ命令信号ＰＤＰＤＥがインバータ１３１を通してトラ
ンジスタ１３２に印加される。インバータ１３１及びト
ランジスタ１３２は、外部電源電圧Ｖｃｃによりバイア
スされる。パワーダウンモード中、ＰＤＰＤＥがハイと
なり、トランジスタ１３２がターンオンされることによ
り、Ｖｃｃがトランジスタ１３４のゲートに入力され、
前記トランジスタ１３４がターンオンされる。内部電源
電圧ＶＩＮＴＰでの電位は、所定のレベルからＶｃｃに
上がる。ＤＰＤモード中、このようなレベルが保持され
る。
【００６０】ＶＩＮＴＰでの所定のレベルは、Ｖｃｃか
らダイオードとして動作するトランジスタ１３４の電圧
降下スレショルド及びトランジスタ１３２がターンオン
される時の前記トランジスタ１３２の電圧降下を引いた
電圧レベルとなる。トランジスタ１３３は、ダイオード
のスレショルド電圧に相応する量の電圧降下をさらに提
供するために連結される。必要な場合には、トランジス
タ１３３を横切って連結されたヒューズが切られる。メ
タルライン連結は、ＶＩＮＴＰで電圧レベルを変化させ
るためにヒューズの代わりに使用されうる。
らダイオードとして動作するトランジスタ１３４の電圧
降下スレショルド及びトランジスタ１３２がターンオン
される時の前記トランジスタ１３２の電圧降下を引いた
電圧レベルとなる。トランジスタ１３３は、ダイオード
のスレショルド電圧に相応する量の電圧降下をさらに提
供するために連結される。必要な場合には、トランジス
タ１３３を横切って連結されたヒューズが切られる。メ
タルライン連結は、ＶＩＮＴＰで電圧レベルを変化させ
るためにヒューズの代わりに使用されうる。
【００６１】装置がＤＰＤモードから退出する時、ＤＰ
Ｄ命令信号ＰＤＰＤＥはハイからローになり、トランジ
スタ１３２及びトランジスタ１３４がターンオフされ
る。ＶＩＮＴＰでの内部電源電圧はフローティングさ
れ、内部電源電圧発生器２１０、２２０、…、２４０の
うち何れか１つから提供される電圧が、正規動作レベル
で動作するためにＶＩＮＴＰに印加される。
Ｄ命令信号ＰＤＰＤＥはハイからローになり、トランジ
スタ１３２及びトランジスタ１３４がターンオフされ
る。ＶＩＮＴＰでの内部電源電圧はフローティングさ
れ、内部電源電圧発生器２１０、２２０、…、２４０の
うち何れか１つから提供される電圧が、正規動作レベル
で動作するためにＶＩＮＴＰに印加される。
【００６２】図１４を参照すれば、ＤＰＤモード中に既
定のブースト電圧を提供するための本発明の望ましい実
施形態に係る回路が提供される。
定のブースト電圧を提供するための本発明の望ましい実
施形態に係る回路が提供される。
【００６３】図１３と同様に、ＤＰＤモード中にＰＤＰ
ＤＥがハイの時、トランジスタ１３６はターンオンされ
る。内部回路４００内でブースト回路に提供される内部
ブースト電圧Ｖｐｐはダイオード構造で連結されたトラ
ンジスタ１３８を通して、外部電源電圧Ｖｃｃに立ち上
げられる。トランジスタ１３８は、ＮＭＯＳトランジス
タよりなることが望ましい。トランジスタ１３７は、ブ
ースト電圧Ｖｐｐレベルの更なる電圧調整を提供する。
必要な場合には、トランジスタ１３７を横切って連結し
たヒューズは、トランジスタ１３７のスレショルド電圧
と同一の他の電圧降下を提供するために切られる。ま
た、当業者によって前記メタルラインがヒューズの代わ
りに使用されうることは自明である。
ＤＥがハイの時、トランジスタ１３６はターンオンされ
る。内部回路４００内でブースト回路に提供される内部
ブースト電圧Ｖｐｐはダイオード構造で連結されたトラ
ンジスタ１３８を通して、外部電源電圧Ｖｃｃに立ち上
げられる。トランジスタ１３８は、ＮＭＯＳトランジス
タよりなることが望ましい。トランジスタ１３７は、ブ
ースト電圧Ｖｐｐレベルの更なる電圧調整を提供する。
必要な場合には、トランジスタ１３７を横切って連結し
たヒューズは、トランジスタ１３７のスレショルド電圧
と同一の他の電圧降下を提供するために切られる。ま
た、当業者によって前記メタルラインがヒューズの代わ
りに使用されうることは自明である。
【００６４】半導体装置がＤＰＤモードから退出する
時、ＰＤＰＤＥはローとなり、トランジスタ１３６及び
１３８はターンオフされ、ブースト電圧Ｖｐｐがフロー
ティングされて、正規動作レベルでＶｐｐを提供するた
めに内部電源電圧発生器のうち１つにより生じる電圧に
よって駆動される。したがって、その内部電源電圧発生
器は、他の内部電源電圧発生器がターンオフされ、パワ
ーダウンモードの間、電圧がＶｓｓに落ちている一方
で、既定のレベルを保持するために選択的に作られてい
る。
時、ＰＤＰＤＥはローとなり、トランジスタ１３６及び
１３８はターンオフされ、ブースト電圧Ｖｐｐがフロー
ティングされて、正規動作レベルでＶｐｐを提供するた
めに内部電源電圧発生器のうち１つにより生じる電圧に
よって駆動される。したがって、その内部電源電圧発生
器は、他の内部電源電圧発生器がターンオフされ、パワ
ーダウンモードの間、電圧がＶｓｓに落ちている一方
で、既定のレベルを保持するために選択的に作られてい
る。
【００６５】前述したように、図面及び明細書で最適の
実施形態が開示された。ここで、特定の用語が使われた
が、これは単に本発明を説明するために使われたものに
過ぎず、意味限定や特許請求の範囲に記載された本発明
の範囲を制限するために使われたものではない。したが
って、当業者であればこれより多様な変形及び均等な他
実施例が可能なのを理解しうる。したがって、本発明の
真の技術的保護範囲は特許請求の範囲の技術的思想によ
って決まるべきである。
実施形態が開示された。ここで、特定の用語が使われた
が、これは単に本発明を説明するために使われたものに
過ぎず、意味限定や特許請求の範囲に記載された本発明
の範囲を制限するために使われたものではない。したが
って、当業者であればこれより多様な変形及び均等な他
実施例が可能なのを理解しうる。したがって、本発明の
真の技術的保護範囲は特許請求の範囲の技術的思想によ
って決まるべきである。
【００６６】
【発明の効果】前述したように、本発明に係るパワーダ
ウン電圧制御方法及び装置と該装置を有する半導体メモ
リ装置は、最小の電流変化でＤＰＤ進入及び退出を行え
る。
ウン電圧制御方法及び装置と該装置を有する半導体メモ
リ装置は、最小の電流変化でＤＰＤ進入及び退出を行え
る。
【００６７】そして、ＤＰＤ進入及び退出モード中にＤ
ＲＡＭが動作する時、回路の誤ったトリガを防止しう
る。
ＲＡＭが動作する時、回路の誤ったトリガを防止しう
る。
【図１Ａ】図１Ａは、パワーダウンモードを動作させる
ための従来の回路を示す図面である。
ための従来の回路を示す図面である。
【図１Ｂ】図１Ｂは、図１ＡでのＤＰＤ進入周期を示す
タイミング図である。
タイミング図である。
【図１Ｃ】図１Ｃは、図１ＡでのＤＰＤ退出周期を示す
タイミング図である。
タイミング図である。
【図２】本発明の望ましい実施形態に係るＤＰＤ動作を
行う装置を示すブロック図である。
行う装置を示すブロック図である。
【図３】図２の自動パルス信号を生じる自動パルス発生
器の回路を示す図面である。
器の回路を示す図面である。
【図４】本発明の他の望ましい実施形態によるＤＰＤモ
ード動作を行う装置を示すブロック図である。
ード動作を行う装置を示すブロック図である。
【図５】図４の内部電源電圧検出器の回路を示す図面で
ある。
ある。
【図６】図４のインターロック回路を示す図面である。
【図７】本発明の実施形態に係るＤＰＤ退出のための回
路を示す図面である。
路を示す図面である。
【図８】図７の回路の動作を有用にすべくＤＰＤ命令信
号を分割する回路を示す図面である。
号を分割する回路を示す図面である。
【図９】図８の回路動作を示すタイミング図である。
【図１０】メモリの内部回路をターンオンするセットア
ップタイムを変化させる本発明の望ましい実施形態によ
る装置を示す図面である。
ップタイムを変化させる本発明の望ましい実施形態によ
る装置を示す図面である。
【図１１】ＤＰＤ命令語の速度を変化させるための回路
を示す図面である。
を示す図面である。
【図１２】ＤＰＤ命令語の速度を変化させるための他の
回路を示す図面である。
回路を示す図面である。
【図１３】ＤＰＤモード中に内部回路に適用される電圧
を保持するための回路を示す図面である。
を保持するための回路を示す図面である。
【図１４】ＤＰＤモード中に内部回路に適用される電圧
を保持するための他の回路を示す図面である。
を保持するための他の回路を示す図面である。
５０ 補助入力バッファ
５１〜５５ 入力バッファ
１００ インターロック回路
１５０ ＤＰＤ検出及び制御器
２００ 内部電源電圧検出器
２５０ 遅延回路
２１０〜２４０ 内部電源電圧発生器
３００ 自動パルス発生器
４００ 内部回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 李宗彦
大韓民国京畿道水原市八達区靈通洞壁積谷
宇成８団地アパート822棟1804号
(72)発明者 張賢淳
大韓民国ソウル特別市瑞草区方背本洞宮殿
アパート822棟1804号
Ｆターム(参考） 5M024 AA16 AA25 BB03 BB07 BB27
BB29 BB40 DD32 FF01 FF07
FF22 FF25 GG01 GG04 PP01
PP02 PP03 PP07
Claims (32)
- 【請求項１】 半導体メモリのパワーダウン（ＤＰＤ）
モードへの進入及びＤＰＤモードからの退出を制御する
半導体装置において、 前記半導体メモリに動作電圧を提供する複数の電圧発生
器と、 ＤＰＤ状態を感知し、前記半導体メモリへの前記動作電
圧の適用を制御するためにＤＰＤ信号を発生するＤＰＤ
コントローラと、 ＤＰＤモードの進入／退出時の回路の誤ったトリガを防
止するために、前記複数の電圧発生器のうちの少なくと
も１つの電圧発生器の複数のノードを、少なくとも１つ
の所定の電圧ポテンシャルにバイアスするバイアス回路
とを含むことを特徴とする半導体装置。 - 【請求項２】 前記複数の電圧発生器は、ＤＰＤモード
中はターンオフされ、前記ＤＰＤモードからの退出時に
はターンオンされて、前記半導体メモリの内部回路と、
周辺回路に周辺電圧を提供する周辺電圧発生器とに動作
電圧を提供し、前記バイアス回路は、前記内部回路の動
作電圧とは異なる任意のポテンシャルに前記周辺電圧を
バイアスする周辺電圧制御回路をさらに含むことを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】 ＤＰＤモード中に前記内部回路に印加さ
れる前記動作電圧のバイアスポテンシャルは、実質的に
接地であり、前記周辺電圧のバイアスポテンシャルは前
記周辺電圧制御回路のバイアス電圧に近いことを特徴と
する請求項２に記載の半導体装置。 - 【請求項４】 前記周辺電圧制御回路は、出力ノード及
びバイアスノード、及びＤＰＤモード中にダイオードを
通して前記バイアスノードに連結させるために、前記出
力ノードをスイッチングする少なくとも１つのトランジ
スタを含むことを特徴とする請求項２に記載の半導体装
置。 - 【請求項５】 前記複数の電圧発生器は、ブースト電圧
を提供する追加の内部ブースト電圧発生器を備え、前記
バイアス回路は、前記内部回路に印加される前記動作電
圧のバイアスポテンシャルとは異なる任意のポテンシャ
ルに前記ブースト電圧をバイアシングするブースト電圧
制御回路をさらに含むことを特徴とする請求項１に記載
の半導体装置。 - 【請求項６】 ＤＰＤモード中に前記内部回路に印加さ
れる前記動作電圧のバイアスポテンシャルは実質的に接
地であり、前記ブースト電圧のバイアスポテンシャルは
前記ブースト電圧制御回路の前記バイアス電圧（Ｖｃ
ｃ）に近いことを特徴とする請求項５に記載の半導体装
置。 - 【請求項７】 前記ブースト電圧制御回路は、出力ノー
ド及びバイアスノード、及びＤＰＤモード中に少なくと
も１つのダイオードを通して前記バイアスノードに連結
させるために、前記出力ノードをスイッチングする少な
くとも１つのトランジスタを含むことを特徴とする請求
項５に記載の半導体装置。 - 【請求項８】 前記半導体メモリ装置はＤＲＡＭである
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項９】ＤＰＤ進入／退出信号を含むパワーダウン
（ＤＰＤ）状態を知らせるための複数のＤＰＤ型信号を
バッファリングする複数の入力バッファと、 前記ＤＰＤ進入／退出信号を別途にバッファする補助バ
ッファと、 内部回路に動作電圧を提供する複数の電圧発生器と、 ＤＰＤ進入及び退出命令をデコードするために前記ＤＰ
Ｄ型信号を受取り、ＤＰＤ進入命令がデコードされる時
に前記電圧発生器をターンオフし、前記補助バッファを
除いた前記複数のバッファをターンオフするために、電
圧発生器制御信号を出力するＤＰＤ制御回路と、 前記ＤＰＤ退出命令の受信時に電圧パルスを発生する自
動パルス発生器とを含むことを特徴とする半導体装置。 - 【請求項１０】 前記パルスは前記内部回路の初期化に
用いられることを特徴とする請求項９に記載の半導体装
置。 - 【請求項１１】 前記自動パルス発生器は、２つの入力
のうち１つからＤＰＤ退出信号を直接受取り、前記２つ
の入力のうち他の１つから前記ＤＰＤ退出信号の遅延さ
れたバージョンを受取る２入力論理ゲートを含むことを
特徴とする請求項９に記載の半導体装置。 - 【請求項１２】 前記半導体メモリ装置はＤＲＡＭであ
ることを特徴とする請求項９に記載の半導体装置。 - 【請求項１３】 前記１つの電圧発生器がパワーダウン
モードで動作しているか否かを決定するために、前記複
数の電圧発生器のうち少なくとも１つの電圧出力を検出
する電源電圧検出器と、 前記ＤＰＤ進入／退出信号及び前記電源電圧検出器の出
力を入力として受取り、前記ＤＰＤ進入／退出命令がＤ
ＰＤ退場モードを示し、前記１つの電圧発生器が実質的
に接地の電圧を発生する時に、ＤＰＤ退出信号を出力す
るインターロック回路とをさらに含むことを特徴とする
請求項９に記載の半導体装置。 - 【請求項１４】 前記インターロック回路は、前記１つ
の電圧発生器が実質的に接地電圧以外の電圧を出力する
時に、前記ＤＰＤ進入／退出信号の出力を遮断するため
に交差連結された論理ゲートを含むことを特徴とする請
求項１１に記載の半導体装置。 - 【請求項１５】内部回路に動作電圧を提供する複数の電
圧発生器と、 ＤＰＤ進入及び退出命令をデコードするためにＤＰＤ型
信号を受取り、ＤＰＤ進入命令がデコードされた時に、
前記電圧発生器をターンオフするために電圧発生器制御
信号を出力するパワーダウン（ＤＰＤ）制御回路と、 前記１つの電圧発生器がパワーダウンモードで動作して
いるか否かを決定するために、前記複数ののうちの少な
くとも１つの電圧発生器の電圧出力を検出する電源電圧
検出器と、 前記ＤＰＤ進入／退出信号及び前記電源電圧検出器の出
力を入力として受取り、前記ＤＰＤ進入／退出信号がＤ
ＰＤ退出モードを知らせ、前記１つの電圧発生器が実質
的に接地電圧を発生する時に、ＤＰＤ退出命令を出力す
るインターロック回路とを含むことを特徴とする半導体
装置。 - 【請求項１６】 前記インターロック回路は、前記１つ
の電圧発生器が実質的に接地電圧以外の電圧を出力する
時に、前記ＤＰＤ進入／退出信号の出力を遮断するため
に、交差連結された論理ゲートを含むことを特徴とする
請求項１５に記載の半導体装置。 - 【請求項１７】 前記内部回路を初期化させるために前
記ＤＰＤ退出命令の受信時に電圧パルスを発生する自動
パルス発生器をさらに含むことを特徴とする請求項１５
に記載の半導体装置。 - 【請求項１８】 前記内部回路は半導体メモリの内部回
路であることを特徴とする請求項１５に記載の半導体装
置。 - 【請求項１９】 前記半導体メモリはＤＲＡＭであるこ
とを特徴とする請求項１８に記載の半導体装置。 - 【請求項２０】 前記自動パルス発生器は、２つの入力
のうち１つからＤＰＤ退出信号を直接受取り、前記２つ
の入力のうち他の１つから前記ＤＰＤ退出信号の遅延さ
れたバージョンを受取る２入力論理ゲートを含むことを
特徴とする請求項１５に記載の半導体装置。 - 【請求項２１】 半導体メモリのパワーダウン（ＤＰ
Ｄ）への進入及びＤＰＤからの退出を制御する方法にお
いて、 複数の電圧発生器に動作電圧を提供する段階と、 ＤＰＤ状態を感知し、前記半導体メモリへの前記動作電
圧の適用を制御するためにＤＰＤ信号を発生する段階で
あって、前記複数の電圧発生器が、ＤＰＤモード中にタ
ーンオフされ、動作電圧を前記半導体メモリの内部回路
に提供するためにＤＰＤモードからの退出時にターンオ
ンされる段階と、 ＤＰＤモード中に前記複数の電圧発生器の少なくとも１
つの動作を保つために、前記複数の電圧発生器のうち少
なくとも１つの複数のノードを少なくとも１つの所定の
電圧ポテンシャルにバイアスする段階とを含むことを特
徴とする制御方法。 - 【請求項２２】 周辺回路に周辺電圧を提供する段階を
さらに含み、 前記バイアス段階は、前記内部回路の動作電圧とは異な
る既知のポテンシャルに前記周辺電圧をバイアスする段
階をさらに含むことを特徴とする請求項２１に記載の制
御方法。 - 【請求項２３】 ＤＰＤモード中に前記内部回路に印加
される動作電圧のバイアスポテンシャルは実質的に接地
であり、前記周辺電圧のバイアスポテンシャルは前記周
辺電圧制御回路のバイアス電圧に近いことを特徴とする
請求項２２に記載の制御方法。 - 【請求項２４】 前記内部回路に提供される前記動作電
圧のバイアスポテンシャルとは異なる既知のポテンシャ
ルでブースト電圧を提供する段階をさらに含むことを特
徴とする請求項２１に記載の制御方法。 - 【請求項２５】 ＤＰＤモード中に前記内部回路に印加
される前記動作電圧のバイアスポテンシャルは実質的に
接地であり、前記ブースト電圧のバイアスポテンシャル
は前記ブースト電圧のバイアス電圧（ＶＣＣ）に近いこ
とを特徴とする請求項２４に記載の制御方法。 - 【請求項２６】 半導体メモリのパワーダウン（ＤＰ
Ｄ）への進入及びＤＰＤからの退出を制御する装置にお
いて、 複数の電圧発生器に動作電圧を提供する手段と、 ＤＰＤ状態を感知し、前記半導体メモリへの前記動作電
圧の適用を制御するためにＤＰＤ信号を発生する手段で
あって、前記複数の電圧発生器が、ＤＰＤモード中にタ
ーンオフされ、ＤＰＤモード退出時にターンオンされ
て、動作電圧を前記半導体メモリの内部回路に提供する
手段と、 ＤＰＤモード中に前記複数の電圧発生器の少なくとも１
つの動作を保つために前記複数の電圧発生器のうち少な
くとも１つの電圧発生器の複数のノードを少なくとも１
つの所定の電圧ポテンシャルにバイアスする手段とを含
むことを特徴とする装置。 - 【請求項２７】 周辺回路に周辺電圧を提供する手段を
さらに含み、 前記バイアス手段は、前記内部回路の動作電圧とは異な
る既知のポテンシャルに前記周辺電圧をバイアスする手
段をさらに含むことを特徴とする請求項２６に記載の装
置。 - 【請求項２８】 前記１つの電圧発生器がパワーダウン
モードで動作しているか否かを決定するために前記複数
の電圧発生器のうち少なくとも１つの電圧出力を検出す
る手段と、 前記ＤＰＤ進入／退出信号及び前記電源電圧検出器の出
力を入力として受取り、前記ＤＰＤ進入／退出信号がＤ
ＰＤ退出モードを知らせ、前記１つの電圧発生器が実質
的に接地電圧を発生する時に、ＤＰＤ退出信号を出力す
るインターロック手段をさらに含むことを特徴とする請
求項２６に記載の装置。 - 【請求項２９】 前記インターロック手段は、前記１つ
の電圧発生器が実質的に接地電圧以外の電圧を出力する
時に、前記ＤＰＤ進入／退出信号の出力を遮断するため
に、交差連結された論理ゲートを含むことを特徴とする
請求項２８に記載の装置。 - 【請求項３０】 ＤＰＤ進入／退出信号を含むパワーダ
ウン（ＤＰＤ）状態を知らせる複数のＤＰＤ型信号をバ
ッファする複数の入力バッファと、 動作電圧を内部回路に供給する複数の電圧発生器と、 ＤＰＤ進入／退出命令をデコードするために前記ＤＰＤ
型信号を受取り、ＤＰＤ進入命令がデコードされる時
に、前記複数の電圧発生器と前記複数のバッファとをタ
ーンオフするために電圧発生器制御信号を出力する手段
と、 前記ＤＰＤ退出命令の受信時に、前記内部回路の初期化
に用いられる電圧パルスを発生する手段とを含むことを
特徴とする半導体装置。 - 【請求項３１】 前記発生手段は、２つの入力のうち１
つからＤＰＤ退出信号を直接受取り、前記２つの入力の
うち他の１つから前記ＤＰＤ退出信号の遅延されたバー
ジョンを受取る２入力論理ゲートを含むことを特徴とす
る請求項３０に記載の半導体装置。 - 【請求項３２】 パワーダウン（ＤＰＤ）モードにおけ
る電圧発生を制御する半導体回路を有する半導体メモリ
装置において、 前記半導体回路が、 ＤＰＤ進入／退出信号を含むパワーダウン（ＤＰＤ）状
態を知らせる複数のＤＰＤ型信号をバッファする複数の
入力バッファと、 動作電圧を内部回路に供給する複数の電圧発生器と、 ＤＰＤ進入／退出命令をデコードするために前記ＤＰＤ
型信号を受取り、ＤＰＤ進入命令がデコードされる時
に、前記複数の電圧発生器と前記複数のバッファとをタ
ーンオフするために電圧発生器制御信号を出力する手段
と、 前記ＤＰＤ退出命令の受信時に、前記内部回路の初期化
に用いられる電圧パルスを発生する手段とを含むことを
特徴とする半導体メモリ装置。
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