CN100474441C - 低电电压控制方法和装置 - Google Patents

低电电压控制方法和装置 Download PDF

Info

Publication number
CN100474441C
CN100474441C CNB021161879A CN02116187A CN100474441C CN 100474441 C CN100474441 C CN 100474441C CN B021161879 A CNB021161879 A CN B021161879A CN 02116187 A CN02116187 A CN 02116187A CN 100474441 C CN100474441 C CN 100474441C
Authority
CN
China
Prior art keywords
dpd
voltage
signal
circuit
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB021161879A
Other languages
English (en)
Other versions
CN1384505A (zh
Inventor
崔钟贤
柳济焕
李宗彦
张贤淳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1384505A publication Critical patent/CN1384505A/zh
Application granted granted Critical
Publication of CN100474441C publication Critical patent/CN100474441C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies

Abstract

一种控制半导体存储器的进入和退出低电(DPD)模式的半导体装置，包括：多个电压发生器，提供工作电压；DPD控制器，检测DPD条件，产生DPD信号，控制施加工作电压到半导体存储器；偏置电路，将至少一个电压发生器的多个节点偏置为至少一个预定电位以防在进入/退出DPD模式时误触发电路。另一种半导体装置包括：多个输入缓冲器，缓冲多个DPD型信号；辅助缓冲器，个别缓冲DPD进入/退出信号；多个电压发生器，向内部电路提供工作电压；DPD控制电路，接收DPD型信号以解码DPD进入和退出命令，解码DPD进入命令时输出电压发生器控制信号以关断电压发生器，关断除辅助缓冲器外的多个缓冲器；自动脉冲发生器，收到DPD退出命令时产生电压脉冲以启动半导体装置的内部电路。

Description

低电电压控制方法和装置
相互参考文献
本申请是2001年4月27日提交的序列号为60/287,249的临时申请的优先权文件。该公开在此作为整体并入作为参考。
本申请涉及共同分配的专利申请序号____(摘要编号：8729-207)
技术领域
本发明涉及在半导体存储装置中的内部电压控制方法和装置，尤其涉及一种方法和装置，其可靠地操作易失性半导体存储器，并减少当进入、退出或工作在低电模式(power down mode)下时通过易失性半导体存储器中的内部电路的电涌。
背景技术
对于半导体存储器设计者来说，长期以来的一个目标就是要设计出更高的单元容量和更快的半导体存储器，且消耗更少的功率。由于动态随机访问存储器(DRAM)具有比静态随机访问存储器(SRAM)更小的单元尺寸，因此对于给定的芯片尺寸能比SRAM提供更大的存储器容量，所以在具有空间限制的电子装置中，会优先选择使用DRAM。然而，DRAM需要不断刷新，比SRAM耗费多得多的电流。对于在便携或移动设备中的使用，如果需要更大的电池或者如果该电池需要不断的再充电，则DRAM的较小尺寸的优势就消失了。随着移动设备配备了增加的功能和复杂性的增加，对于增强的存储容量的需求也自然地增加了。因此，低功率DRAM是非常需要的。
已经设计了各种电路以减少DRAM的功率消耗。例如，当DRAM不工作在激活(active)模式下时，DRAM被置于备用或低电模式下，在该模式下提供较小或最小的电流以刷新或保持DRAM数据。授予江(Jang)的美国6,058,063号专利(’063专利)公开了一种电路，用于在备用或低电模式期间操作存储装置。外部的时钟使能信号(CKE)被用于指示低电模式和切断给诸如输入缓存器的某些电路的电源。图1A示出了在’063专利中描述的电路。来自CKE的低电信号PBPUB从低电平变为高电平，以便指示低电。通过关断晶体管31，PBPUB断开VCC，通过接通晶体管32，将输出拉到地电平。’063专利的公开内容通过引用在这里被并入。
近来，几个DRAM制造商向JEDEC(Joint Electron Device EngineeringCouncil，联合电子装置工程理事会)提出建议，以标准化在DRAM中用于控制进入或退出深低电(deep power down，DPD)工作模式的深低电(DPD)信号的使用。提出该建议是为了使用DPD信号以使DRAM在不使用时低电，从而减少功率消耗。
向JEDEC建议的用于指示DPD进入和退出模式的协议在图1B和1C中示出。图1B示出了用于DPD进入模式的协议，其中DRAM正在进入深低电模式。如图1B所示，当时钟使能(CKE)信号、芯片选择(CS)信号、写使能(WE)信号变低，而行和列地址选通(/RAS和/CAS)信号保持高电平时，由一个从低到高的CLOCK信号触发，DPD进入模式被指示。图1C指示了DPD退出。如图所示，当时钟使能(CKE)信号变高，由一个从低到高的CLOCK信号触发，DPD退出模式被指示。如图所示，其它信号不影响DPD退出。应该理解，在图1B和1C中所示的协议仅仅是示例的，为了指示低电进入和退出的目的，对该协议的各种变化可以被使用或采用。
所建议的DPD的使用是为了当DRAM不在频繁使用时使DRAM低电。因此，在进入DPD模式后，用于提供诸如单元电容器板电压、内部阵列功率电压、内部外围功率电压、参考功率电压等电压到DRAM的内部电路各种内部功率电压发生器被关断。DRAM的几乎所有输入缓存器也被关断，除了将被保持接通以接收DPD退出模式信号的辅助输入缓冲器。
在完成DPD进入和退出时，大量输入缓冲器和内部电压发生器几乎在同时被接通和关断。这引起通过DRAM的大量电涌。大的电涌在电池上引起严重的应变(strain)，产生热量和可能使电路不能工作。另外，在电路中的某些被关断的节点可能会漂移到非特定电压，如果该电路没有被适当地接通，DRAM的内部电路的误触发也可能发生。
因此，存在对用最小的电涌来完成DPD进入和退出的装置和方法的需要。也存在对用于在DRAM工作在、进入或退出DPD模式时防止电路的误触发的方法和装置的需要。
发明内容
一种半导体装置被提供来用于控制半导体存储器的进入和退出低电模式，该装置包括：多个电压发生器，用于向半导体存储器提供工作电压；DPD控制器，用于检测DPD条件和产生DPD信号来控制将工作电压施加到半导体存储器上；和偏置电路，用于将多个电压发生器中的至少一个的多个节点偏置为至少一个预定电位以防在进入/退出DPD模式的时候错误触发电路，其中多个电压发生器在DPD模式期间被关断并在退出DPD模式的时候被接通来向半导体存储器的内部电路提供工作电压，还有外围电压发生器用于向外围电路提供外围电压；偏置电路进一步包括一个外部电压控制电路，用于将外围电压偏置为一个不同于内部电路的工作电压的已知的电位。
最好，在DPD模式下对内部电路的工作电压的偏置电位基本上为地电平，并且外围电压的偏置电位接近外围电压控制电路的偏置电压。外围电压控制电路包括一个输出节点和一个偏置节点和至少一个晶体管，该晶体管用于在DPD模式下将输出节点切换为通过二极管与偏置节点连接。半导体存储器是一个DRAM。
另一种半导体装置也被提供，它包括：多个输入缓冲器，用于缓冲用于对低电(DPD)条件进行信号通知的包括DPD进入/退出信号的多个DPD型信号；辅助缓冲器，用于个别地缓冲DPD进入/退出信号；多个电压发生器，用于向内部电路提供工作电压；DPD控制电路，用于接收DPD型信号来解码DPD进入和退出命令和用于当解码DPD进入命令时输出电压发生器控制信号来关断电压发生器，并关断除了辅助缓冲器之外的多个缓冲器；自动脉冲发生器，用于在接收到DPD退出命令的时候产生一个电压脉冲以启动内部电路。自动脉冲发生器包括一个两输入逻辑门，用于在两个输入之一直接接收DPD退出信号和在两个输入的另一个接收DPD退出信号的延迟形式。
按照本发明的一个方面，电源电压检测器被提供来检测多个电压发生器中至少一个的电压输出以确定这一个电压发生器是否工作在低电模式；互锁电路，用于接收DPD进入/退出信号和电源电压检测器的输出作为输入，并用于当DPD进入/退出命令信号通知DPD退出模式和所述一个电压发生器输出一个基本上为地电平的电压的时候输出一个DPD退出信号。互锁电路包括交叉连接的逻辑门，用于当一个电压发生器输出除了基本上为地电平的电压之外的一个电压的时候，阻止DPD进入/退出信号的输出。
还提供了一种方法，用于控制半导体存储器的进入和退出低电(DPD)模式，包括步骤：向多个电压发生器提供工作电压；检测DPD条件和产生DPD信号来控制将工作电压施加到半导体存储器上，其中多个电压发生器在DPD模式下被关断、在从DPD模式退出时被接通，用于向半导体存储器的内部电路提供工作电压；并且将多个电压发生器的至少一个的多个节点偏置到至少一个预定的电位以保持多个电压发生器的至少一个在DPD模式下的工作。
按照本发明的另一方面，提供了一种装置，用于控制半导体存储器的进入和退出低电(DPD)模式，所述装置包括：用于向多个电压发生器提供工作电压的装置；用于检测DPD条件和产生DPD信号来控制向半导体存储器施加工作电压的装置，其中多个电压发生器在DPD模式下被关断并在退出DPD模式时被接通以向半导体存储器的内部电路提供工作电压；用于将多个电压发生器的至少一个的多个节点的装置偏置为一个预定的电位以保持多个电压发生器的至少一个在DPD模式下的工作的装置；用于检测多个电压发生器的至少一个的电压输出以确定这一个电压发生器是否工作在低电模式中的装置；和互锁装置，用于接收DPD进入/退出信号和电源电压检测器的输出作为输入，并用于当DPD进入/退出命令信号通知DPD退出模式和所述一个电压发生器输出基本上为地电平的一个电压的时候，输出一个DPD退出命令。
按照本发明的另一个方面，还提供了一种半导体装置，包括：多个输入缓冲器，用于缓冲用于对低电(DPD)条件进行信号通知的包括DPD进入/退出信号的多个DPD型信号；多个电压发生器，用于向内部电路提供工作电压；用于接收DPD型信号以解码DPD进入和退出命令和用于当DPD进入命令被解码的时候输出电压发生器控制信号以关断电压发生器和多个缓冲器的装置；用于在接收到DPD退出命令的时候产生电压脉冲的装置，其中该脉冲被用于启动内部电路。
附图说明
通过结合附图的以下详细描述，这些和其他的特征、优点和目的将变得明显，在整个附图中相同的参考符号表示相同的元素，其中：
图1A示出了用于操作低电模式的现有技术电路；
图1B示出了深低电(DPD)进入周期的时序图；
图1C示出了深低电退出周期的时序图；
图2示出了根据本发明的一个优选实施例的工作在DPD模式下的装置的方框图；
图3示出了用于产生自动脉冲信号的电路；
图4示出了根据本发明的另一个优选实施例的工作在DPD模式下的装置的方框图；
图5示出了图4的内部功率电压检测器；
图6示出了图4的互锁电路；
图7示出了根据本发明的一个实施例的用于退出DPD的电路；
图8示出了用于分裂出能够应用于操作图7的电路的DPD命令信号的装置；
图9示出了图8的电路的工作的时序图；
图10示出了根据本发明的一个优选实施例的用于改变存储器的内部电路的接通的建立时间的装置；
图11示出了用于改变DPD命令的速度的一个电路；
图12示出了用于改变DPD命令的速度的另一个电路；
图13示出了在DPD模式过程中用于维持施加到内部电路的电压的一个电路；和
图14示出了在DPD模式过程中用于维持施加到内部电路的电压的另一个电路。
具体实施方式
根据本发明的优选实施例，提供了用于在进入、退出节电工作模式和在节电工作模式中操作DRAM的内部电路的装置和方法。根据本发明的几个方面，在节电模式过程中的漏电流被减少或消除，当退出节电模式时在电路接通的过程中的电涌量被减少，内部电路的误触发被消除。本发明的优选实施例用于在半导体装置进入或退出DPD模式时输入缓存器和内部功率电压发生器被接通时减少电涌。根据本发明的优选实施例，例如，通过变化内部功率电压发生器的接通的建立时间、变化不同内部功率电压发生器或缓冲器的驱动能力、延迟不同电压发生器或缓冲器的接通或变化电压发生器和输入缓冲器的信号响应速率(slew rate)，来减少电涌。尽管用深低电(DPD)进入和退出模式描述了本发明，且所描述的存储装置是DRAM，但是应该理解本发明可以被应用于工作在任何备用或节电模式下的任何类型的半导体存储装置。
图2是根据本发明的一个优选实施例的用于控制在深低电模式下的DRAM的装置的方框图。输入缓冲器51、52、53、54和55接收诸如/CS、/RAS、/CAS、/WE等的外部输入信号，并将它们输出到DPD检测和控制器150。多个内部功率电压发生器210、220、230和240提供诸如板电压、内部阵列功率电压、衬底偏置电压、内部外围电压(VINTP)和上升电压等的各种偏置和参考电压到存储装置的内部电路400。VINTP具有与DRAM的其它内部功率电压共同的特征。为了阐释本发明的实施例的操作，应该理解当VINTP被用于解释中时，该解释也适用于DRAM的其它内部功率电压。简单说，当DPD检测和控制器150检测到来自输入缓冲器51到55的预先分配的指示DPD进入模式和退出模式(例如，见图1B和1C)的信号组合时，DPD命令信号(PDPDE)被产生以关断各种输入缓冲器51到55和内部功率电压发生器210-240。根据本发明，内部功率电压发生器210-240的输出被拉到VSS或地电平。该特征下面将进一步描述。输入缓冲器和电压发生器被关断后，很小量的电流流动，功率被节约。
辅助输入缓冲器50单独地接收诸如CKE的用于指示DPD进入和退出的外部低电命令信号。根据本发明的优选实施例，CKE从低变高指示DPD退出，从高变低指示DPD进入。在检测出低电退出命令后，DPD检测和控制器150指示在PDPDE的转变，例如从高到低，并接通输入缓冲器51到55和内部功率电压发生器210-240，通过输入缓冲器提供外部数据的通过和施加偏置和参考电压到内部电路400。
在DPD模式过程中，随着内部功率电压发生器210-240被关断，内部电路400的电路被无偏置(unbiased)，该电路的许多节点会漂移到某个不特定的电压电平。当这些电路被接通时，该不特定电压电平可能错误地触发锁存器或其它对电压电平敏感的装置。如果在接通前一个电压脉冲被施加到该漂移节点，则误触发被消除。自动脉冲发生器300检测来自辅助输入缓冲器50的DPD退出命令，产生脉冲AP。该AP脉冲被送到内部电路400以初始化内部电路的接通。自动脉冲AP被施加到在存储装置的内部电路400内的锁存器电路的节点。图3示出了示例的自动脉冲发生器。如图3所示，由辅助缓冲器50(CKEB)缓冲的CKE信号被直接施加到两输入NOR门310输入端之一。同一CKEB信号被通过一系列反向器320、325和330以反向和延迟该CKEB信号以在NOR门310的输出端产生脉冲AP。该自动脉冲发生器产生具有等于反向器320、325和330的延迟的脉冲宽度正运行脉冲(positive going pulse)。对本领域的技术人员而言，应该可以理解，通过具有如图3中所示的等价结构的电路且使用NAND门可以产生低运行脉冲(low-going pulse)。由DPD命令信号PDPDE代替CKEB信号，也可以产生AP脉冲。
图4示出了根据本发明的另一个实施例的在进入或退出低电模式的过程中用于控制DRAM的内部电压发生器和缓冲器的装置的方框图。该实施例采用了这样的电路，即，通过如果内部功率电压发生器210，220，230或240被检测为处于非特定电压电平则“封锁(lock out)”外部低电信号CKE，来防止误进入或退出DPD。根据本发明，内部功率电压检测器200和互锁电路100被用于检测内部功率电压发生器210-240的电压输出和防止在DPD退出命令被收到时电压发生器的接通处于漂移或非特定电压电平。
内部功率电压检测器200的一个实施例如图5所示，互锁电路100的一个实施例如图6所示。参考图4、5和6，DPD检测和控制器150输出控制信号PDPDE，其被连接到输入缓冲器51到55和内部功率电压发生器210-240，以便在进入或退出DPD模式的过程中变换，例如PDPDE的低到高的变换指示DPD进入模式，PDPDE的高到低的变换指示DPD退出模式。PDPDE信号被连接到图5中的电路的晶体管MP2、MP3和MN2以便当该电路已经进入DPD模式(PDPDE从低变换到高)时接通内部功率电压检测器。随着PDPDE变为高电平，晶体管MP2和MN2被接通，通过晶体管85到晶体管84和通过晶体管MN2到VSS提供偏置电压。PDPDE在高电平时，晶体管MP3保持截止状态，因此节点1漂移在晶体管84的输出端。代表性的内部功率电压发生器(例如210)在VINTP的输出被连接到晶体管84的输入端，晶体管84在VINTP变为低电平时导通。在该结构中，当内部功率电压发生器在VINTP的输出为低电平且在DPD模式的过程中PDPDE为高电平时，节点1被拉低到VSS或地电压，内部功率电压检测器200在PDPDHB的输出为低电平。当VINTP为高电平且PDPDE为高电平时，在节点1的电压电平，即晶体管84的输出是非特定的，依晶体管84的状态而定，晶体管84的状态又依VINTP的电压电平而定。如果该电路已经退出DPD模式则PDPDE信号为低电平，晶体管MP2和MN2被截止，晶体管84不被偏置。晶体管MP3被接通以拉升节点1为高电平，即外部偏置电压VCC的电压。因此，当该电路在忙碌模式时，内部功率电压检测器200被禁止使能且PDPDHB为高电平。
参考图6，互锁电路被用于防止误DPD退出状态。内部功率电压检测器200在PDPDHB的输出被施加到NAND门72，其交叉连接(cross-couple)到NAND门71，NAND门71又在其输入端接收CKEB，即从辅助缓冲器50(图4)输出的信号，它是一个CKE的缓冲信号，用于指示DPD进入或退出。在DPD模式的过程中CKEB处于低电平。门71在节点2的输出被强制为高电平，门72的交叉连接的输出为高电平，以使能门72。随着PDPDHB变为高电平，门72的两个输入端都是高电平，节点3为低电平，其被施加到NAND门71的输入端，以禁止使能NAND门71，使得无论CKEB的电平如何，其输出节点2都是高电平。因此，阻碍非有意的CKEB信号触发DPD退出。当PDPDHB变低时CKEB信号被通过。换言之，在PDPDHB信号变低后，无论CKEB信号在低或高电平都可以被发送到节点2。低CKEB信号来自DPD退出命令。互锁电路100在PDPD_EXIT的输出被连接到DPD检测和控制器150，以禁止使能PDPDE信号的产生，直到由互锁电路100通过了CKEB信号。
当电路从DPD模式退出时，内部缓存器和电压发生器接通，以施加偏置和参考电压到DRAM的内部电路。在一些情况下，当偏置和参考电压被施加时，存在无意的DC通路，可能会流过过大的电流。例如，参考图1A的现有技术电路，当低电命令PBPUB从低变高时，晶体管MP0被关断，而晶体管MN0被接通。在一个短暂的时刻，晶体管MP0和MN0都导通。如果在该时间段MP1导通，则从VCC通过MP0、MP1和MN0到地，存在电流通路。过大的电流会流过直到MP0完全被关断。同样地，当进入低电模式时，PBPUB从高变低，在晶体管MN0完全被关断之前晶体管MP0可能会导通，电流可能从VCC通过MP1流到VSS。
图7示出了能够应用于内部功率电压发生器的电路，用于在进入和退出DPD模式时接通或关断电压发生器而没有过大的电流流过或误触发。
图8示出了用于将DPD命令信号PDPDE分裂为信号PDPDE0和PDPDE1以施加到图7的电路的电路。图7和图8的操作保证了晶体管MP4和MN4不同时导通。图9示出了由图8的电路从PDPDE产生的PDPDE0和PDPDE1信号的时序图。参考图8和9，PDPDE命令信号分别通过延迟器101和102被施加到两输入NOR门103和两输入NAND门104。在发生PDPDE从低到高的脉冲后，NOR门103的输出立即从高变低，通过反向器105就产生了PDPDE0的从低到高的脉冲。由于NAND门104的两个输入端都是高电平，它的输出才是低电平，所以PDPDE1的从低到高变化(通过反向器104)直到从低到高的变化通过延迟器102到达NAND门104的第二个输入端时才发生。因此，PDPDE1的从低到高变化的发生晚于PDPDE0至少延迟器102的时间量。相反地，当PDPDE从高变低时，NAND门104的输出从低变高，PDPDE1通过反向器106从高变低。PDPDE0仅当NOR门103的两个输入都是低电平时才从高变低。PDPDE0的从高到低变化的发生晚于PDPDE1至少延迟器101的时间量。
现在参考图7，随着PDPDE0施加到晶体管MP4，PDPDE1施加到施加到晶体管MN4，在深低电进入模式(PDPDE从低电平变成高电平)的过程中，通过PMOS晶体管MP4，内部功率电压发生器被关断，随着在PDPDE0变高后PDPDE1变高，NMOS晶体管MN4仅在MP4被关断后才被接通，切断了VCC。内部功率电压被拉低到VSS，没有电流通过MP4流动，通过MN4到VSS。在深低电退出模式中，PDPDE从高变低，PDPDE1在PDPDE0变低前变低(见图9)。因此，在晶体管MP4被接通之前，晶体管MN4被关断，以便为电路提供偏置电压和使内部功率电压模式正常地工作。可以看出图7和8的电路防止了在DPD进入和退出操作过程中在图7的电路中的VCC和VSS之间的任何的瞬态DC通路和电流流动。
用于工作以便进入和退出深低电模式的电路的另一个考虑是电流浪涌。当电路被低电供电或处于DPD模式时，输入缓冲器和内部功率电压发生器被关断，最小量的电流流经该电路。当电路退出DPD模式时，在DPD模式中被关断的输入缓存器和内部功率电压发生器现在几乎同时被接通，引起大的电流浪涌，其严重地损伤电池，并可能使半导体存储装置的内部电路不能工作。本发明的优选实施例是为了减少当半导体设备进入或退出DPD模式时输入缓冲器和内部功率电压发生器被接通时的电流浪涌。根据本发明的优选方法，例如，通过改变内部功率电压发生器的接通的建立时间、改变不同的内部功率电压发生器或缓存器的驱动容量、延迟不同电压发生器或缓存器的接通或改变电压发生器和输入缓冲器的信号响应速率来减少电涌。
图10示出了用于改变内部功率电压发生器的驱动建立的一个实施例。参考图10，当该设备处于DPD模式时，DPD命令信号PDPDE为高电平，其导出信号PDPDE0和PDPDE1也是高电平。晶体管115被接通以拉低内部功率电压VINTP为VSS。晶体管117被接通以使VCC到晶体管113和114的门极以保持他们关断。当检测到DPD退出命令时，(PDPDE0和PDPDE1从低到高)，晶体管117被关断，晶体管115被关断。来自内部功率电压发生器的内部参考功率电压被提供以接通晶体管TX10、TX11和TX12，以将节点N10拉到VSS。晶体管114(驱动器1)开始接通以驱动内部功率电压VINTP为VCC。晶体管112接收PDPDE0的延迟信号作为门极输入，用于在晶体管114接通后接通晶体管112。在晶体管112接通后，晶体管113被偏置以接通，用于提供VINTP的另外的驱动容量。可以看出，提供到半导体装置的内部电路400的内部功率电压VINTP的接通速率可以通过改变晶体管114的大小和通过增加晶体管113而改变。因此，如果不同大小的驱动器(例如，晶体管114)在不同的内部功率电压发生器中，则提供到半导体装置的内部电路400的不同部分的内部功率电压可以以不同的速率被接通。有利的是，根据本发明的示例实施例偏置内部电路400的不同速率可以减少当DPD退出时的电涌。
用于改变内部功率电压的接通的另一个方法是通过改变内部功率电压发生器的接通。根据本发明的一个实施例，DPD命令信号PDPDE被延迟，从而该命令在不同的时间到达不同的内部功率电压发生器，从而使内部功率电压发生器在不同的时间被接通。图11和12示出了用于改变DPD命令信号PDPDE的到达时间的示例实施例。参考图11，DPD命令信号PDPDE通过诸如121的反相器/放大器被送到内部功率电压发生器210、220、230和240。该信号被施加到内部功率电压发生器(S1、S2、...、SN)的速度可以通过改变电阻R1、R2、...、RN和电容C1、C2、...、CN的大小来单独地调节。施加到反相器/放大器的不同的RC时间常数将将改变PDPDE到达S1、S2、...、SN的时间，从而在不同的时间接通/关断内部功率电压发生器。
参考图12，DPD命令信号PDPDE通过一系列缓存器126、127、128、129被馈入，缓存器126到129每个具有一个内在的延迟。S1、S2、S3、...、SN信号施加到各个功率电压发生器210、220、...、240。通过选择不同的缓存器126、127、128、129的输出以施加到内部功率电压发生器，使得内部功率电压发生器在不同的时间被导通。
根据本发明的另一个方面，当诸如DRAM的半导体装置处于深低电模式时，施加到半导体装置的内部电路400的从内部功率电压发生器输出的电压通常被拉低到地电平或VSS，从而仅有最小的电流流过内部电路400。在某些情况下，即使在DPD模式，维持某部分内部电路400在VSS以外的预定电压电平可能是有利的。例如，在所有时间，即使是在低电模式，维持外围或增压电路(booSt circuit)在预定电压电平可能是有利的，从而所作用的电路不必从地电平被接通，或者可以以快得多的速率被接通。图13和14示出了本发明的实施例，用于以VINTP提供电压到内部电路400。参考图13的根据本发明的一个实施例，用于维持预定电压电平在VINTP的电路，DPD命令信号PDPDE通过反相器131被施加到晶体管132。反相器131和晶体管132通过外部的功率电压VCC被偏置，在低电模式中，PDPDE是高电平，晶体管132被接通，将VCC拉到晶体管134的门极，将其接通。在内部功率电压VINTP的电压被向VCC拉高到预定电平。该电平在DPD模式中被维持。在VINTP的预定电压电平是VCC的电压电平减去晶体管134作为二极管工作时的门限电压降和当晶体管132被接通时在其上的电压降。晶体管133被连接以提供另外的电压降，其值等于二极管的门限电压。当需要时，连接在晶体管133两端的保险丝可以被切去。金属线连接可以被选择性地使用来取代保险丝，以改变在VINTP的电压电平。当装置从DPD模式退出时，DPD命令信号PDPDE从高变低，关断晶体管132和晶体管134。然后在VINTP的内部功率电压被漂移，从内部功率电压发生器210、220、...、240的任何一个施加的电压被施加到VINTP，以便在正常工作电压下工作。
参考图14，提供了根据本发明的优选实施例的用于在DPD模式中提供预定增压的电路。类似于图13的电路，当在DPD模式中PDPDE为高电平时，晶体管136被接通。施加到内部电路400内的增压电路的内部增压VPP，通过晶体管138被拉向外部功率电压VCC，晶体管138以二极管的结构被连接。晶体管138最好是NMOS晶体管。晶体管137为增压VPP的电平提供另外的电压调节。如果需要，连接在晶体管137两端的保险丝可以被切去以便提供另外电压降，其值等于晶体管137的门限电压。另外，对本领域的技术人员而言，很明显金属线可以被用于取代保险丝。当半导体装置从DPD模式退出时，PDPDE变低，晶体管136和138关断，增压VPP被漂移，由内部功率电压发生器之一产生的电压来驱动，以便提供VPP正常的工作电压。因此，内部功率电压发生器可以被选择性地制造，以便在低电模式中在其它内部功率电压发生器被关断且电压被拉低到VSS时可以维持在预定电平。
在附图和说明书中，已经公开了本发明的示例的优选实施例，尽管采用了具体的术语和具体类型的装置，但是他们仅是用于普通的和描述的意义，而非用于限定的目的。例如，尽管描述了具体的逻辑电路门或电子部件以实现本发明的优选实施例，但是本领域的技术人员可以用等价的逻辑或电子部件来实现这些功能。因此，本发明的各种修改和变化在上面的指导下是可能的。因此，应该理解，在所附权利要求的范围内，本发明可以以不同于这里所具体描述的方式的方式被实施。

Claims (30)

1.一种半导体装置，用于控制半导体存储器的进入和退出低电(DPD)模式，所述半导体装置包括：
多个电压发生器，用于提供工作电压到所述半导体存储器；
DPD控制器，用于检测DPD状态和产生DPD信号以控制将所述工作电压施加到所述半导体存储器；和
偏置电路，用于将多个电压发生器中的至少一个的多个节点偏置为至少一个预定电位，以防在进入/退出DPD模式的时候错误触发电路。
2.如权利要求1所述的装置，其中多个电压发生器在DPD模式期间被关断并在退出DPD模式的时候被接通，以便向半导体存储器的内部电路和用于向外围电路提供外围电压的外围电压发生器提供工作电压；偏置电路进一步包括一个外部电压控制电路，用于将外围电压偏置为一个不同于内部电路的工作电压的已知的电位。
3.如权利要求2所述的装置，其中在DPD模式下对内部电路的工作电压的偏置电位基本上为地电平，并且外围电压的偏置电位接近外围电压控制电路的偏置电压。
4.如权利要求2所述的装置，其中外围电压控制电路包括一个输出节点和一个偏置节点和至少一个晶体管，该晶体管用于在DPD模式下将输出节点切换为通过二极管与偏置节点连接。
5.如权利要求1所述的装置，其中多个电压发生器包括一个另外的附加的内部增压电压发生器，用于提供增压电压，其中偏置电路进一步包括一个增压电压控制电路，用于将增压电压偏置为已知的电平，该电平不同于对内部电路的工作电压的偏置电平。
6.如权利要求5所述的装置，其中在DPD模式期间对内部电路的工作电压的偏置电平基本上为地电平，并且增压电压的偏置电平接近增压控制电路的偏置电压(VCC)。
7.如权利要求5所述的装置，其中增压电压控制电路包括一个输出节点和一个偏置节点和至少一个晶体管，该晶体管用于在DPD模式下将输出节点切换为通过至少一个二极管与偏置节点连接。
8.如权利要求1所述的装置，其中所述半导体存储器是一个DRAM。
9.一种半导体装置，包括：
多个输入缓冲器，用于缓冲用于对低电(DPD)条件进行信号通知的包括DPD进入/退出信号的多个DPD型信号；
辅助缓冲器，用于个别地缓冲DPD进入/退出信号；
多个电压发生器，用于向内部电路提供工作电压；
DPD控制电路，用于接收DPD型信号，以解码DPD进入和退出命令，以及用于当解码DPD进入命令时输出电压发生器控制信号来关断电压发生器，并关断除了所述辅助缓冲器之外的多个缓冲器；
自动脉冲发生器，用于在接收到DPD退出命令的时候产生一个电压脉冲。
10.如权利要求9所述的装置，其中所述脉冲被用于启动内部电路。
11.如权利要求9所述的装置，其中自动脉冲发生器包括一个两输入逻辑门，用于在两个输入之一直接接收DPD退出信号和在两个输入的另一个接收DPD退出信号的延迟形式。
12.如权利要求9所述的装置，其中所述半导体存储器是一个DRAM。
13.如权利要求9所述的装置，还包括：
电源电压检测器，用于检测多个电压发生器中至少一个的电压输出以确定这一个电压发生器是否工作在低电模式；
互锁电路，用于接收DPD进入/退出信号和电源电压检测器的输出作为输入，并用于当DPD进入/退出命令信号通知DPD退出模式和所述一个电压发生器输出一个基本上为地电平的电压的时候输出一个DPD退出信号。
14.如权利要求9所述的装置，其中互锁电路包括交叉连接的逻辑门，用于当一个电压发生器输出除了基本上为地电平的电压之外的一个电压的时候，阻止DPD进入/退出信号的输出。
15.一种半导体装置，包括：
多个电压发生器，用于向内部电路提供工作电压；
低电(DPD)控制电路，用于接收DPD型信号来解码DPD进入和退出命令，和用于当解码DPD进入命令时输出电压发生器控制信号来关断电压发生器；
电源电压检测器，用于检测多个电压发生器中至少一个的电压输出，以确定这一个电压发生器是否工作在低电模式；
互锁电路，用于接收DPD进入/退出信号和电源电压检测器的输出作为输入，并用于当DPD进入/退出命令信号通知DPD退出模式和所述一个电压发生器输出一个基本上为地电平的电压的时候，输出一个DPD退出命令。
16.如权利要求15所述的装置，其中互锁电路包括交叉连接的逻辑门，用于当一个电压发生器输出除了基本上为地电平的电压之外的一个电压的时候，阻止DPD进入/退出信号的输出。
17.如权利要求15所述的装置，还包括自动脉冲发生器，用于在接收到DPD退出命令的时候产生一个电压脉冲以启动内部电路。
18.如权利要求15所述的装置，其中所述内部电路是半导体存储器的内部电路。
19.如权利要求18所述的装置，其中所述半导体存储器是一个DRAM。
20.如权利要求15所述的装置，其中自动脉冲发生器包括一个两输入逻辑门，用于在两个输入之一直接接收DPD退出信号和在两个输入的另一个接收DPD退出信号的延迟形式。
21.一种用于控制半导体存储器的进入和退出低电(DPD)模式的方法，包括步骤：
向多个电压发生器提供工作电压；
检测DPD条件和产生DPD信号，以控制将工作电压施加到半导体存储器上，其中多个电压发生器在DPD模式下被关断、在从DPD模式退出时被接通，用于向半导体存储器的内部电路提供工作电压；以及
将多个电压发生器的至少一个的多个节点偏置到至少一个预定的电位以保持多个电压发生器的至少一个在DPD模式下的工作。
22.如权利要求21所述的方法，还包括向外围电路提供外围电压的步骤，并且偏置步骤还包括将外围电压偏置为已知的电平，该电平不同于内部电路的工作电压。
23.如权利要求22所述的方法，其中在DPD模式期间对内部电路的工作电压的偏置电平基本上为地电平，并且外围电压的偏置电平接近外围电压控制电路的偏置电压。
24.如权利要求21所述的方法，还包括提供增压电压的步骤，其具有不同于提供给内部电路的工作电压的偏置电平的已知的电平。
25.如权利要求24所述的方法，其中在DPD模式期间对内部电路的工作电压的偏置电平基本上为地电平，并且增压电压的偏置电平接近增压电压控制电路的偏置电压(VCC)。
26.一种用于控制从半导体存储器的进入和退出低电(DPD)模式的装置，包括：
用于向多个电压发生器提供工作电压的装置；
用于检测DPD条件和产生DPD信号来控制向半导体存储器施加工作电压的装置，其中多个电压发生器在DPD模式下被关断并在退出DPD模式时被接通以向半导体存储器的内部电路提供工作电压；
用于将多个电压发生器的至少一个的多个节点偏置为一个预定的电位以保持多个电压发生器的至少一个在DPD模式下的工作的装置；
用于检测多个电压发生器的至少一个的电压输出以确定这一个电压发生器是否工作在低电模式中的装置；和
互锁装置，用于接收DPD进入/退出信号和电源电压检测器的输出作为输入，并用于当DPD进入/退出命令信号通知DPD退出模式和所述一个电压发生器输出基本上为地电平的一个电压的时候，输出一个DPD退出命令。
27.如权利要求26所述的装置，还包括用于向外围电路提供外围电压的装置，并且偏置步骤进一步包括将外围电压偏置为不同于内部电路的工作电压的已知的电平。
28.如权利要求26所述的装置，其中互锁装置包括交叉连接逻辑门，用于当一个电压发生器输出除了基本上为地电平的电压之外的一个电压的时候，阻止DPD进入/退出信号的输出。
29.一种半导体装置，包括：
多个输入缓冲器，用于缓冲用于对低电(DPD)条件进行信号通知的包括DPD进入/退出信号的多个DPD型信号；
多个电压发生器，用于向内部电路提供工作电压；
用于接收DPD型信号以解码DPD进入和退出命令和用于当DPD进入命令被解码的时候输出电压发生器控制信号以关断电压发生器和多个缓冲器的装置；
用于在接收到DPD退出命令的时候产生电压脉冲的装置，其中该脉冲被用于启动内部电路。
30.如权利要求29所述的装置，其中用于产生的装置包括一个两输入逻辑门，用于在两个输入之一直接接收DPD退出信号和在两个输入的另一个接收DPD退出信号的延迟形式。
CNB021161879A 2001-04-27 2002-04-23 低电电压控制方法和装置 Expired - Lifetime CN100474441C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US28724901P 2001-04-27 2001-04-27
US60/287,249 2001-04-27
US09/981,782 2001-10-17
US09/981,782 US6560158B2 (en) 2001-04-27 2001-10-17 Power down voltage control method and apparatus

Publications (2)

Publication Number Publication Date
CN1384505A CN1384505A (zh) 2002-12-11
CN100474441C true CN100474441C (zh) 2009-04-01

Family

ID=26964362

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021161879A Expired - Lifetime CN100474441C (zh) 2001-04-27 2002-04-23 低电电压控制方法和装置

Country Status (7)

Country Link
US (1) US6560158B2 (zh)
EP (1) EP1253595B1 (zh)
JP (1) JP4261126B2 (zh)
KR (1) KR100468723B1 (zh)
CN (1) CN100474441C (zh)
DE (1) DE60227872D1 (zh)
TW (1) TW556215B (zh)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6771553B2 (en) * 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
KR100415092B1 (ko) * 2002-05-13 2004-01-13 주식회사 하이닉스반도체 모드 레지스터를 갖는 반도체 메모리 장치 및 상기 반도체메모리 장치에서의 디프 파워 다운 모드의 제어 방법
US6731548B2 (en) * 2002-06-07 2004-05-04 Micron Technology, Inc. Reduced power registered memory module and method
KR100426443B1 (ko) * 2002-06-29 2004-04-13 주식회사 하이닉스반도체 딥 파워다운 제어 회로
JP4187505B2 (ja) * 2002-11-05 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
KR100558475B1 (ko) * 2003-04-16 2006-03-07 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 배치 방법
KR100548557B1 (ko) * 2003-05-21 2006-02-02 주식회사 하이닉스반도체 반도체 장치의 내부 전원발생장치
KR100691485B1 (ko) 2003-07-29 2007-03-09 주식회사 하이닉스반도체 액티브 모드시에 전류소모를 줄일 수 있는 반도체 메모리장치
JP2005135484A (ja) * 2003-10-29 2005-05-26 Renesas Technology Corp 半導体装置
KR100558549B1 (ko) * 2003-12-05 2006-03-10 삼성전자주식회사 외부 전원전압 제어기능을 갖는 반도체 장치 및 그에 따른제어방법
KR100566308B1 (ko) * 2003-12-30 2006-03-30 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전원 초기화 회로 및 그의구동방법
US8796830B1 (en) 2006-09-01 2014-08-05 Google Inc. Stackable low-profile lead frame package
US8041881B2 (en) 2006-07-31 2011-10-18 Google Inc. Memory device with emulated characteristics
US8081474B1 (en) 2007-12-18 2011-12-20 Google Inc. Embossed heat spreader
US9507739B2 (en) 2005-06-24 2016-11-29 Google Inc. Configurable memory circuit system and method
US8060774B2 (en) 2005-06-24 2011-11-15 Google Inc. Memory systems and memory modules
US8055833B2 (en) 2006-10-05 2011-11-08 Google Inc. System and method for increasing capacity, performance, and flexibility of flash storage
US8111566B1 (en) 2007-11-16 2012-02-07 Google, Inc. Optimal channel design for memory devices for providing a high-speed memory interface
US8335894B1 (en) 2008-07-25 2012-12-18 Google Inc. Configurable memory system with interface circuit
US8130560B1 (en) 2006-11-13 2012-03-06 Google Inc. Multi-rank partial width memory modules
US8397013B1 (en) 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US8386722B1 (en) 2008-06-23 2013-02-26 Google Inc. Stacked DIMM memory interface
US7386656B2 (en) 2006-07-31 2008-06-10 Metaram, Inc. Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit
US7609567B2 (en) 2005-06-24 2009-10-27 Metaram, Inc. System and method for simulating an aspect of a memory circuit
US8090897B2 (en) 2006-07-31 2012-01-03 Google Inc. System and method for simulating an aspect of a memory circuit
US8438328B2 (en) 2008-02-21 2013-05-07 Google Inc. Emulation of abstracted DIMMs using abstracted DRAMs
US10013371B2 (en) 2005-06-24 2018-07-03 Google Llc Configurable memory circuit system and method
US20080082763A1 (en) 2006-10-02 2008-04-03 Metaram, Inc. Apparatus and method for power management of memory circuits by a system or component thereof
US20080028136A1 (en) 2006-07-31 2008-01-31 Schakel Keith R Method and apparatus for refresh management of memory modules
US8089795B2 (en) 2006-02-09 2012-01-03 Google Inc. Memory module with memory stack and interface with enhanced capabilities
US9542352B2 (en) 2006-02-09 2017-01-10 Google Inc. System and method for reducing command scheduling constraints of memory circuits
US8077535B2 (en) 2006-07-31 2011-12-13 Google Inc. Memory refresh apparatus and method
US8169233B2 (en) 2009-06-09 2012-05-01 Google Inc. Programming of DIMM termination resistance values
US8359187B2 (en) 2005-06-24 2013-01-22 Google Inc. Simulating a different number of memory circuit devices
US8244971B2 (en) 2006-07-31 2012-08-14 Google Inc. Memory circuit system and method
US8327104B2 (en) 2006-07-31 2012-12-04 Google Inc. Adjusting the timing of signals associated with a memory system
US9171585B2 (en) 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US7392338B2 (en) 2006-07-31 2008-06-24 Metaram, Inc. Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits
KR100725362B1 (ko) * 2005-07-11 2007-06-07 삼성전자주식회사 동적 메모리 장치 및 이를 포함하는 통신 단말기
US7379316B2 (en) 2005-09-02 2008-05-27 Metaram, Inc. Methods and apparatus of stacking DRAMs
US7885133B2 (en) * 2005-10-20 2011-02-08 Panasonic Corporation Memory control device
KR100734306B1 (ko) * 2006-01-17 2007-07-02 삼성전자주식회사 딥 파워 다운 모드 탈출 후 전원 레벨을 조기에안정화시키는 메모리 장치
US9632929B2 (en) 2006-02-09 2017-04-25 Google Inc. Translating an address associated with a command communicated between a system and memory circuits
US7724589B2 (en) 2006-07-31 2010-05-25 Google Inc. System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits
KR100893770B1 (ko) * 2007-01-02 2009-04-20 삼성전자주식회사 반도체 메모리 장치의 구동 방법, 반도체 메모리 장치 및이를 포함하는 휴대용 미디어 시스템
US20080228950A1 (en) * 2007-03-14 2008-09-18 Qimonda North America Corp. Memory power down mode exit method and system
US8209479B2 (en) 2007-07-18 2012-06-26 Google Inc. Memory circuit system and method
US7729191B2 (en) * 2007-09-06 2010-06-01 Micron Technology, Inc. Memory device command decoding system and memory device and processor-based system using same
US8080874B1 (en) 2007-09-14 2011-12-20 Google Inc. Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween
JP5034844B2 (ja) * 2007-10-01 2012-09-26 ヤマハ株式会社 電子機器
JP5304129B2 (ja) * 2008-09-17 2013-10-02 富士通株式会社 メモリデバイス
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
KR102289001B1 (ko) 2014-06-09 2021-08-13 삼성전자주식회사 솔리드 스테이드 드라이브 및 그것의 동작 방법
US20170206031A1 (en) * 2016-01-15 2017-07-20 Samsung Electronics Co., Ltd. Fine grain level memory power consumption control mechanism
US9922684B2 (en) * 2016-02-11 2018-03-20 Adesto Technologies Corporation Memory device ultra-deep power-down mode exit control
KR20180109215A (ko) * 2017-03-27 2018-10-08 에스케이하이닉스 주식회사 반도체장치
JP6792667B2 (ja) * 2019-05-13 2020-11-25 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP7165151B2 (ja) * 2020-02-18 2022-11-02 ウィンボンド エレクトロニクス コーポレーション 半導体装置
JP2021140840A (ja) * 2020-03-03 2021-09-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
CN113724767B (zh) * 2020-05-26 2024-04-12 华邦电子股份有限公司 半导体存储装置及快闪存储器运行方法
KR20220011429A (ko) 2020-07-21 2022-01-28 에스케이하이닉스 주식회사 반도체 장치와 반도체 메모리 장치
KR20230033414A (ko) 2021-09-01 2023-03-08 삼성전자주식회사 메모리 장치의 구동 방법 및 이를 수행하는 메모리 장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583457A (en) * 1992-04-14 1996-12-10 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
JP2768172B2 (ja) * 1992-09-30 1998-06-25 日本電気株式会社 半導体メモリ装置
JPH07105681A (ja) * 1993-10-07 1995-04-21 Mitsubishi Electric Corp 半導体装置
US5483486A (en) * 1994-10-19 1996-01-09 Intel Corporation Charge pump circuit for providing multiple output voltages for flash memory
KR0141933B1 (ko) * 1994-10-20 1998-07-15 문정환 저전력의 스테이틱 랜덤 억세스 메모리장치
US5822246A (en) * 1996-09-30 1998-10-13 Intel Corporation Method and apparatus for detecting the voltage on the VCC pin
JP3319960B2 (ja) * 1996-10-17 2002-09-03 富士通株式会社 半導体装置
KR100221658B1 (ko) * 1996-12-28 1999-09-15 구본준 다이나믹 바이어스 회로
US6249473B1 (en) * 2000-02-21 2001-06-19 Vanguard International Semiconductor Corporation Power down system for regulated internal voltage supply in DRAM
JP5041631B2 (ja) * 2001-06-15 2012-10-03 ルネサスエレクトロニクス株式会社 半導体記憶装置

Also Published As

Publication number Publication date
KR20030009100A (ko) 2003-01-29
EP1253595A2 (en) 2002-10-30
EP1253595A3 (en) 2004-03-31
US6560158B2 (en) 2003-05-06
KR100468723B1 (ko) 2005-01-29
EP1253595B1 (en) 2008-07-30
DE60227872D1 (de) 2008-09-11
JP2003007061A (ja) 2003-01-10
US20020159322A1 (en) 2002-10-31
JP4261126B2 (ja) 2009-04-30
CN1384505A (zh) 2002-12-11
TW556215B (en) 2003-10-01

Similar Documents

Publication Publication Date Title
CN100474441C (zh) 低电电压控制方法和装置
CN100350501C (zh) 低电电压控制方法和装置
US6717460B2 (en) Semiconductor device
US8040177B2 (en) Internal voltage generating circuit of semiconductor device
US20060023546A1 (en) Self refresh period control circuits
US7613059B2 (en) Semiconductor memory device and method for driving the same
US7982530B2 (en) Internal voltage generating apparatus and method for controlling the same
KR20100085427A (ko) 반도체 메모리 장치의 내부전압 발생회로
US7969797B2 (en) Semiconductor memory device and method for operating the same
KR100884340B1 (ko) 내부전압 발생 장치
JP4495854B2 (ja) 半導体メモリ装置及びそれの読み出し方法
KR100753124B1 (ko) 내부 전압 발생 회로
JP4808988B2 (ja) チャージポンピング効率を維持する高電圧発生回路
US7800958B2 (en) Voltage generating unit of semiconductor memory device
US7764112B2 (en) Internal voltage discharge circuit and its control method
KR20080098572A (ko) 반도체 메모리 장치의 내부 전원 전압 발생 회로
US8138821B2 (en) High voltage pumping circuit
KR100941631B1 (ko) 반도체장치의 고전압제어회로
JP4895867B2 (ja) 内部電圧発生回路
KR100884607B1 (ko) 내부 전압 생성 회로를 구비하는 반도체 메모리 장치 및 그의 동작 방법
KR20220145914A (ko) 제어 회로 및 반도체 메모리
KR100851920B1 (ko) 반도체 메모리 소자

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20090401