KR20080070142A - 반도체 메모리 장치의 전압 발생회로 및 사용 전압공급방법 - Google Patents

반도체 메모리 장치의 전압 발생회로 및 사용 전압공급방법 Download PDF

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Abstract

멀티 전원전압을 공급받아 반도체 메모리 장치의 내부 사용처에 필요한 사용전압을 생성할 경우 전류 패쓰의 발생을 방지하고 보다 효율적으로 전원 분배를 행할 수 있는 반도체 메모리 장치의 전압 발생회로 및 사용 전압 공급방법이 개시되어 있다. 본 발명에 따른 반도체 메모리 장치에서의 전압 발생회로는, 서로 다른 전압 레벨을 갖는 제1,2 외부전원전압에 응답하여 제1,2 초기화 신호를 각기 생성하는 제1,2 초기화 신호 생성부와; 상기 제1,2 초기화신호에 응답하여 상기 제1,2 외부전원전압을 독립적으로 구동함에 의해 제1,2 출력 고전압을 생성하고 이를 공통 출력단을 통해 합성적으로 출력하는 출력 고전압 생성부를 구비한다. 본 발명에 따르면, 외부에서 인가되는 멀티 외부전원전압들에서 레이스가 발생될 경우에도 반도체 메모리 장치의 각종 내부 회로에서는 전류 패쓰가 생기지 않게 되어, 공급동작의 에러 없이 전원분배를 보다 효율적으로 행할 수 있는 효과가 있다.
Figure P1020070007788
반도체 메모리 장치, 전압 발생회로, 멀티 전원전압, 전류 패쓰

Description

반도체 메모리 장치의 전압 발생회로 및 사용 전압 공급방법{Voltage generating circuit in semiconductor memory device and using voltage supplying method}
도 1은 컨벤셔날 기술에 따른 반도체 메모리 장치의 전압 공급 시스템을 보여주는 블록도
도 2는 도 1에 따른 전압 공급 케이스들을 테이블로서 보여주는 도면
도 3 내지 도 5는 도 1에 따라 발생될 수 있는 문제들을 설명하기 위해 제시된 회로도들
도 6 내지 도 8은 도 1에 따른 제1 문제점을 설명하기 위해 제시된 도면들
도 9는 도 1에 따른 제2 문제점을 설명하기 위해 제시된 회로도
도 10은 도 1에 따른 제1 문제점을 설명하기 위해 제시된 전압 파형들의 생성 타이밍도
도 11은 도 1에 따른 제3 문제점을 설명하기 위해 제시된 전압 파형들의 생성 타이밍도
도 12는 본 발명에 따른 반도체 메모리 장치의 전압 공급 시스템을 보여주는 블록도
도 13은 도 12중 제1,2 초기화 신호 생성부의 구현 예를 보인 세부회로도
도 14는 도 12중 출력 고전압 생성부의 구현 예를 보인 세부회로도
도 15는 도 12중 레벨 시프터의 구현 예를 보인 세부회로도
도 16은 도 10과 대조적으로 제1 문제점이 해결되는 것을 보여주는 전압 파형들의 생성 타이밍도
도 17은 도 11과 대조적으로 제3 문제점이 해결되는 것을 보여주는 전압 파형들의 생성 타이밍도
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 서로 다른 레벨의 외부전원전압을 사용하여 필요한 전압들을 생성할 수 있는 반도체 메모리 장치의 전압 발생회로 및 사용 전압 공급방법에 관한 것이다.
반도체 메모리 장치가 고집적화, 고속화됨에 따라, 외부에서 인가되는 외부전원전압의 레벨이나 종류, 그리고 반도체 메모리 장치의 내부 사용처에 필요한 사용전압을 정확히 생성하고 효율적으로 분배하는 것은 매우 중요한 이슈이다. 더구나, 노트북 컴퓨터, PMP 등과 같은 모바일 전자 시스템에서 채용되어지는 다이나믹 랜덤 억세스 메모리 등과 같은 반도체 메모리 장치의 경우에 멀티 외부전원전압이 사용될 전망이다. 즉, 워드라인 등의 구동을 위해 필요한 고전압을 제1 외부전원전 압을 이용함에 의해 생성하고, 주변회로 또는 코어 회로의 DC 파워용 전압을 상기 제1 외부전원전압보다 상대적으로 낮게 외부에서 인가되는 제2 외부전원전압을 이용함에 의해 생성할 경우, 파워 분배상의 효율성과 다양한 이점이 제공될 수 있는 것이다.
상대적으로 높은 레벨의 전압을 일정 레벨로 강하하여 반도체 메모리 장치의 동작에 필요한 내부 전원전압(IVC)을 발생하는 내부 전원전압 발생기, 상기 내부 전원전압 발생기 등의 동작에 필요한 기준전압을 생성하는 기준전압 발생기(reference voltage generator), 메모리 셀의 워드라인에 부스팅된 전압을 인가하기 위해 필요한 고전압(VPP) 발생기, 및 제1 레벨의 전압을 제2 레벨의 전압으로 레벨 시프팅 하기 위한 레벨 시프터 등을 선택적으로 구비한 반도체 메모리 장치에서, 상기 멀티 전원전압을 공급받아 장치의 내부 사용처에 필요한 사용전압을 생성할 경우에 멀티 전원전압의 파워 업 스피드 차이에 의해 바람직하지 않은 전류 패쓰가 생성될 수 있는데, 이에 대한 대책이 필요한 실정이다. 그러한 전류 패쓰의 생성을 방지할 경우에 장치내의 전압 발생회로의 신뢰성이 확보되어 보다 효율적으로 전원 분배가 행하여 질 수 있게 된다.
따라서, 본 발명의 목적은 개선된 전원 분배 구조를 갖는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 적어도 2종류 이상의 외부전원전압을 이용하여 출력 고전압을 생성할 수 있는 반도체 메모리 장치의 전압 발생회로 및 사용 전압 공급방법을 제공함에 있다.
본 발명의 또 다른 목적은 멀티 전원전압을 공급받아 반도체 메모리 장치의 내부 사용처에 필요한 사용전압을 생성할 경우 전류 패쓰의 발생을 방지할 수 있는 반도체 메모리 장치의 전압 발생회로 및 사용 전압 공급방법을 제공함에 있다.
본 발명의 또 다른 목적은 멀티 전원전압을 공급받아 모바일 오리엔티드 반도체 메모리 장치의 내부 사용처에 필요한 사용전압을 생성할 경우 보다 효율적으로 전원 분배를 행할 수 있는 전압 발생회로 및 사용 전압 공급방법을 제공함에 있다.
본 발명의 또 다른 목적은 적어도 2종류 이상의 외부전원전압에서 레이스가 발생된 경우에도 디램 내부에 전류 패쓰가 생성되지 않도록 할 수 있는 멀티 외부전원전압 사용 전압 발생회로를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리 장치의 전원 공급 관련 동작 신뢰성을 보장할 수 있는 멀티 외부전원전압 사용 전압 발생회로를 제공함에 있다.
상기한 목적들 가운데 일부의 목적들을 달성하기 위한 본 발명의 일 양상(aspect)에 따라, 반도체 메모리 장치에서의 전압 발생회로는, 서로 다른 전압 레벨을 갖는 제1,2 외부전원전압에 응답하여 제1,2 초기화 신호를 각기 생성하는 제1,2 초기화 신호 생성부와; 상기 제1,2 초기화신호에 응답하여 상기 제1,2 외부전원전압을 독립적으로 구동함에 의해 제1,2 출력 고전압을 생성하고 이를 공통 출력단을 통해 합성적으로 출력하는 출력 고전압 생성부를 구비한다.
바람직하기로, 상기 출력 고전압 생성부는,
상기 제1 외부전원전압을 동작전압으로서 수신하며 상기 제1 초기화신호를 반전하기 위한 제1 인버터와, 상기 제1 인버터의 출력에 응답하여 소오스 단자로 인가되는 상기 제1 외부전원전압을 구동하는 제1 피형 모오스 트랜지스터와, 상기 제1 피형 모오스 트랜지스터의 드레인 단자에 게이트 단자와 드레인 단자가 연결되고 소오스 단자가 상기 공통 출력단에 연결되어 상기 제1 출력 고전압을 상기 공통 출력단에 생성하는 제1 엔형 모오스 트랜지스터를 포함하는 제1 전압 생성부와;
상기 제2 외부전원전압을 동작전압으로서 수신하며 상기 제2 초기화신호를 반전하기 위한 제2 인버터와, 상기 제2 인버터의 출력에 응답하여 소오스 단자로 인가되는 상기 제2 외부전원전압을 구동하는 제2 피형 모오스 트랜지스터와, 상기 제2 피형 모오스 트랜지스터의 드레인 단자에 게이트 단자와 드레인 단자가 연결되고 소오스 단자가 상기 공통 출력단에 연결되어 상기 제2 출력 고전압을 상기 공통 출력단에 생성하는 제2 엔형 모오스 트랜지스터를 포함하는 제2 전압 생성부를 포함하여 구성될 수 있다.
상기 제1 외부전원전압은 정상상태에서 상기 제2 외부전원전압에 비해 높은 전위를 가질 수 있으며, 상기 출력 고전압은 메모리 셀의 행을 억세스하는 워드라인에 제공될 수 있다.
바람직하기로, 상기 전압 발생회로는, 상기 제1 초기화신호에 응답하여 동작되며 상기 제1 외부전원전압을 동작전원전압으로서 수신하고 상기 반도체 메모리 장치의 파워다운 모드 진입을 위한 파워다운 제어신호를 생성하는 파워다운 제어신 호 발생부를 더 구비할 수 있다.
또한 바람직하기로, 상기 전압 발생회로는, 상기 파워다운 제어신호 발생부에 연결되며 상기 제1 외부전원전압을 동작전원전압으로서 수신하여 상기 반도체 메모리 장치의 고전압 발생기나 내부전원전압 발생기에 필요한 기준전압을 생성하는 기준전압 발생기를 더 구비할 수 있다.
또한, 상기 전압 발생회로는, 상기 제1 초기화신호에 응답하여 동작되며 상기 제1 외부전원전압을 동작전원전압으로서 수신하여 레벨 시프팅된 출력전압을 생성하는 레벨 시프터를 더 구비할 수 있다.
상기 내부전원전압 발생기는 상기 제2 외부전원전압을 동작전원전압으로서 수신하여 내부전원전압을 생성할 수 있다.
상기 레벨 시프터는 레벨 시프팅 노드와 접지간에 드레인-소오스 채널이 연결되고 게이트 단자로 상기 제1 초기화신호를 수신하는 초기화 트랜지스터를 구비할 수 있다.
본 발명의 다른 양상에 따라, 반도체 메모리 장치에서의 사용 전압 공급방법은,
서로 다른 전압 레벨을 갖는 제1,2 외부전원전압을 수신하는 단계와;
상기 제1,2 외부전원전압에 응답된 제1,2 초기화 신호를 생성하는 단계와;
상기 제1 초기화신호를 활성화 신호로서 받으며 상기 제1 외부전원전압을 구동하여 제1 출력 고전압을 얻는 단계와;
상기 제2 초기화신호를 활성화 신호로서 받으며 상기 제2 외부전원전압을 구 동하여 제2 출력 고전압을 얻는 단계와;
하나의 공통 출력단을 통해 상기 제1,2 출력 고전압을 합성적으로 출력하고 이를 고전압 사용회로로 인가하는 단계를 가진다.
바람직하기로, 상기 고전압 사용회로는 워드라인 드라이버일 수 있으며, 상기 제1 외부전원전압이 정상상태에서 약 1.8 볼트 정도의 레벨을 갖는 경우에 상기 제2 외부전원전압은 약 1.35볼트 정도의 레벨을 가질 수 있다.
또한 바람직하기로, 상기 제1 초기화신호에 응답하여 활성화 되며 상기 제1 외부전원전압을 동작전원전압으로서 이용하여 반도체 메모리 장치의 파워다운 모드 진입을 위한 파워다운 제어신호를 생성하는 단계가 더 구비될 수 있다.
또한, 상기 파워다운 제어신호에 의해 비활성화되며 상기 제1 외부전원전압을 동작전원전압으로서 이용하여 상기 반도체 메모리 장치의 고전압 발생기나 내부전원전압 발생기에 필요한 기준전압을 생성하는 단계가 더 구비될 수 있다.
상기한 방법적 구성 및 회로적 구성에 따르면, 외부에서 인가되는 멀티 외부전원전압들에서 레이스가 발생될 경우에도 반도체 메모리 장치의 각종 내부 회로에서는 전류 패쓰가 생기지 않게 되어, 공급동작의 에러 없이 전원분배를 보다 효율적으로 행할 수 있는 효과가 있다.
이하에서는 본 발명의 실시예에 따른 반도체 메모리 장치의 전압 발생회로 및 사용 전압 공급방법이 첨부된 도면들을 참조하여 설명된다. 비록 다른 도면에 표시되어 있더라도 동일 내지 유사한 기능을 가지는 구성요소들은 동일 내지 유사한 참조부호로서 나타나 있다.
먼저, 후술될 본 발명의 반도체 메모리 장치의 전압 발생회로 및 사용 전압 공급방법에 대한 더욱 철저한 이해를 제공할 의도 이외에는 다른 의도 없이, 도 1 내지 도 11을 참조로 컨벤셔날 기술이 설명될 것이다.
도 1은 컨벤셔날 기술에 따른 반도체 메모리 장치의 전압 공급 시스템을 보여주는 블록도이고, 도 2는 도 1에 따른 전압 공급 케이스들을 테이블로서 보여주는 도면이며, 도 3 내지 도 5는 도 1에 따라 발생될 수 있는 문제들을 설명하기 위해 제시된 회로도들이다. 도 6 내지 도 8은 도 1에 따른 제1 문제점을 설명하기 위해 제시된 회로도들이고, 도 9는 도 1에 따른 제2 문제점을 설명하기 위해 제시된 회로도이며, 도 10은 제1 문제점을 설명하기 위해 제시된 전압 파형들의 생성 타이밍도이고, 도 11은 도 1에 따른 제3 문제점을 설명하기 위해 제시된 전압 파형들의 생성 타이밍도이다.
도 1을 참조하면, 참조부호들 101,103에서 보여지는 바로서, 서로 다른 전압 레벨을 갖는 제1,2 외부전원전압(VDD1,VDD2)이 사용된다. 상기 제1 외부전원전압(VDD1)은 공급라인(L10)을 통해 고전압(VPP)를 사용하는 회로(201)에 직접적으로 공급된다. 상기 제2 외부전원전압(VDD2)은 공급라인(L11)을 통해 내부전원전압을 사용하는 주변회로 또는 코어 회로(203)에 직접적으로 공급된다. 블록 영역들(A1,A2)에 속해 있는 부분은 내부 DC 제너레이터를 사용하여 전원을 공급하는 분배 시스템을 보여준다. 블록 영역(A1)내에서 고전압 레벨 검출부(102)에서 출력되 는 온/오프 신호는 고전압 펌핑 회로(202)에 펌핑 활성화 신호로서 인가되고, 상기 고전압 펌핑 회로(202)는 상기 회로(201)에 펌핑 전압을 공급한다.
상기 제2 외부전원전압(VDD2)에 응답하여 초기화 신호를 생성하는 초기화 신호 발생부(104)는 초기화 신호를 파워 다운(DPD)제어 신호를 생성하는 PDPDE 발생부(105)로 인가한다. 상기 PDPDE 발생부(105)는 생성된 파워 다운(DPD)제어 신호를 기준전압 발생기(205)에 인가한다. 상기 기준전압 발생기(205)는 상기 파워 다운(DPD)제어 신호가 제1 상태(예: 하이)일 경우에 디세이블 되고, 상기 파워 다운(DPD)제어 신호가 제2 상태 (예: 로우)일 경우에 인에이블되어 기준전압을 전압 드라이버(206) 및 상기 고전압 레벨 검출부(102)로 공급한다. 상기 전압 드라이버(206)에 의해 구동된 출력전압은 상기 주변회로/코어 회로(203) 및 내부 초기화 회로(207)로 제공된다. 상기 내부 초기화 회로(207)는 내부 초기화 신호를 생성하여 상기 주변회로/코어 회로(203)에 인가한다.
도 1의 전압 공급 시스템에서, 전압 공급 케이스들의 예는 도 2에서 테이블화되어 보여진다. 도 2에서 보여지는 6가지의 케이스들은 모두 상기 제1 외부전원전압(VDD1)의 전압 레벨이 상기 제2 외부전원전압(VDD2)의 전압 레벨보다 큰 경우라고 가정한 경우이며, 테이블 내에서 보여지는 전압 VPP는 상기 VDD1을 이용하여 장치 내부에서 만든 펌핑 레벨을 의미하고, Peri/Core IVC는 상기 제2 외부전원전압(VDD2)을 이용하여 장치 내부에서 만든 전압 레벨을 디파인하고 있다. 도 2의 테이블에서 보여지는 바로서, 제1 케이스는, 내부 DC 제너레이터에 제1 외부전원전압(VDD1)을 인가하여 VPP를 얻고, 내부 DC 제너레이터에 제2 외부전원전압(VDD2)를 인가하여 주변/코어 IVC를 얻는 경우이다.
상기 제1,2 외부전원전압(VDD1,VDD2)이 파워 업(Power-Up) 시 셋팅되는 스피드가 서로 다르게 될 경우에 도 1의 전원 공급 스킴으로써는 반도체 메모리 장치의 내부 회로소자들에서 전류 패쓰(Current Path)가 발생될 수 있다.
먼저, 도 3에서 보여지는 바와 같은 인가 전압들(VDD2, PERI/CORE IVC, VDD1, VPP)이 반도체 메모리 장치 내부에 형성된 피형 모오스 트랜지스터(P1)에 공급될 경우에 상기 도 2의 제1 케이스 내지 제6 케이스 모두에서, 전류 패쓰가 생성될 수 있다. 도 3에서 일어나는 문제점을 제1 문제점이라고 편의상 칭하기로 한다.
또한, 도 4에서 보여지는 바와 같은 인가 전압들(VDD1,VPP,VDD2, Peri IVC)이 레벨 시프터의 동작 전압으로서 공급될 경우에 상기 제1,2,5 케이스들에서, 전류 패스가 생성될 수 있다. 상기 제1,2 외부전원전압(VDD1,VDD2)이 파워 업(Power-Up) 시 셋팅되는 스피드가 서로 다르게 될 경우에 도 4에서는 내부 VPP가 문제시되는 데 이를 제2 문제점이라고 편의상 칭하기로 한다.
또한, 도 5에서 보여지는 바와 같은 인가 전압들(VDD1,VPP,VDD2, PDPDE)이 트랜지스터들의 동작 전압으로서 공급될 경우에 상기 제2,4,5 케이스들에서, 전류 패스가 생성될 수 있다. 여기서는 DPD 진입모드에서 내부 VPP 및 다이렉트 IVC 가 문제시되는 데 이를 제3 문제점이라고 편의상 칭하기로 한다.
도 6 내지 도 8은 상기 제1 문제점을 설명하기 위해 제시된 회로도들이다. 먼저, 도 6에서는 반도체 메모리 장치의 코어영역에 위치된 복수의 PMOS 트랜지스터들 중 하나의 피형 모오스 트랜지스터에 대한 제조 단면이 나타나 있다. PMOS 트 랜지스터는 N-웰 내에 형성되고, P형의 벌크에는 VDD1 또는 VPP가 인가되는 것이 보여진다. 이 경우에 도 10에서와 같이 전류 패쓰 구간이 생성될 수 있다.
도 7에서는 멀티 드레쉬홀드 씨모오스(MTCMOS)관련 회로가 보여진다. 상기 도 7에서는 하이 드레쉬홀드 전압이 벌크 바이어스에 의해 제어되는 스킴이다. 여기서도 PMOS 트랜지스터는 N-웰 내에 형성되고, P형의 벌크에는 VDD1 또는 VPP가 인가된다. 이 경우에도 도 10에서와 같이 전류 패쓰 구간이 생성될 수 있다.
도 8에서는 GIDL(게이트 인듀스드 드레인 리키지)방지용 로우 디코더 회로가 보여진다. 도 8의 PMOS 트랜지스터(P10)의 소오스 및 벌크에는 VDD1 또는 VPP가 인가되고, PMOS 트랜지스터(P11)의 소오스에는 VDD2 또는 IVC가 인가되고, 벌크에는 VDD1 또는 VPP가 인가된다. 이 경우에도 도 10에서와 같이 전류 패쓰 구간이 생성될 수 있다.
상기 제1 문제점을 설명하기 위해 제시된 전압 파형들의 생성 타이밍을 보인 도 10을 참조하면, 타임 구간들(T1,T3)에서 전류 패쓰가 생성될 수 있다. 도 10에서는 상기 제1 외부전원전압(VDD1)이 제2 외부전원전압(VDD2)의 전압레벨보다 높고, 상기 제2 외부전원전압(VDD2)가 먼저 파워-업이 되는 경우라고 가정한 것이다. 상기 제1 외부전원전압(VDD1)이 정상상태에서 약 1.8 볼트 정도의 레벨을 갖는 경우에 상기 제2 외부전원전압(VDD2)은 약 1.35볼트 정도의 레벨을 갖는다. 도 10에서 구간(T2)은 PDPDE 신호의 유효 영역을 가리킨다. 도 10의 구간(T1)에서 보여지는 바와 같이 상기 제1,2 외부전원전압(VDD1,VDD2)이 파워 업(Power-Up) 시 셋팅되는 스피드가 서로 다르게 될 경우에, 내부의 DC 제너레이터에 의해 생성되는 VPP와 IVC는 구간(T3)에서 보여지는 바와 같이 전류 패쓰의 생성으로 인한 셋업 차이를 갖게 된다.
이제 도 1에 따른 제2 문제점을 설명하기 위해 제시된 도 9로 돌아가면, 크로스 커플 타입의 차동 증폭기로 되어 있는 레벨 시프팅 회로가 보여진다. 여기서, 레벨 시프팅 회로를 구성하는 피형 모오스 트랜지스터들(P1,P2,P10)의 소오스 단자에는 상기 제1 외부전원전압(VDD1)이 동작전압으로서 인가되고, 제2 외부전원전압(VDD2)또는 주변/코어 IVC가 입력용 인버터(INV10)의 동작전압으로서 인가된다. 이러한 경우에도 전류 패쓰의 생성에 기인하여 레벨 시프팅 노드(NO1)에는 초기 전압 레벨이 제대로 설정되지 않을 수 있다.
도 11은 도 1에 따른 제3 문제점을 설명하기 위해 제시된 전압 파형들의 생성 타이밍도이다. 도 11을 참조하면, 시점 t1에서 DPD 진입이 일어나고 전류 패쓰의 생성 가능성이 존재한다. 즉, 여기서는 DPD 엔터 시 VPP 레벨을 0볼트로 만들지 않는 경우에 문제가 발생된다. 도 11에서 보여지는 엔형 모오스 트랜지스터(M1)에서 보여지는 바와 같이, VPP의 레벨은 최대 VDD2-1Vtn 이므로, 상기 트랜지스터(M1)의 소오스 단자에서 드레인 단자로의 전류 패쓰가 형성될 가능성이 있다.
본 발명에서는 상기한 바와 같은 제1 내지 제3 문제점을 해결하기 위해 도 12와 같은 전압 공급 시스템을 갖는다.
이제 부터는 도 12 내지 도 17을 참조로 본 발명의 실시 예가 설명될 것이다. 먼저, 도 12는 본 발명에 따른 반도체 메모리 장치의 전압 공급 시스템을 보여주는 블록도이다. 도 13은 도 12중 제1,2 초기화 신호 생성부의 구현 예를 보인 세 부회로도이고, 도 14는 도 12중 출력 고전압 생성부의 구현 예를 보인 세부회로도이며, 도 15는 도 12중 레벨 시프터의 구현 예를 보인 세부회로도이고, 도 16은 도 10과 대조적으로 제1 문제점이 해결되는 것을 보여주는 전압 파형들의 생성 타이밍도이다. 또한, 도 17은 도 11과 대조적으로 제3 문제점이 해결되는 것을 보여주는 전압 파형들의 생성 타이밍도이다.
도 12를 참조하면, 참조부호들 101,103에서 보여지는 바로서, 서로 다른 전압 레벨을 갖는 제1,2 외부전원전압(VDD1,VDD2)이 도 1의 경우와 마찬가지로 사용된다. 상기 제1 외부전원전압(VDD1)은 공급라인(L1)을 통해 고전압(VPP)를 사용하는 회로(201)에 직접적으로 공급될 수 있다. 상기 제2 외부전원전압(VDD2)은 공급라인(L3)을 통해 내부전원전압(IVC)을 사용하는 주변회로 또는 코어 회로(203)에 직접적으로 공급된다. 블록 영역들(A10,A20)에 속해 있는 부분은 반도체 메모리 장치의 내부 DC 제너레이터를 사용하여 전원을 공급하는 분배 시스템을 보여준다. 블록 영역(A10)내에서 제1 초기화 신호 생성부(2)는 상기 제1 외부전원전압(VDD1)에 응답하여 제1 초기화 신호를 생성한다. 상기 제1 초기화 신호는 파워 다운(DPD)제어 신호를 생성하는 PDPDE 발생부(105)와, 레벨 시프터(6)와, 그리고 출력 고전압 생성부(5)로 인가된다. 상기 PDPDE 발생부(105)는 상기 제1 초기화 신호 및 상기 제1 외부전원전압(VDD1)에 연결되며 파워 다운시 파워 다운(DPD)제어 신호를 기준전압 발생기(205)로 인가한다. 상기 기준전압 발생기(205)는 상기 파워 다운 제어신호에 의해 파워 다운 동작이 제어되며 기준전압을 생성하여 전압 드라이버(206) 및 상기 고전압 레벨 검출부(102)로 공급한다. 상기 전압 드라이버(206)에 의해 구 동된 출력전압은 상기 주변회로/코어 회로(203) 및 내부 초기화 회로(207)로 제공된다. 상기 내부 초기화 회로(207)는 내부 초기화 신호를 생성하여 상기 주변회로/코어 회로(203)에 인가한다.
고전압 레벨 검출부(102)에서 출력되는 온/오프 신호는 고전압 펌핑 회로(202)에 펌핑 활성화 신호로서 인가되고, 상기 고전압 펌핑 회로(202)는 상기 VPP 사용회로(201)에 펌핑 전압을 공급한다.
블록 영역(A20)내에서 제2 초기화 신호 생성부(4)는 상기 제2 외부전원전압(VDD2)에 응답하여 제2 초기화 신호를 생성한다. 상기 제2 초기화 신호는 상기 출력 고전압 생성부(5)로 인가된다.
도 12내에서 멀티-VDD 파워 다이오드로서 명명된 상기 출력 고전압 생성부(5)는, 본 발명에서 매우 중요한 회로 블록이다. 상기 출력 고전압 생성부(5)는 상기 제1,2 초기화신호에 응답하여 상기 제1,2 외부전원전압(VDD1,VDD2)을 독립적으로 구동함에 의해 제1,2 출력 고전압을 생성하고 이를 공통 출력단을 통해 합성된 출력 고전압(VPP)을 출력하는 기능을 한다.
도 12에서 보여지는 바와 같은 전압 공급 시스템을 구현하면, 외부에서 인가되는 멀티 외부전원전압들에서 셋업 레이스(Race)가 발생될 경우에도 반도체 메모리 장치의 각종 내부 회로에서는 전류 패쓰가 생기지 않게 되므로, 공급동작의 에러 없이 전원분배를 보다 효율적으로 행할 수 있게 된다.
도 12에서 보여지는 제1,2 초기화 신호 생성부(2,4)의 구현 예는 도 13에서 구체적으로 보여진다.
도 13을 참조하면, 제1 초기화 신호 생성부(2)는 복수의 저항들(R1- R6), 엔형 모오스 트랜지스터(NT1), 및 인버터들(INV1,INV2)로 구성되고 도면에서와 같은 와이어링 구조를 갖는다. 제2 초기화 신호 생성부(4)는 복수의 저항들(R11- R16), 엔형 모오스 트랜지스터(NT2), 및 인버터들(INV10,INV11)로 구성되고 도면에서와 같은 와이어링 구조를 갖는다. 상기 제1 초기화 신호 생성부(2)는 상기 제1 외부전원전압(VDD1)을 동작전압으로서 수신하고 도 16의 파형(VCCHB_EVC1)과 같은 제1 초기화 신호를 생성한다. 상기 제2 초기화 신호 생성부(4)는 상기 제2 외부전원전압(VDD2)을 동작전압으로서 수신하고 도 16의 파형(VCCHB_EVC2)과 같은 제2 초기화 신호를 생성한다.
도 12에서 보여지는 상기 출력 고전압 생성부(5)의 구현 예는 도 14에 보여진다. 도 14를 참조하면, 상기 제1 외부전원전압(VDD1)을 동작전압으로서 수신하며 상기 제1 초기화신호(VCCHB_EVC1)를 반전하기 위한 제1 인버터(INV20)와, 상기 제1 인버터(INV20)의 출력에 응답하여 소오스 단자로 인가되는 상기 제1 외부전원전압(VDD1)을 구동하는 제1 피형 모오스 트랜지스터(PT1)와, 상기 제1 피형 모오스 트랜지스터(PT1)의 드레인 단자에 게이트 단자와 드레인 단자가 연결되고 소오스 단자가 상기 공통 출력단(VPP)에 연결되어 상기 제1 출력 고전압을 상기 공통 출력단에 생성하는 제1 엔형 모오스 트랜지스터(NT1)를 포함하는 제1 전압 생성부와,
상기 제2 외부전원전압(VDD2)을 동작전압으로서 수신하며 상기 제2 초기화신호(VCCHB_EVC2)를 반전하기 위한 제2 인버터(INV30)와, 상기 제2 인버터(INV30)의 출력에 응답하여 소오스 단자로 인가되는 상기 제2 외부전원전압(VDD2)을 구동하는 제2 피형 모오스 트랜지스터(PT2)와, 상기 제2 피형 모오스 트랜지스터(PT2)의 드레인 단자에 게이트 단자와 드레인 단자가 연결되고 소오스 단자가 상기 공통 출력단에 연결되어 상기 제2 출력 고전압을 상기 공통 출력단(VPP)에 생성하는 제2 엔형 모오스 트랜지스터(NT2)를 포함하는 제2 전압 생성부는,
상기 멀티-VDD 파워 다이오드로서 명명된 상기 출력 고전압 생성부(5)를 구성한다. 도 14의 공통 출력단에서 생성되는 출력 고전압은 도 16의 파형 VPP에 대응된다.
도 12중 레벨 시프터(6)의 구현 예는 도 15에서 보여진다. 도 15를 참조하면, 도 9의 레벨 시프터 구성에서 엔형 모오스 트랜지스터(NT1)로 구성된 초기화부(10)가 추가적으로 연결된 구성이 보여진다. 상기 엔형 모오스 트랜지스터(NT1)의 게이트에는 초기화 전압(INTL)으로서 상기 제1 초기화 신호(VCCHB_EVC1)가 인가되므로, 파워 업 동작 시에 레벨 시프팅 노드(NO1)의 전위는 접지전압의 레벨로 세팅된다. 따라서, 도 9의 경우와 같이 출력 구동용 인버터(110)를 통해 형성될 수 있는 전류 패쓰는 도 15의 경우에는 존재하지 않게 된다. 상기한 레벨 시프터(6)의 구현에 의해 상기 제2 문제점이 해결된다.
도 16의 타이밍도를 참조하면, 도 10과 대조적으로 제1 문제점이 해결되는 것을 알 수 있게 된다. 도 10과 마찬가지로, 상기 제1 외부전원전압(VDD1)이 제2 외부전원전압(VDD2)의 전압레벨보다 높고, 상기 제2 외부전원전압(VDD2)가 먼저 파워-업이 되는 경우라고 가정할 경우에, VPP와 IVC는 도 10의 구간(T3)에서 보여지는 레벨과는 다르게 된다. 즉, 전류 패쓰의 생성으로 인한 셋업 차이를 갖게 된다. 즉, 도 10의 구간(T1)에서 보여지는 바와 같이 상기 제1,2 외부전원전압(VDD1,VDD2)이 파워 업(Power-Up) 시 셋팅되는 스피드가 서로 다르게 될 경우에도, 도 16의 경우에는 회로내의 전류 패쓰가 발생되지 않으므로 VPP와 IVC는 각기 정상적으로 셋업되는 것을 알 수 있다. 여기서, 상기 제1 외부전원전압(VDD1)이 정상상태에서 약 1.8 볼트 정도의 레벨을 갖는 경우에 상기 제2 외부전원전압(VDD2)은 약 1.35볼트 정도의 레벨을 갖는다. 도 16에서 보여지는 PDPDE 신호의 유효 영역은 도 10의 구간(T2)에 비해 매우 줄어든 것을 알 수 있다. 시점 t11과 t10은 상기 제1,2 초기화 신호(VCCHB_EVC1,VCCHB_EVC2)가 각기 하이레벨에서 로우레벨로 천이되는 시점을 가리킨다.
결국, 도 16에서 상기 제1 외부전원전압(VDD1)이 제2 외부전원전압(VDD2)의 전압레벨보다 높고, 상기 제2 외부전원전압(VDD2)이 상기 제1 외부전원전압(VDD1)보다 먼저 파워-업이 되는 경우에도 이를 동작전압으로서 수신하는 내부 회로에서는 전류 패쓰가 형성되지 않으므로, 도 12의 전압 공급 시스템은 전원공급동작의 에러 없이 전원분배를 보다 효율적으로 행할 수 있게 된다.
또한, 도 17은 도 11과 대조적으로 제3 문제점이 해결되는 것을 보여주는 전압 파형들의 생성 타이밍도이다. 도 17에서 시점 t1에서 DPD 진입이 일어나지만, 전류 패쓰의 생성 가능성은 희박하다. 즉, 여기서는 엔형 모오스 트랜지스터에서 보여지는 바와 같이, 시점 t1 이후에 VPP의 레벨은 최대 VDD1-1Vtn 이므로, 상기 트랜지스터의 소오스 단자(VDD2)에서 드레인 단자(VPP)로의 전류 패쓰가 형성될 가능성이 거의 없다. 따라서, 도 11과는 달리 DPD 진입이후에 트랜지스터의 역방향으 로 전류가 흐르지 못하므로, 제3 문제점이 해결된다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 전압 발생 회로의 내부적 연결 구조를 다양한 형태로 변경할 수 있음은 물론이다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치에서의 전압 발생회로 및 사용 전압 공급방법에 따르면, 외부에서 인가되는 멀티 외부전원전압들에서 레이스가 발생될 경우에도 반도체 메모리 장치의 각종 내부 회로에서는 전류 패쓰가 생기지 않게 되어, 공급동작의 에러 없이 전원분배를 보다 효율적으로 행할 수 있는 효과가 있다. 또한, 출력 고전압을 적어도 2종류 이상의 외부전원전압을 이용하여 생성할 수 있어 동작 신뢰성이 개선된 반도체 메모리 장치를 제공하는 장점이 있다.

Claims (25)

  1. 반도체 메모리 장치에서의 전압 발생회로에 있어서:
    서로 다른 전압 레벨을 갖는 제1,2 외부전원전압에 응답하여 제1,2 초기화 신호를 각기 생성하는 제1,2 초기화 신호 생성부와;
    상기 제1,2 초기화신호에 응답하여 상기 제1,2 외부전원전압을 독립적으로 구동함에 의해 제1,2 출력 고전압을 생성하고 이를 공통 출력단을 통해 합성적으로 출력하는 출력 고전압 생성부를 구비함을 특징으로 하는 반도체 메모리 장치에서의 전압 발생회로.
  2. 제1항에 있어서, 상기 출력 고전압 생성부는,
    상기 제1 외부전원전압을 동작전압으로서 수신하며 상기 제1 초기화신호를 반전하기 위한 제1 인버터와, 상기 제1 인버터의 출력에 응답하여 소오스 단자로 인가되는 상기 제1 외부전원전압을 구동하는 제1 피형 모오스 트랜지스터와, 상기 제1 피형 모오스 트랜지스터의 드레인 단자에 게이트 단자와 드레인 단자가 연결되고 소오스 단자가 상기 공통 출력단에 연결되어 상기 제1 출력 고전압을 상기 공통 출력단에 생성하는 제1 엔형 모오스 트랜지스터를 포함하는 제1 전압 생성부와;
    상기 제2 외부전원전압을 동작전압으로서 수신하며 상기 제2 초기화신호를 반전하기 위한 제2 인버터와, 상기 제2 인버터의 출력에 응답하여 소오스 단자로 인가되는 상기 제2 외부전원전압을 구동하는 제2 피형 모오스 트랜지스터와, 상기 제2 피형 모오스 트랜지스터의 드레인 단자에 게이트 단자와 드레인 단자가 연결되고 소오스 단자가 상기 공통 출력단에 연결되어 상기 제2 출력 고전압을 상기 공통 출력단에 생성하는 제2 엔형 모오스 트랜지스터를 포함하는 제2 전압 생성부를 포함함을 특징으로 하는 반도체 메모리 장치에서의 전압 발생회로.
  3. 제1항에 있어서, 상기 제1 외부전원전압은 정상상태에서 상기 제2 외부전원전압에 비해 높은 전위를 가짐을 특징으로 하는 반도체 메모리 장치에서의 전압 발생회로.
  4. 제1항에 있어서, 상기 출력 고전압은 메모리 셀의 행을 억세스하는 워드라인에 제공되는 것을 특징으로 하는 반도체 메모리 장치에서의 전압 발생회로.
  5. 제1항에 있어서, 상기 전압 발생회로는, 상기 제1 초기화신호에 응답하여 동작되며 상기 제1 외부전원전압을 동작전원전압으로서 수신하고 상기 반도체 메모리 장치의 파워다운 모드 진입을 위한 파워다운 제어신호를 생성하는 파워다운 제어신호 발생부를 더 구비함을 특징으로 하는 반도체 메모리 장치에서의 전압 발생회로.
  6. 제1항에 있어서, 상기 전압 발생회로는, 상기 파워다운 제어신호 발생부에 연결되며 상기 제1 외부전원전압을 동작전원전압으로서 수신하여 상기 반도체 메모리 장치의 고전압 발생기나 내부전원전압 발생기에 필요한 기준전압을 생성하는 기준전압 발생기를 더 구비함을 특징으로 하는 반도체 메모리 장치에서의 전압 발생회로.
  7. 제1항에 있어서, 상기 전압 발생회로는, 상기 제1 초기화신호에 응답하여 동작되며 상기 제1 외부전원전압을 동작전원전압으로서 수신하여 레벨 시프팅된 출력전압을 생성하는 레벨 시프터를 더 구비함을 특징으로 하는 반도체 메모리 장치에서의 전압 발생회로.
  8. 제6항에 있어서, 상기 내부전원전압 발생기는 상기 제2 외부전원전압을 동작전원전압으로서 수신하여 내부전원전압을 생성함을 특징으로 하는 반도체 메모리 장치에서의 전압 발생회로.
  9. 제7항에 있어서, 상기 레벨 시프터는 레벨 시프팅 노드와 접지간에 드레인- 소오스 채널이 연결되고 게이트 단자로 상기 제1 초기화신호를 수신하는 초기화 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치에서의 전압 발생회로.
  10. 모바일 오리엔티드 반도체 메모리 장치에서의 전압 발생회로에 있어서:
    서로 다른 전압 레벨을 갖는 제1,2 외부전원전압에 응답하여 제1,2 초기화 신호를 각기 생성하는 제1,2 초기화 신호 생성부와;
    상기 제1,2 초기화신호에 응답하여 상기 제1,2 외부전원전압을 독립적으로 구동함에 의해 제1,2 출력 고전압을 얻고, 이를 공통 출력단을 통해 출력하는 출력 고전압 생성부를 구비함을 특징으로 하는 모바일 오리엔티드 반도체 메모리 장치에서의 전압 발생회로.
  11. 제10항에 있어서, 상기 출력 고전압 생성부의 출력은 워드라인 드라이버 등과 같은 고전압 사용회로에 인가됨을 특징으로 하는 모바일 오리엔티드 반도체 메모리 장치에서의 전압 발생회로.
  12. 제11항에 있어서, 상기 출력 고전압 생성부는,
    상기 제1 외부전원전압을 동작전압으로서 수신하며 상기 제1 초기화신호를 반전하기 위한 제1 인버터와, 상기 제1 인버터의 출력에 응답하여 소오스 단자로 인가되는 상기 제1 외부전원전압을 구동하는 제1 피형 모오스 트랜지스터와, 상기 제1 피형 모오스 트랜지스터의 드레인 단자에 게이트 단자와 드레인 단자가 연결되고 소오스 단자가 상기 공통 출력단에 연결되어 상기 제1 출력 고전압을 상기 공통 출력단에 생성하는 다이오드 커플드 제1 엔형 모오스 트랜지스터를 포함하는 제1 전압 생성부와;
    상기 제2 외부전원전압을 동작전압으로서 수신하며 상기 제2 초기화신호를 반전하기 위한 제2 인버터와, 상기 제2 인버터의 출력에 응답하여 소오스 단자로 인가되는 상기 제2 외부전원전압을 구동하는 제2 피형 모오스 트랜지스터와, 상기 제2 피형 모오스 트랜지스터의 드레인 단자에 게이트 단자와 드레인 단자가 연결되고 소오스 단자가 상기 공통 출력단에 연결되어 상기 제2 출력 고전압을 상기 공통 출력단에 생성하는 다이오드 커플드 제2 엔형 모오스 트랜지스터를 포함하는 제2 전압 생성부를 포함함을 특징으로 하는 모바일 오리엔티드 반도체 메모리 장치에서의 전압 발생회로.
  13. 제12항에 있어서, 상기 제1 외부전원전압은 정상상태에서 상기 제2 외부전원전압에 비해 높은 전위를 가짐을 특징으로 하는 모바일 오리엔티드 반도체 메모리 장치에서의 전압 발생회로.
  14. 제13항에 있어서, 상기 출력 고전압은 디램 메모리 셀의 행을 억세스하는 워드라인에 제공되는 것을 특징으로 하는 모바일 오리엔티드 반도체 메모리 장치에서의 전압 발생회로.
  15. 제14항에 있어서, 상기 전압 발생회로는, 상기 제1 초기화신호에 응답하여 동작되며 상기 제1 외부전원전압을 동작전원전압으로서 수신하고 상기 반도체 메모리 장치의 파워다운 모드 진입을 위한 파워다운 제어신호를 생성하는 파워다운 제어신호 발생부를 더 구비함을 특징으로 하는 모바일 오리엔티드 반도체 메모리 장치에서의 전압 발생회로.
  16. 제15항에 있어서, 상기 전압 발생회로는, 상기 파워다운 제어신호 발생부에 연결되며 상기 제1 외부전원전압을 동작전원전압으로서 수신하여 상기 반도체 메모리 장치의 고전압 발생기나 내부전원전압 발생기에 필요한 기준전압을 생성하는 기준전압 발생기를 더 구비함을 특징으로 하는 모바일 오리엔티드 반도체 메모리 장치에서의 전압 발생회로.
  17. 제16항에 있어서, 상기 전압 발생회로는, 상기 제1 초기화신호에 응답하여 동작되며 상기 제1 외부전원전압을 동작전원전압으로서 수신하여 레벨 시프팅된 출력전압을 생성하는 레벨 시프터를 더 구비함을 특징으로 하는 모바일 오리엔티드 반도체 메모리 장치에서의 전압 발생회로.
  18. 제17항에 있어서, 상기 내부전원전압 발생기는 상기 제2 외부전원전압을 동작전원전압으로서 수신하여 내부전원전압을 생성함을 특징으로 하는 모바일 오리엔티드 반도체 메모리 장치에서의 전압 발생회로.
  19. 제18항에 있어서, 상기 레벨 시프터는 레벨 시프팅 노드와 접지간에 드레인-소오스 채널이 연결되고 게이트 단자로 상기 제1 초기화신호를 수신하는 초기화용 엔형 모오스 트랜지스터를 구비함을 특징으로 하는 모바일 오리엔티드 반도체 메모리 장치에서의 전압 발생회로.
  20. 반도체 메모리 장치에서의 사용 전압 공급방법에 있어서:
    서로 다른 전압 레벨을 갖는 제1,2 외부전원전압을 수신하는 단계와;
    상기 제1,2 외부전원전압에 응답된 제1,2 초기화 신호를 생성하는 단계와;
    상기 제1 초기화신호를 활성화 신호로서 받으며 상기 제1 외부전원전압을 구동하여 제1 출력 고전압을 얻는 단계와;
    상기 제2 초기화신호를 활성화 신호로서 받으며 상기 제2 외부전원전압을 구동하여 제2 출력 고전압을 얻는 단계와;
    하나의 공통 출력단을 통해 상기 제1,2 출력 고전압을 합성적으로 출력하고 이를 고전압 사용회로로 인가하는 단계를 가짐을 특징으로 하는 반도체 메모리 장치에서의 사용 전압 공급방법.
  21. 제20항에 있어서, 상기 고전압 사용회로는 워드라인 드라이버임을 특징으로 하는 반도체 메모리 장치에서의 사용 전압 공급방법.
  22. 제21항에 있어서, 상기 제1 외부전원전압이 정상상태에서 약 1.8 볼트 정도의 레벨을 갖는 경우에 상기 제2 외부전원전압은 약 1.35볼트 정도의 레벨을 가짐을 특징으로 하는 반도체 메모리 장치에서의 사용 전압 공급방법.
  23. 제22항에 있어서, 상기 제1 초기화신호에 응답하여 활성화 되며 상기 제1 외부전원전압을 동작전원전압으로서 이용하여 반도체 메모리 장치의 파워다운 모드 진입을 위한 파워다운 제어신호를 생성하는 단계를 더 구비함을 특징으로 하는 반도체 메모리 장치에서의 사용 전압 공급방법.
  24. 제23항에 있어서, 상기 파워다운 제어신호에 의해 비활성화되며 상기 제1 외부전원전압을 동작전원전압으로서 이용하여 상기 반도체 메모리 장치의 고전압 발생기나 내부전원전압 발생기에 필요한 기준전압을 생성하는 단계를 더 구비함을 특징으로 하는 반도체 메모리 장치에서의 사용 전압 공급방법.
  25. 제24항에 있어서, 상기 제1 초기화신호에 활성화되며 상기 제1 외부전원전압을 동작전원전압으로서 수신하여 레벨 시프팅된 출력전압을 생성하는 단계를 더 구비함을 특징으로 하는 반도체 메모리 장치에서의 사용 전압 공급방법.
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