JPH07161189A - ワード線ドライバ - Google Patents
ワード線ドライバInfo
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- JPH07161189A JPH07161189A JP5340575A JP34057593A JPH07161189A JP H07161189 A JPH07161189 A JP H07161189A JP 5340575 A JP5340575 A JP 5340575A JP 34057593 A JP34057593 A JP 34057593A JP H07161189 A JPH07161189 A JP H07161189A
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Abstract
(57)【要約】
【目的】 Ｂi-ＣＭＯＳの高速性を維持しつつ低電源電
圧下においてもメモリセルの安定した動作を可能とした
ワード線ドライバを提供する。 【構成】 Ｂi-ＣＭＯＳのＳＲＡＭにおいて、ワード線
を駆動するドライバを、正側電源ＶDDとワード線ＷＬと
の間に接続されかつゲートに入力信号ＩＮが印加される
ＰＭＯＳトランジスタＱ１１と、ドレインがワード線Ｗ
Ｌに接続されかつゲートに入力信号ＩＮが印加されるＮ
ＭＯＳトランジスタＱ１２と、このＮＭＯＳトランジス
タＱ１２のソースと負側電源ＶSSとの間に接続されかつ
ワード線ＷＬにゲートが接続されたＮＭＯＳトランジス
タＱ１３と、ワード線ＷＬと負側電源ＶSSとの間に接続
されかつＮＭＯＳトランジスタＱ１２，Ｑ１３のソース
・ドレイン共通接続点にベースが接続されたＮＰＮトラ
ンジスタＴｒとによって構成する。
圧下においてもメモリセルの安定した動作を可能とした
ワード線ドライバを提供する。 【構成】 Ｂi-ＣＭＯＳのＳＲＡＭにおいて、ワード線
を駆動するドライバを、正側電源ＶDDとワード線ＷＬと
の間に接続されかつゲートに入力信号ＩＮが印加される
ＰＭＯＳトランジスタＱ１１と、ドレインがワード線Ｗ
Ｌに接続されかつゲートに入力信号ＩＮが印加されるＮ
ＭＯＳトランジスタＱ１２と、このＮＭＯＳトランジス
タＱ１２のソースと負側電源ＶSSとの間に接続されかつ
ワード線ＷＬにゲートが接続されたＮＭＯＳトランジス
タＱ１３と、ワード線ＷＬと負側電源ＶSSとの間に接続
されかつＮＭＯＳトランジスタＱ１２，Ｑ１３のソース
・ドレイン共通接続点にベースが接続されたＮＰＮトラ
ンジスタＴｒとによって構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置におけ
るワード線ドライバに関し、特にメモリセルをＭＯＳト
ランジスタを用いて構成し、メモリセル以外の回路の一
部又は全部をバイポーラトランジスタを用いて構成した
半導体記憶装置におけるワード線ドライバに関する。
るワード線ドライバに関し、特にメモリセルをＭＯＳト
ランジスタを用いて構成し、メモリセル以外の回路の一
部又は全部をバイポーラトランジスタを用いて構成した
半導体記憶装置におけるワード線ドライバに関する。
【０００２】
【従来の技術】半導体記憶装置として、メモリセルをＭ
ＯＳトランジスタ（ＭＯＳ ＦＥＴ）を用いて、あるい
はポリシリコン抵抗や薄膜トランジスタを併用して構成
し、メモリセル以外の回路の一部又は全部をバイポーラ
トランジスタを用いて構成したいわゆるＢi-ＣＭＯＳ型
のＳＲＡＭがある。このＢi-ＣＭＯＳ型ＳＲＡＭにおい
て、ワード線を駆動するドライバとして、従来、ＣＭＯ
Ｓ型のものとＢi-ＣＭＯＳ型のものとが知られている。
ＯＳトランジスタ（ＭＯＳ ＦＥＴ）を用いて、あるい
はポリシリコン抵抗や薄膜トランジスタを併用して構成
し、メモリセル以外の回路の一部又は全部をバイポーラ
トランジスタを用いて構成したいわゆるＢi-ＣＭＯＳ型
のＳＲＡＭがある。このＢi-ＣＭＯＳ型ＳＲＡＭにおい
て、ワード線を駆動するドライバとして、従来、ＣＭＯ
Ｓ型のものとＢi-ＣＭＯＳ型のものとが知られている。
【０００３】図５（Ａ），（Ｂ）に、その回路構成を示
す。先ず、ＣＭＯＳ型ドライバは、図５（Ａ）に示すよ
うに、正側電源ＶDDと負側電源ＶSS（接地レベル）との
間に直列に接続されたＰ型ＭＯＳトランジスタ（以下、
単にＰＭＯＳトランジスタと称する）Ｑ５１及びＮ型Ｍ
ＯＳトランジスタ（以下、単にＮＭＯＳトランジスタと
称する）Ｑ５２からなるインバータ回路構成となってい
る。そして、ＭＯＳトランジスタＱ５１，Ｑ５２のゲー
トは共通接続され、これらゲートに入力信号ＩＮが印加
される。また、ＭＯＳトランジスタＱ５１，Ｑ５２のド
レイン共通接続点にワード線ＷＬが接続されている。
す。先ず、ＣＭＯＳ型ドライバは、図５（Ａ）に示すよ
うに、正側電源ＶDDと負側電源ＶSS（接地レベル）との
間に直列に接続されたＰ型ＭＯＳトランジスタ（以下、
単にＰＭＯＳトランジスタと称する）Ｑ５１及びＮ型Ｍ
ＯＳトランジスタ（以下、単にＮＭＯＳトランジスタと
称する）Ｑ５２からなるインバータ回路構成となってい
る。そして、ＭＯＳトランジスタＱ５１，Ｑ５２のゲー
トは共通接続され、これらゲートに入力信号ＩＮが印加
される。また、ＭＯＳトランジスタＱ５１，Ｑ５２のド
レイン共通接続点にワード線ＷＬが接続されている。
【０００４】一方、Ｂi-ＣＭＯＳ型ドライバは、図５
（Ｂ）に示すように、正側電源ＶDDと負側電源ＶSSとの
間に直列に接続されたＰＭＯＳトランジスタＱ５１及び
ＮＭＯＳトランジスタＱ５２に加え、同様に正側電源Ｖ
DDと負側電源ＶSSとの間に直列に接続されたＮＰＮ型バ
イポーラトランジスタ（以下、単にＮＰＮトランジスタ
と称する）Ｔｒ及びＮＭＯＳトランジスタＱ５３を備え
ている。そして、ＮＰＮトランジスタＴｒのベースはＰ
ＭＯＳトランジスタＱ５１及びＮＭＯＳトランジスタＱ
５２のドレイン共通接続点に接続され、ＮＭＯＳトラン
ジスタＱ５３のゲートはＰＭＯＳトランジスタＱ５１及
びＮＭＯＳトランジスタＱ５２の各ゲートと共通接続さ
れている。また、ＮＰＮトランジスタＴｒ及びＮＭＯＳ
トランジスタＱ５３のエミッタ・ドレイン共通接続点に
ワード線ＷＬが接続されている。
（Ｂ）に示すように、正側電源ＶDDと負側電源ＶSSとの
間に直列に接続されたＰＭＯＳトランジスタＱ５１及び
ＮＭＯＳトランジスタＱ５２に加え、同様に正側電源Ｖ
DDと負側電源ＶSSとの間に直列に接続されたＮＰＮ型バ
イポーラトランジスタ（以下、単にＮＰＮトランジスタ
と称する）Ｔｒ及びＮＭＯＳトランジスタＱ５３を備え
ている。そして、ＮＰＮトランジスタＴｒのベースはＰ
ＭＯＳトランジスタＱ５１及びＮＭＯＳトランジスタＱ
５２のドレイン共通接続点に接続され、ＮＭＯＳトラン
ジスタＱ５３のゲートはＰＭＯＳトランジスタＱ５１及
びＮＭＯＳトランジスタＱ５２の各ゲートと共通接続さ
れている。また、ＮＰＮトランジスタＴｒ及びＮＭＯＳ
トランジスタＱ５３のエミッタ・ドレイン共通接続点に
ワード線ＷＬが接続されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記構
成の従来のワード線ドライバにおいて、ＣＭＯＳ型ドラ
イバ（Ａ）にあっては、負荷容量、即ちワード線の寄生
容量が大きいことから、ＭＯＳトランジスタＱ５１，Ｑ
５２によるその充放電に時間がかかるため、ワード線遅
延が長くなるという問題があった。一方、Ｂi-ＣＭＯＳ
型ドライバ（Ｂ）にあっては、バイポーラトランジスタ
を用いていることから、電流駆動能力がＣＭＯＳ型ドラ
イバ（Ａ）よりも大きく、ワード線遅延は短いという利
点がある。
成の従来のワード線ドライバにおいて、ＣＭＯＳ型ドラ
イバ（Ａ）にあっては、負荷容量、即ちワード線の寄生
容量が大きいことから、ＭＯＳトランジスタＱ５１，Ｑ
５２によるその充放電に時間がかかるため、ワード線遅
延が長くなるという問題があった。一方、Ｂi-ＣＭＯＳ
型ドライバ（Ｂ）にあっては、バイポーラトランジスタ
を用いていることから、電流駆動能力がＣＭＯＳ型ドラ
イバ（Ａ）よりも大きく、ワード線遅延は短いという利
点がある。
【０００６】その反面、ＮＰＮトランジスタＴｒの順方
向ベース・エミッタフォロワ間電圧ＶF とするとき、ワ
ード線ＷＬの電位がＶDD−ＶF までしか上がらないた
め、電源電圧を下げてゆくと、セル電流が大きく減少し
てビット線レベルの反転動作に時間がかかり、高速性が
大きく損なわれたり、最低動作電源電圧がＣＭＯＳ型ド
ライバ（Ａ）を使った場合に比べて高くなる等の問題が
あった。
向ベース・エミッタフォロワ間電圧ＶF とするとき、ワ
ード線ＷＬの電位がＶDD−ＶF までしか上がらないた
め、電源電圧を下げてゆくと、セル電流が大きく減少し
てビット線レベルの反転動作に時間がかかり、高速性が
大きく損なわれたり、最低動作電源電圧がＣＭＯＳ型ド
ライバ（Ａ）を使った場合に比べて高くなる等の問題が
あった。
【０００７】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、Ｂi-ＣＭＯＳの高速
性を維持しつつ低電源電圧下においてもメモリセルの安
定した動作を可能としたワード線ドライバを提供するこ
とにある。
であり、その目的とするところは、Ｂi-ＣＭＯＳの高速
性を維持しつつ低電源電圧下においてもメモリセルの安
定した動作を可能としたワード線ドライバを提供するこ
とにある。
【０００８】
【課題を解決するための手段】請求項１記載のワード線
ドライバは、メモリセルをＭＯＳトランジスタを用いて
構成し、メモリセル以外の回路の一部又は全部をバイポ
ーラトランジスタを用いて構成した半導体記憶装置にお
いて、正側電源とワード線との間に接続されかつゲート
に入力信号が印加されるＰＭＯＳトランジスタと、ドレ
インがワード線に接続されかつゲートに入力信号が印加
される第１のＮＭＯＳトランジスタと、この第１のＮＭ
ＯＳトランジスタのソースと負側電源との間に接続され
かつワード線にゲートが接続された第２のＮＭＯＳトラ
ンジスタと、ワード線と負側電源との間に接続されかつ
第１，第２のＮＭＯＳトランジスタの共通接続点にベー
スが接続されたバイポーラトランジスタとを備えた構成
となっている。請求項２記載のワード線ドライバは、ワ
ード線の電位が低レベルとなるとき、その電位を負側電
源の電圧レベルまで下げるプルダウン手段を有する構成
となっている。
ドライバは、メモリセルをＭＯＳトランジスタを用いて
構成し、メモリセル以外の回路の一部又は全部をバイポ
ーラトランジスタを用いて構成した半導体記憶装置にお
いて、正側電源とワード線との間に接続されかつゲート
に入力信号が印加されるＰＭＯＳトランジスタと、ドレ
インがワード線に接続されかつゲートに入力信号が印加
される第１のＮＭＯＳトランジスタと、この第１のＮＭ
ＯＳトランジスタのソースと負側電源との間に接続され
かつワード線にゲートが接続された第２のＮＭＯＳトラ
ンジスタと、ワード線と負側電源との間に接続されかつ
第１，第２のＮＭＯＳトランジスタの共通接続点にベー
スが接続されたバイポーラトランジスタとを備えた構成
となっている。請求項２記載のワード線ドライバは、ワ
ード線の電位が低レベルとなるとき、その電位を負側電
源の電圧レベルまで下げるプルダウン手段を有する構成
となっている。
【０００９】
【作用】請求項１記載のワード線ドライバにおいて、
“Ｈ”レベル（高レベル）出力用のトランジスタとして
ＰＭＯＳトランジスタのみを用いたことで、ワード線活
性時にはその“Ｈ”レベルは正側電源の電圧レベルまで
フルスウィングすることから、電源電圧を下げていった
場合のセル電流の急激な低下は起こらないため、Ｂi-Ｃ
ＭＯＳ回路における高速性を維持できる。また、最低動
作電源電圧についても、ＣＭＯＳ型ドライバによりワー
ド線を駆動する場合と同一となるため、低電源電圧下で
の動作の安定性も確保できる。
“Ｈ”レベル（高レベル）出力用のトランジスタとして
ＰＭＯＳトランジスタのみを用いたことで、ワード線活
性時にはその“Ｈ”レベルは正側電源の電圧レベルまで
フルスウィングすることから、電源電圧を下げていった
場合のセル電流の急激な低下は起こらないため、Ｂi-Ｃ
ＭＯＳ回路における高速性を維持できる。また、最低動
作電源電圧についても、ＣＭＯＳ型ドライバによりワー
ド線を駆動する場合と同一となるため、低電源電圧下で
の動作の安定性も確保できる。
【００１０】請求項２記載のワード線ドライバにおい
て、ワード線の電位が“Ｌ”レベル（低レベル）となる
とき、その電位を負側電源の電圧レベルまでプルダウン
することで、メモリセルが非活性状態にある場合、当該
メモリセルのアクセストランジスタにゲートバイアスが
かからないようにできる。したがって、メモリセルにお
いて、ビット線から“Ｌ”側ノードへリーク電流が流れ
ることはない。なお、このリーク電流が流れると、ＳＲ
ＡＭのスタンバイ電流の大幅な増加につながる。
て、ワード線の電位が“Ｌ”レベル（低レベル）となる
とき、その電位を負側電源の電圧レベルまでプルダウン
することで、メモリセルが非活性状態にある場合、当該
メモリセルのアクセストランジスタにゲートバイアスが
かからないようにできる。したがって、メモリセルにお
いて、ビット線から“Ｌ”側ノードへリーク電流が流れ
ることはない。なお、このリーク電流が流れると、ＳＲ
ＡＭのスタンバイ電流の大幅な増加につながる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示す回路図で
ある。図１において、正側電源ＶDDとワード線ＷＬとの
間にＰＭＯＳトランジスタＱ１１が接続されている。こ
のＰＭＯＳトランジスタＱ１１のゲートには、入力信号
ＩＮが印加される。ワード線ＷＬと負側電源ＶSS（接地
レベル）との間には、ＮＭＯＳトランジスタＱ１２，Ｑ
１３が直列に接続されている。
に説明する。図１は、本発明の一実施例を示す回路図で
ある。図１において、正側電源ＶDDとワード線ＷＬとの
間にＰＭＯＳトランジスタＱ１１が接続されている。こ
のＰＭＯＳトランジスタＱ１１のゲートには、入力信号
ＩＮが印加される。ワード線ＷＬと負側電源ＶSS（接地
レベル）との間には、ＮＭＯＳトランジスタＱ１２，Ｑ
１３が直列に接続されている。
【００１２】ＮＭＯＳトランジスタＱ１２のゲートに
は、入力信号ＩＮが印加される。ＮＭＯＳトランジスタ
Ｑ１３のゲートは、ワード線ＷＬに接続されている。ワ
ード線ＷＬと負側電源ＶSSとの間にはさらに、ＮＰＮト
ランジスタＴｒが接続されている。このＮＰＮトランジ
スタＴｒのベースは、ＮＭＯＳトランジスタＱ１２，Ｑ
１３のソース・ドレイン共通接続点に接続されている。
は、入力信号ＩＮが印加される。ＮＭＯＳトランジスタ
Ｑ１３のゲートは、ワード線ＷＬに接続されている。ワ
ード線ＷＬと負側電源ＶSSとの間にはさらに、ＮＰＮト
ランジスタＴｒが接続されている。このＮＰＮトランジ
スタＴｒのベースは、ＮＭＯＳトランジスタＱ１２，Ｑ
１３のソース・ドレイン共通接続点に接続されている。
【００１３】上記構成のワード線ドライバにおいて、Ｐ
ＭＯＳトランジスタＱ１１は、入力信号ＩＮが“Ｌ”レ
ベルのときワード線ＷＬの電位を“Ｈ”レベルとする。
一方、ＮＭＯＳトランジスタＱ１２，Ｑ１３及びＮＰＮ
トランジスタＴｒは、入力信号ＩＮが“Ｈ”レベルのと
きワード線ＷＬの電位を“Ｌ”レベルとし、基本的なＢ
i-ＣＭＯＳインバータの“Ｌ”レベル出力用の回路と同
じ構成となっている。この部分の回路としては、様々な
Ｂi-ＣＭＯＳ論理回路のバリエーションにおける“Ｌ”
レベルを出力する部分の回路を用いることができる。
ＭＯＳトランジスタＱ１１は、入力信号ＩＮが“Ｌ”レ
ベルのときワード線ＷＬの電位を“Ｈ”レベルとする。
一方、ＮＭＯＳトランジスタＱ１２，Ｑ１３及びＮＰＮ
トランジスタＴｒは、入力信号ＩＮが“Ｈ”レベルのと
きワード線ＷＬの電位を“Ｌ”レベルとし、基本的なＢ
i-ＣＭＯＳインバータの“Ｌ”レベル出力用の回路と同
じ構成となっている。この部分の回路としては、様々な
Ｂi-ＣＭＯＳ論理回路のバリエーションにおける“Ｌ”
レベルを出力する部分の回路を用いることができる。
【００１４】上記構成のドライバによれば、ワード線活
性時には、その“Ｈ”レベルは正側電源ＶDDの電圧レベ
ルまでフルスウィングすることになるので、図５（Ｂ）
に示す従来のＢi-ＣＭＯＳ型ドライバのように電源電圧
を下げていった場合のセル電流の急激な低下は起こら
ず、Ｂi-ＣＭＯＳ回路における高速性を維持できる。ま
た、最低動作電源電圧についても、図５（Ａ）に示すＣ
ＭＯＳ型ドライバによってワード線ＷＬを駆動する場合
と同一となるため、低電源電圧下での動作の安定性も確
保できる。
性時には、その“Ｈ”レベルは正側電源ＶDDの電圧レベ
ルまでフルスウィングすることになるので、図５（Ｂ）
に示す従来のＢi-ＣＭＯＳ型ドライバのように電源電圧
を下げていった場合のセル電流の急激な低下は起こら
ず、Ｂi-ＣＭＯＳ回路における高速性を維持できる。ま
た、最低動作電源電圧についても、図５（Ａ）に示すＣ
ＭＯＳ型ドライバによってワード線ＷＬを駆動する場合
と同一となるため、低電源電圧下での動作の安定性も確
保できる。
【００１５】一方、ワード線遅延については、Ｂi-ＣＭ
ＯＳ構成のドライバであるために、ＣＭＯＳ型ドライバ
のそれよりも遅延は短くなる。また、ワード線ＷＬに対
する“Ｈ”レベル出力はＰＭＯＳトランジスタＱ１１に
より、“Ｌ”レベル出力はＮＰＮトランジスタＴｒを用
いて行う構成としたことにより、ワード線ＷＬの立下が
りをその立上がりよりも速く設定することが容易であ
る。
ＯＳ構成のドライバであるために、ＣＭＯＳ型ドライバ
のそれよりも遅延は短くなる。また、ワード線ＷＬに対
する“Ｈ”レベル出力はＰＭＯＳトランジスタＱ１１に
より、“Ｌ”レベル出力はＮＰＮトランジスタＴｒを用
いて行う構成としたことにより、ワード線ＷＬの立下が
りをその立上がりよりも速く設定することが容易であ
る。
【００１６】このことは、ワード線ＷＬの立上がりがそ
の立下がりよりも速いか同等である場合には、ワード線
ＷＬの二重選択が起こり、誤動作や読出し遅れにつなが
る可能性があるために、通常はワード線ＷＬの立下がり
を遅らせて設計することと整合がとれている。従来のＢ
i-ＣＭＯＳ型ドライバにおいては、立上がりの方が速く
しやすいために、これらのタイミングにより注意して設
計する必要がある。
の立下がりよりも速いか同等である場合には、ワード線
ＷＬの二重選択が起こり、誤動作や読出し遅れにつなが
る可能性があるために、通常はワード線ＷＬの立下がり
を遅らせて設計することと整合がとれている。従来のＢ
i-ＣＭＯＳ型ドライバにおいては、立上がりの方が速く
しやすいために、これらのタイミングにより注意して設
計する必要がある。
【００１７】ところで、上記構成のドライバにおいて、
ＮＰＮトランジスタＴｒの順方向ベース・エミッタ電圧
をＶF とするとき、ドライバ出力は、“Ｈ”レベルがＶ
DD、“Ｌ”レベルがＶSS＋ＶF となる。したがって、図
２に示すメモリセルにおいて、図１に示す回路構成のド
ライバ２１の駆動により、ワード線ＷＬの電位が“Ｌ”
レベルとなり、メモリセル２２が非活性状態である場
合、メモリセル２２のアクセストランジスタＱ２１にお
いては、ＶF のゲートバイアスがかかるために、ビット
線ＢＬから“Ｌ”側ノードＮへ大きなリーク電流が生じ
る。このリーク電流は、ＳＲＡＭのスタンバイ電流の大
幅な増加をもたらす。
ＮＰＮトランジスタＴｒの順方向ベース・エミッタ電圧
をＶF とするとき、ドライバ出力は、“Ｈ”レベルがＶ
DD、“Ｌ”レベルがＶSS＋ＶF となる。したがって、図
２に示すメモリセルにおいて、図１に示す回路構成のド
ライバ２１の駆動により、ワード線ＷＬの電位が“Ｌ”
レベルとなり、メモリセル２２が非活性状態である場
合、メモリセル２２のアクセストランジスタＱ２１にお
いては、ＶF のゲートバイアスがかかるために、ビット
線ＢＬから“Ｌ”側ノードＮへ大きなリーク電流が生じ
る。このリーク電流は、ＳＲＡＭのスタンバイ電流の大
幅な増加をもたらす。
【００１８】図３は、このリーク電流の発生を防止すべ
くなされた本発明の他の実施例を示す回路図であり、図
中、図１と同等部分には同一符号を付して示してある。
図３において、ワード線ＷＬと負側電源ＶSSとの間に、
電流駆動能力の小さなＮＭＯＳトランジスタＱ１４が接
続されている。ＮＭＯＳトランジスタＱ１４のゲートに
は、入力信号ＩＮが印加される。このＮＭＯＳトランジ
スタＱ１４は、入力信号ＩＮが“Ｈ”レベルとなり、ワ
ード線ＷＬの電位が“Ｌ”レベルとなるときに、オン状
態となってワード線ＷＬの電位を負側電源ＶSSの電圧レ
ベルまで完全に下げるプルダウン手段としての作用をな
す。
くなされた本発明の他の実施例を示す回路図であり、図
中、図１と同等部分には同一符号を付して示してある。
図３において、ワード線ＷＬと負側電源ＶSSとの間に、
電流駆動能力の小さなＮＭＯＳトランジスタＱ１４が接
続されている。ＮＭＯＳトランジスタＱ１４のゲートに
は、入力信号ＩＮが印加される。このＮＭＯＳトランジ
スタＱ１４は、入力信号ＩＮが“Ｈ”レベルとなり、ワ
ード線ＷＬの電位が“Ｌ”レベルとなるときに、オン状
態となってワード線ＷＬの電位を負側電源ＶSSの電圧レ
ベルまで完全に下げるプルダウン手段としての作用をな
す。
【００１９】上述したように、入力信号ＩＮが“Ｈ”レ
ベルとなり、ワード線ＷＬの電位が“Ｌ”レベルとなる
ときに、その電位を負側電源ＶSSの電圧レベルまで完全
にプルダウンするようにしたことにより、メモリセル２
２が非活性状態にある場合、メモリセル２２のアクセス
トランジスタＱ２１にゲートバイアスがかからないた
め、リーク電流が生じることはない。
ベルとなり、ワード線ＷＬの電位が“Ｌ”レベルとなる
ときに、その電位を負側電源ＶSSの電圧レベルまで完全
にプルダウンするようにしたことにより、メモリセル２
２が非活性状態にある場合、メモリセル２２のアクセス
トランジスタＱ２１にゲートバイアスがかからないた
め、リーク電流が生じることはない。
【００２０】なお、本実施例では、ワード線ＷＬの電位
をＶSSレベルに下げるプルダウン手段として、入力信号
ＩＮに応じてオン／オフする電流駆動能力の弱いＭＯＳ
トランジスタを用いた回路構成とした場合について説明
したが、これに限定されるものではない。例えば、図４
（Ａ）に示すように、ワード線ＷＬと負側電源ＶSSとの
間に接続されて正側電源ＶDDによってゲートバイアスさ
れた電流駆動能力の弱いＭＯＳトランジスタＱ１５を用
いたり、図４（Ｂ）に示すように、ワード線ＷＬと負側
電源ＶSSとの間に接続された抵抗器Ｒを用いて構成する
ことも可能である。
をＶSSレベルに下げるプルダウン手段として、入力信号
ＩＮに応じてオン／オフする電流駆動能力の弱いＭＯＳ
トランジスタを用いた回路構成とした場合について説明
したが、これに限定されるものではない。例えば、図４
（Ａ）に示すように、ワード線ＷＬと負側電源ＶSSとの
間に接続されて正側電源ＶDDによってゲートバイアスさ
れた電流駆動能力の弱いＭＯＳトランジスタＱ１５を用
いたり、図４（Ｂ）に示すように、ワード線ＷＬと負側
電源ＶSSとの間に接続された抵抗器Ｒを用いて構成する
ことも可能である。
【００２１】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、“Ｈ”レベル出力用のトランジスタとして
ＰＭＯＳトランジスタのみを用いたことにより、ワード
線活性時にはその“Ｈ”レベルは正側電源の電圧レベル
までフルスウィングすることから、電源電圧を下げてい
った場合のセル電流の急激な低下は起こらないため、Ｂ
i-ＣＭＯＳ回路における高速性を維持できることにな
る。また、最低動作電源電圧についても、ＣＭＯＳ型の
ドライバによってワード線を駆動する場合と同一となる
ため、低電源電圧下での動作の安定性も確保できること
になる。
明によれば、“Ｈ”レベル出力用のトランジスタとして
ＰＭＯＳトランジスタのみを用いたことにより、ワード
線活性時にはその“Ｈ”レベルは正側電源の電圧レベル
までフルスウィングすることから、電源電圧を下げてい
った場合のセル電流の急激な低下は起こらないため、Ｂ
i-ＣＭＯＳ回路における高速性を維持できることにな
る。また、最低動作電源電圧についても、ＣＭＯＳ型の
ドライバによってワード線を駆動する場合と同一となる
ため、低電源電圧下での動作の安定性も確保できること
になる。
【００２２】請求項２記載の発明によれば、ワード線の
電位が“Ｌ”レベルとなるとき、その電位を負側電源の
電圧レベルまでプルダウンするようにしたことにより、
メモリセルが非活性状態にある場合、当該メモリセルの
アクセストランジスタにゲートバイアスがかからないよ
うにできる。したがって、メモリセルにおいて、ビット
線から“Ｌ”側ノードへ、ＳＲＡＭのスタンバイ電流の
大幅増加につながるリーク電流が流れることはない。
電位が“Ｌ”レベルとなるとき、その電位を負側電源の
電圧レベルまでプルダウンするようにしたことにより、
メモリセルが非活性状態にある場合、当該メモリセルの
アクセストランジスタにゲートバイアスがかからないよ
うにできる。したがって、メモリセルにおいて、ビット
線から“Ｌ”側ノードへ、ＳＲＡＭのスタンバイ電流の
大幅増加につながるリーク電流が流れることはない。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明が適用されるメモリセルの一例を示す回
路図である。
路図である。
【図３】本発明の他の実施例を示す回路図である。
【図４】本発明の他の実施例の変形例を示す回路図であ
る。
る。
【図５】従来例を示す回路図である。
２１ ドライバ ２２ メモリセル Ｑ１１ Ｐ型ＭＯＳトランジスタ Ｑ１２〜Ｑ１５ Ｎ型ＭＯＳトランジスタ Ｔｒ ＮＰＮ型バイポーラトランジスタ
Claims (2)
- 【請求項１】 メモリセルをＭＯＳトランジスタを用い
て構成し、メモリセル以外の回路の一部又は全部をバイ
ポーラトランジスタを用いて構成した半導体記憶装置に
おけるワード線ドライバであって、 正側電源とワード線との間に接続されかつゲートに入力
信号が印加されるＰ型ＭＯＳトランジスタと、 ドレインがワード線に接続されかつゲートに前記入力信
号が印加される第１のＮ型ＭＯＳトランジスタと、 前記第１のＮ型ＭＯＳトランジスタのソースと負側電源
との間に接続されかつワード線にゲートが接続された第
２のＮ型ＭＯＳトランジスタと、 ワード線と負側電源との間に接続されかつ前記第１，第
２のＮ型ＭＯＳトランジスタの共通接続点にベースが接
続されたバイポーラトランジスタとを備えたことを特徴
とするワード線ドライバ。 - 【請求項２】 ワード線の電位が低レベルとなるとき、
その電位を負側電源の電圧レベルまで下げるプルダウン
手段を有することを特徴とする請求項１記載のワード線
ドライバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34057593A JP3223681B2 (ja) | 1993-12-07 | 1993-12-07 | ワード線ドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34057593A JP3223681B2 (ja) | 1993-12-07 | 1993-12-07 | ワード線ドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161189A true JPH07161189A (ja) | 1995-06-23 |
| JP3223681B2 JP3223681B2 (ja) | 2001-10-29 |
Family
ID=18338313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34057593A Expired - Fee Related JP3223681B2 (ja) | 1993-12-07 | 1993-12-07 | ワード線ドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3223681B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
| KR100469146B1 (ko) * | 1997-12-24 | 2005-07-07 | 주식회사 하이닉스반도체 | 서브로오디코더배열방법 |
-
1993
- 1993-12-07 JP JP34057593A patent/JP3223681B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469146B1 (ko) * | 1997-12-24 | 2005-07-07 | 주식회사 하이닉스반도체 | 서브로오디코더배열방법 |
| JP2000243089A (ja) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | デコーダ回路及びデコード方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3223681B2 (ja) | 2001-10-29 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |