KR20060016574A - 반도체 메모리 장치에서의 서브 워드라인 드라이버 - Google Patents

반도체 메모리 장치에서의 서브 워드라인 드라이버 Download PDF

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Abstract

저전압에서도 워드라인 부스팅을 효과적으로 행할 수 있는 반도체 메모리 장치의 서브 워드라인 드라이버가 개시된다. 셀프 부스팅 방식으로 동작 전압 보다 높은 전압을 메모리 셀의 억세스 트랜지스터와 연결된 서브 워드라인에 선택적으로 전달하는 반도체 메모리 장치에서의 서브 워드라인 드라이버는, 메인 워드라인에 인가되는 동작전압을 부스팅 노드에 전달하기 위한 제1 전달 트랜지스터와; 상기 부스팅 노드의 부스팅 전압에 응답하여 상기 동작 전압보다 높은 전압을 상기 서브 워드라인에 제공하기 위한 제2 전달 트랜지스터와; 상기 제1 전달 트랜지스터의 문턱전압 강하에 따른 상기 부스팅 전압의 레벨 감소를 보상하기 위하여 상기 동작 전압에서 상기 전달 트랜지스터의 문턱전압이 감하여진 전압레벨보다 높은 레벨의 전압을 생성하여 상기 제1 전달 트랜지스터의 게이트 전극에 인가하는 보상 전압 발생부를 구비함에 의해, 저전압에서도 서브 워드라인 드라이버 신호의 레벨이 전압 강하 없이 서브 워드라인으로 전달된다.
반도체 메모리 장치, 워드라인 드라이버, 셀프 부스팅, 부스팅 노드

Description

반도체 메모리 장치에서의 서브 워드라인 드라이버{Sub word line driver in semiconductor memory device}
도 1은 종래 기술에 따른 반도체 메모리 장치에서의 서브 워드라인 드라이버를 보인 회로도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에서의 서브 워드라인 드라이버를 회로도, 및
도 3은 도 2의 서브 워드라인 드라이버가 메모리 셀 어레이에 복수로 적용된 결선 관계를 보여주는 도면.
본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리 장치에서의 서브 워드라인 드라이버의 회로 구조에 관한 것이다.
통상적으로, 다이나믹 랜덤 억세스 메모리(DRAM)이나 강유전체 메모리(FRAM)등과 같은 반도체 메모리 장치에서, 메모리 셀에 데이터를 저장하거나 메모리 셀로 데이터를 리드할 경우에 메모리 셀과 연결된 비트라인에는 라이트 또는 리드 전압이 제공된다. 그러한 경우에 메모리 셀을 구성하는 선택 트랜지스터의 게이트에는 동작전압보다는 높은 고전압이 워드라인을 통해 인가된다. 왜냐하면, 선택 트랜지스터의 문턱전압 손실에 기인되는 전압 강하를 보상하여 데이터 억세스 동작에 충분한 셀 전압을 확보하여야 할 필요가 있기 때문이다. 따라서, 워드라인에 고전압을 인가하는 것은 워드라인 드라이버에 의해 수행되며, 고집적화된 반도체 메모리 의 경우에 메모리 아키텍쳐의 효율상 메인 워드라인에 복수의 서브 워드라인들이 연결된 구조를 갖는다. 메모리 셀들의 선택 트랜지스터들은 메인 워드라인과 서브 워드라인 사이에서 고전압을 생성하는 서브 워드라인 드라이버로부터 그러한 고전압을 받게 된다.
도 1은 종래 기술에 따른 서브 워드라인 드라이버(Sub-Word Line Driver)의 회로구성을 도시한 것이다. 도면에서, 서브 워드라인 드라이버는 4개의 엔형 모오스 트랜지스터들(M1,M2,M5,M6)로 구성되고 도면에서와 같은 결선구조를 갖는다. 여기서, 트랜지스터들(M5,M6)은 드라이버 구동선택을 위한 신호들(SWL_PDb,SWL_PD)에 의해 제어된다.
도 1에서는 컬럼 방향에서 인가되는 신호(SWL_PDb)가 오프되고, 전원전압(VDD)의 레벨을 갖는 메인 워드라인 신호(Main Word Line: 이하 MWL)가 인가되면 노드(N1)의 전압은 트랜지스터(M1)를 통하여 전원전압 마이너스 문턱전압(VDD - Vt)의 레벨로 설정된다. 이후 고전압(VPP)레벨을 갖는 서브 워드라인 구동신호(SWL_DRV)가 인가되면 상기 노드(N1)는 트랜지스터(M2)의 게이트 커패시턴스(Gate Capacitance)와 트랜지스터(M1)의 기생 커패시턴스의 비에 의하여 셀프 부스팅(Self Boosting)된다. 따라서, 상기 서브 워드라인 구동신호(SWL_DRV)의 레벨은 전압 강하(Voltage Drop)없이 서브 워드라인(이하 SWL:Sub Word Line)로 전달되고, 상기 SWL은 메모리 셀의 선택 트랜지스터의 게이트에 인가된다. 또한, 도면에서 보여지는 SWL_PD 신호는 상기의 서브 워드라인 드라이버가 같이 배열되었을 때 선택되지 않은 워드라인 드라이버의 SWL 레벨을 플로팅(Floating)방지를 위하여 하이 레벨(High Level)로 인가된다.
그러나, 상기한 바와 같은 종래 기술은 일반적으로 많이 사용되고 있지만 반도체 메모리 장치의 동작 전압이 점점 낮아지면 이것을 사용하는데 문제가 발생한다. 즉, 메모리 장치의 동작전압이 낮아져서 상기 VDD 레벨을 갖는 MWL에 의해 전달된 노드(N1)의 레벨이 상기 트랜지스터(M2)의 턴온전압 정도로 설정 될 경우, 상기 고전압(VPP)레벨을 갖는 서브 워드라인 드라이버 신호(SWL_DRV)가 인가될 때 상기 트랜지스터(M2)가 상기 SWL_DRV 신호를 상기 SWL로 충분히 전달 할 수 없고, 또한 상기 트랜지스터(M2)의 게이트 커패시턴스가 작기 때문에 노드(N1)는 충분히 부스팅되지 않는다. 따라서 상기 SWL 레벨은 신호 SWL_DRV 의 레벨까지 도달하지 못한다. 즉, 트랜지스터(M2)가 SWL_DRV 레벨을 충분히 SWL로 전달 하지 못하면 상기 노드(N1)는 상기 트랜지스터(M2)의 Cgs(게이트에서 소오스(SWL_DRV)간의 커패시턴스)에서 인가되는 전하가 트랜지스터(M1)의 기생 커패시턴스와 트랜지스터(M2)의 Cgd(Gate에서 드레인(SWL)간의 커패시턴스)로 나누어지기 때문에 노드 (N1)가 충분히 부스팅되지 않는 문제점이 있다.
따라서, 본 발명에서는 저전압 동작에서도 상기 신호 SWL_DRV의 레벨이 전압 강하 없이 상기 서브 워드라인으로 전달되도록 할 수 있는 대책이 필요한 실정이다.
본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 저전압 동작에서도 서브 워드라인 드라이버 신호의 레벨이 전압 강하 없이 상기 서브 워드라인으로 전달되도록 할 수 있는 서브 워드라인 드라이버를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명에 따라, 셀프 부스팅 방식으로 동작 전압 보다 높은 전압을 메모리 셀의 억세스 트랜지스터와 연결된 서브 워드라인에 선택적으로 전달하는 반도체 메모리 장치에서의 서브 워드라인 드라이버는, 메인 워드라인에 인가되는 동작전압을 부스팅 노드에 전달하기 위한 제1 전달 트랜지스터와; 상기 부스팅 노드의 부스팅 전압에 응답하여 상기 동작 전압보다 높은 전압을 상기 서브 워드라인에 제공하기 위한 제2 전달 트랜지스터와; 상기 제1 전달 트랜지스터의 문턱전압 강하에 따른 상기 부스팅 전압의 레벨 감소를 보상하기 위하여 상기 동작 전압에서 상기 전달 트랜지스터의 문턱전압이 감하여진 전압레벨보다 높은 레벨의 전압을 생성하여 상기 제1 전달 트랜지스터의 게이트 전극에 인가하는 보상 전압 발생부를 구비한다.
바람직하기로, 상기 제1 전달 트랜지스터는 상기 메인 워드라인에 소오스 전극이 연결되고, 게이트 전극으로는 상기 동작 전압 보다는 높고 상기 동작 전압에 문턱전압이 더하여진 전압보다는 낮은 전압을 수신하며, 드레인 전극이 상기 부스팅 노드에 연결된 엔형 모오스 트랜지스터일 수 있다.
상기한 서브 워드라인 드라이버의 회로구성에 따르면, 저전압 동작에서도 서브 워드라인 드라이버 신호의 레벨이 전압 강하 없이 상기 서브 워드라인으로 전달되어, 데이터의 억세스 동작이 보다 신뢰성 있게 수행된다.
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.
도 2는 본 발명의 실시 예에 따른 서브 워드라인 드라이버의 회로 구조를 보인 도면이다.
도면을 참조하면, 도 1과는 달리, 제1 전달 트랜지스터(M1)의 게이트 전극이 전압(Vfg)을 수신하는 구조가 보여진다. 서브 워드라인 드라이버(SWD) 스킴(Scheme)에 있어서, 저전압 동작시 트랜지스터(M2)의 게이트에 인가되는 전압이 낮아서 발생되는 셀프 부스팅(Self Boosting)의 부족현상이 도 2에서는 보상된다. 즉, 종래의 기술에서는 MWL 신호에 의해 전달되는 노드(N1)의 레벨이 VDD-Vt로 설정 되었기 때문에 트랜지스터(M2)의 게이트 전압이 낮아지고, 따라서 트랜지스터(M2)가 충분히 턴온(Turn-On)되지 않아, SWL_DRV 레벨이 SWL로 충분히 전달되지 못하였다.
따라서, 본 발명에서는 VDD 레벨을 갖는 MWL 신호가 인가되어 트랜지스터(M1 )를 통과할 때 발생하는 Vtn_M1(NMOS M1 트랜지스터의 턴온 전압) 강하(Drop)를 보상하여 상기 노드(N1)의 레벨을 MWL과 거의 같은 수준(VDD-dV)이 되도록 설정해준다. 결국, 트랜지스터(M2)의 구동 능력을 보상함에 의해 충분한 셀프 부스팅이 이루어지도록 하여 SWL_DRV 레벨이 그대로 SWL로 전달되는 것이다.
상기 트랜지스터(M1)에 의한 문턱전압 강하를 최소화 하여 부스팅 노드(N1)의 전압이 VDD-dV로 설정되게 하는 것은 NMOS(M3)와 PMOS(M4)로 구성된 보상 전압 발생부(100)에 의해 달성된다. 즉, 게이트와 소오스 전극이 VPP에 공통으로 연결된 NMOS Tr(M3)의 드레인 전극(Vfg)은 소오스 전극과 게이트 전극이 VDD와 공통으로 연결된 PMOS Tr(M4)의 드레인 전극과 서로 연결되고, PMOS Tr(M4)의 드레인 전극은 또한 벌크(Bulk)와 연결되어 있다.
상기 Vfg 의 레벨은 VPP와 VDD에의해 항상 VDD + Vtp_M4(PMOS M4의 턴온 전압)으로 설정된다. 즉, VPP - Vtn_M3(NMOS M3의 바디 이펙트가 가미된 턴온 전압) 레벨이 VDD + Vtp_M4 보다 높으면 M4 Tr이 턴온되어 VDD 레벨을 보내기 때문에 항상 VDD + Vtp_M4가 Vfg 의 레벨로서 유지된다. 상기 Vfg 레벨은 상기 노드(N1)가 셀프 부스팅될 때 상기 노드(N1)의 전압이 상기 MWL로 유출되지 않도록 하기 위하여 항상 상기 M1 Tr의 Vt와 전원전압이 합하여진 전압의 레벨보다 낮아야 한다. 그 러한 Vfg 레벨의 설정은 상기 Vtp_M4의 Vsb를 0V로 하여 상기 M1 Tr의 Vsb가 VDD일때의 턴온 전압 보다 낮게 함으로써, 간단히 설정될 수 있다.
이상의 내용에 의거하여, 본 발명의 SWD 스킴을 예를 들어 설명하면 다음과 같다. VDD가 1.6V이고, VPP가 3.0V이고, Vtn_M1, Vtn_M2, Vtn_M3가 Vsb=0V에서는 0.5V이고, Vsb=1.6V에서는 0.8V이고, Vsb=2.0V에서는 0.9V이고, Vtp_M3이 0.6V라고 하자. 그러면, Vsb=2.0V에서 Vfg는 VPP - Vtn_M3이 2.1V로서, VDD+Vtp_M4(=1.6V+0.6V=2.2V)보다 낮게된다. 따라서, VDD로 흐르는 전류는 없으며 이때 MWL 레벨로 인가된 전압은 Vfg - Vtn_M1(=2.1V - 0.8V=1.3V)만큼 노드(N1)으로 전달된다. 즉, 종래의 VDD - Vtn_M1(0.8V)인 전압 보다 많은 전압이 상기 M2 Tr에 공급된다. 이후 SWL_DRV 신호에 의해 상기 노드(N1)가 셀프 부스팅되면 SWL이 부스팅된다. 이때, 상기 셀프 부스팅된 노드(N1)는 상기 M1 Tr의 Vgs가 Vfg -VDD(= 2.1V - 1.6V = 0.5V)이기 때문에 오프되어 상기 MWL로는 역류하지 않는다. 따라서, 손실 없이 셀프 부스팅을 할 수 있다.
도 3은 도 2의 서브 워드라인 드라이버가 메모리 셀 어레이에 복수로 적용된 결선 관계를 보여주는 것으로, SWL배열이 도시되어 있다. 여기서, 도 2의 보상 전압 발생부(100) 하나가 여러개의 SWD 어레이를 구동하는 것을 알 수 있다. 상기 보상 전압 발생부(100)가 각각의 SWD에 구비될 경우에 레이아웃 면적이 증가할 수 있으므로, 하나의 보상 전압 발생부(100)로써 여려개의 SWD를 구동할 수 있는 구조를 채용한 것이다.
이상에서 설명한 바와 같이 본 발명은 저전압(Low Voltage)동작에서 발생하 는 셀프 부스팅의 어려움을 추가적인 공정 삽입(Low Vt Mask, 등...)없이, 간단한 회로구성을 통하여 가능하도록 하였다. 또한, Vfg 전압 발생기의 효과적인 배치를 통하여 칩 사이즈(Chip Size)또한 감소된다.
본 명세서에 제시한 개념은 특정한 적용 예에 다른 여러 방식으로 적용될 수 있음을 당해 기술의 지식을 가진 사람이라면 누구나 이해할 수 있을 것이다. 제시된 워드라인 드라이버의 개수는 본 발명에 따른 실시 예의 일부를 나타내며, 보다 효율적이고 회로 설계자에게 이용 가능한 다른 많은 방법이 있을 수 있다. 따라서, 이에 대한 상세한 구현은 본 발명에 포함되는 것이며 청구항의 범위에서 벗어나지 않는 것으로 한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구의 범위뿐만 아니라 이 특허 청구의 범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명의 메모리 구조에 따르면, 저전압에서도 서브 워드라인 드라이버 신호의 레벨이 전압 강하 없이 서브 워드라인으로 전달되는 효과가 있다.

Claims (7)

  1. 셀프 부스팅 방식으로 동작 전압 보다 높은 전압을 메모리 셀의 억세스 트랜지스터와 연결된 서브 워드라인에 선택적으로 전달하는 반도체 메모리 장치에서의 서브 워드라인 드라이버에 있어서:
    메인 워드라인에 인가되는 동작전압을 부스팅 노드에 전달하기 위한 제1 전달 트랜지스터와;
    상기 부스팅 노드의 부스팅 전압에 응답하여 상기 동작 전압보다 높은 전압을 상기 서브 워드라인에 제공하기 위한 제2 전달 트랜지스터와;
    상기 제1 전달 트랜지스터의 문턱전압 강하에 따른 상기 부스팅 전압의 레벨 감소를 보상하기 위하여 상기 동작 전압에서 상기 전달 트랜지스터의 문턱전압이 감하여진 전압레벨보다 높은 레벨의 전압을 생성하여 상기 제1 전달 트랜지스터의 게이트 전극에 인가하는 보상 전압 발생부를 구비함을 특징으로 하는 반도체 메모리 장치에서의 서브 워드라인 드라이버.
  2. 제1항에 있어서, 상기 제1 전달 트랜지스터는 상기 메인 워드라인에 소오스 전극이 연결되고, 게이트 전극으로는 상기 동작 전압 보다는 높고 상기 동작 전압에 문턱전압이 더하여진 전압보다는 낮은 전압을 수신하며, 드레인 전극이 상기 부스팅 노드에 연결된 엔형 모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장 치에서의 서브 워드라인 드라이버.
  3. 제2항에 있어서, 상기 문턱전압은 상기 제1 전달 트랜지스터의 턴온 전압임을 특징으로 하는 반도체 메모리 장치에서의 서브 워드라인 드라이버.
  4. 셀프 부스팅 회로를 갖는 반도체 메모리 장치의 서브 워드라인 드라이버에 있어서;
    상기 셀프 부스팅 회로는,
    메인 워드라인에 인가되는 동작전압을 문턱전압의 강하 없이 부스팅 노드에 전달하기 위하여, 게이트 전극으로 상기 동작전압보다는 높고 상기 동작전압과 문턱전압이 합하여진 전압보다는 낮은 레벨의 전압을 수신하는 제1 엔형 모오스 트랜지스터와;
    상기 부스팅 노드의 부스팅 전압에 응답하여 상기 동작전압보다 높은 전압을 서브 워드라인에 제공하기 위한 제2 엔형 모오스 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 장치에서의 서브 워드라인 드라이버.
  5. 제4항에 있어서, 상기 제1 엔형 모오스 트랜지스터의 소오스에는 상기 동작 전압이 인가됨을 특징으로 하는 반도체 메모리 장치에서의 서브 워드라인 드라이버.
  6. 제4항에 있어서; 상기 제1 엔형 모오스 트랜지스터의 상기 게이트 전극에 인가되는 전압은, 게이트와 소오스 전극이 상기 동작전압 보다 높은전압(VPP)에 공통으로 연결된 NMOS 트랜지스터의 드레인 전극과, 소오스 전극과 게이트 전극이 상기 동작전압에 공통으로 연결되고 상기 드레인 전극이 벌크에 연결된 PMOS 트랜지스터의 드레인 전극이, 서로 연결된 노드로부터 생성되는 것을 특징으로 하는 반도체 메모리 장치에서의 서브 워드라인 드라이버.
  7. 제6항에 있어서, 상기 NMOS 및 PMOS 트랜지스터의 연결노드로부터 생성되는 전압은 상기 반도체 메모리 장치에 복수로 배열된 서브 워드라인 드라이버들의 상기 제1 엔형 모오스 트랜지스터의 게이트 전극에 공통으로 인가되는 것을 특징으로 하는 반도체 메모리 장치에서의 서브 워드라인 드라이버.
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