WO2010061489A1 - 半導体記憶装置 - Google Patents

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WO2010061489A1
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voltage
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飯田真久
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a negative boost word line driver whose negative voltage is a word line level at reset.
  • embedded DRAM Dynamic Random Access Memory
  • SOC System On Chip
  • Vth threshold voltage
  • the memory cell transistor is also required to have low leakage characteristics that can hold data of the memory cell capacitor. For this reason, the threshold voltage of the memory cell transistor is set high, and the back bias effect is great, so that a voltage higher than the bit line High voltage by 1 V or more is set as the word line set level.
  • a negative boost word line system is known. This is to change the word line reset level from the conventional ground voltage to the negative boost voltage level to satisfy the characteristics required for the memory cell transistor.
  • Patent Document 2 shows a configuration having an address decoding function and capable of applying both positive and negative level shift voltages to a word line with a small number of elements.
  • FIG. 7 shows a conventional word line driver.
  • 100a and 100b are word line drivers
  • XA, XB, WD ⁇ 0> and WD ⁇ 1> are word line selection address signals
  • / STWD is a word line reset control signal
  • WL ⁇ 0> and WL ⁇ 1> is a word line reset control signal.
  • Is a word line BL is a bit line
  • / AD and Node1 are internal nodes
  • Vdd is a bit line high voltage
  • Vss is a bit line low voltage
  • Vpp is a word line set level voltage
  • Vw is a word line reset level voltage
  • Vcp is a memory Cell plate voltages
  • QN1-2 and QAN1-2 are NMOS transistors
  • QP1-3 and QAP1-2 are PMOS transistors
  • QC is a memory cell transistor
  • C is a memory cell capacitor.
  • the operation of the word line driver 100a configured as described above will be described with reference to the timing chart of FIG.
  • the level of the internal node Node1 is Vpp and the word line WL ⁇ 0> is the reset level Vw.
  • the word line WL ⁇ 1> driven by the adjacent word line driver 100b similarly holds the reset level Vw (not shown).
  • a part of the address input to the word line driver 100a at the timing t10 becomes the selection logic, the internal node / AD becomes Low, and the timing WD ⁇ 0> in which the word line activation signal and the address signal are superimposed is High.
  • the word line reset control signal / STWD becomes High, whereby the level of the internal node Node1 becomes Low and the word line WL ⁇ 0> becomes the set level Vpp. Since the adjacent word line driver 100b is Low in which WD ⁇ 1> is in the non-selected state, the commonly connected internal node / AD is Low, but remains in the reset state. Thereafter, at timing t12, WD ⁇ 0> becomes Low and the word line reset control signal / STWD becomes Low, so that the internal node Node1 becomes High and the voltage of the word line WL ⁇ 0> returns to the reset level Vw. At time t13, the word line selection address signals XA and XB and the internal node / AD are restored.
  • t10 and t11 or t12 and t13 may be at the same timing.
  • the threshold voltage of the NMOS transistor QN1 is set to Set higher than peripheral transistors. In the case of an embedded DRAM, it is common to reduce the number of process steps and reduce the cost by using a gate oxide film common to high-voltage transistors and memory cell transistors QC of a logic circuit.
  • the negative boost word line driver when configured, for example, the source-drain voltage of the PMOS transistor QP1, the gate-source voltage of the NMOS transistor QN1, and the gate-source voltage of the PMOS transistor QP2 at the time of reset are all Vpp +.
  • Patent Document 3 and Patent Document 4 for example, it is known to reduce voltage stress by inserting a diode transistor or the like.
  • Patent Document 5 and Patent Document 6 when the word line is reset, the word line charge is once discharged to the ground voltage and then discharged to the negative boost power supply.
  • a method has been proposed in which the discharge current for the negative boost power supply is reduced and the power consumption and voltage stability are improved.
  • Japanese Patent Laid-Open No. 7-307091 JP-A-8-63964 Japanese Patent Laid-Open No. 2001-297583 JP 11-283369 A JP-A-10-241361 JP 2002-352580 A
  • the present invention has been made in view of the above circumstances, and an object thereof is to realize a negative boosting word line driver which is area-saving, high speed, high accuracy and low power consumption.
  • a semiconductor memory device includes a word line driver selected by a plurality of word line selection address signals, and the word line driver has a set voltage of a first voltage and a reset level.
  • the second voltage is a latch formed inside only when the word line is not selected, and the voltage of the word line is held at the reset level using the latch.
  • the present invention realizes a negative boosting word line driver which is area-saving, high speed, high accuracy and low power consumption.
  • FIG. 1 is a circuit diagram of a word line driver in the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is a timing diagram of word line drivers in the semiconductor memory device of FIG.
  • FIG. 3 is a circuit diagram of the word line driver in the semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 4 is a timing diagram of the word line driver in the semiconductor memory device of FIG.
  • FIG. 5 is a circuit diagram of a word line driver in the semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 6 is a timing diagram of the word line driver in the semiconductor memory device of FIG.
  • FIG. 7 is a circuit diagram of a word line driver in a conventional semiconductor memory device.
  • FIG. 8 is a timing diagram of word line drivers in the semiconductor memory device of FIG.
  • Word line driver 110a 100a, 100b Word line driver 110a, 110b Word line driver 120a, 120b Word line driver 200, 210 Word line bias control circuit ACT, / ACT Word line bias control signal / ACT1, ACT2 Word line bias control signal / AD Internal node BL bit Line C Memory cell capacitor DISC Word line bias control signals Node1 and Node2 Internal nodes OR1 to 2 OR circuit QC Memory cell transistors QN1 to 4, QAN1 to 2 NMOS transistors QP1 to 6, QAP1 to 2 PMOS transistor RESET Power-on flag signal / STWD Word line reset control signal Vcp Memory cell plate voltage Vdd Bit line High voltage Vpp Word line set level voltage Vss Bit line Low voltage (ground voltage) ) Vw Word line reset level voltage WD ⁇ 0>, WD ⁇ 1> Word line selection address signal WDI ⁇ 0>, WDI ⁇ 1> Word line selection address signal WL ⁇ 0>, WL ⁇ 1> Word line XA, XB Word line
  • FIG. 1 shows a circuit diagram of a word line driver in the semiconductor memory device according to the first embodiment of the present invention.
  • 110a and 110b are word line drivers
  • XA, XB, WDI ⁇ 0>, WDI ⁇ 1>, WD ⁇ 0> and WD ⁇ 1> are word line selection address signals
  • WL ⁇ 0> and WL ⁇ 1> are word lines.
  • BL bit lines
  • / AD and Node1 are internal nodes
  • RESET is a power-on flag signal
  • Vss is a bit line low voltage (ground voltage)
  • Vpp is a word line set level voltage (positive boost voltage)
  • Vw is a word Line reset level voltage (negative voltage)
  • Vcp is a memory cell plate voltage
  • QN1-2 and QAN1-2 are NMOS transistors
  • QP1-2 and QAP1-2 are PMOS transistors
  • QC is a memory cell transistor
  • C is a memory cell capacitor
  • OR1 and OR2 are OR circuits.
  • the word line reset control signal / STWD and the PMOS transistor QP3 are omitted, and word line selection address signals WD ⁇ 0> and WD ⁇ 1> is selected in synchronization with the power-on flag signal RESET, word line selection address signals XA, XB, WDI ⁇ 0>, WDI ⁇ 1>, WD ⁇ 0> and WD ⁇ 1> Is supplied in advance to the word line set level Vpp from the bit line high level Vdd, and the word line set level voltage Vpp is applied to the NAND circuit constituted by the NMOS transistors QAN1-2 and PMOS transistors QAP1-2. Is different in that is applied.
  • the source of the PMOS transistor QP1 is set to the word line set level voltage Vpp
  • the gate of the PMOS transistor QP1 is set to the internal node Node
  • the drain of the PMOS transistor QP1 is set to the word line WL ⁇ 0>.
  • Each is connected.
  • the drain of the NMOS transistor QN1 is connected to the word line WL ⁇ 0>
  • the gate of the NMOS transistor QN1 is connected to the internal node Node
  • the source of the NMOS transistor QN1 is connected to the word line reset level voltage Vw.
  • the source of the PMOS transistor QP2 is connected to the word line set level voltage Vpp, the gate of the PMOS transistor QP2 is connected to the word line WL ⁇ 0>, and the drain of the PMOS transistor QP2 is connected to the internal node Node1.
  • the gate of the NMOS transistor QN2 is connected to the word line selection address signal WD ⁇ 0>, the source of the NMOS transistor QN2 is connected to the internal node / AD, and the drain of the NMOS transistor QN2 is connected to the internal node Node1.
  • a latch is formed by the off-state PMOS transistor QP1, the on-state NMOS transistor QN1, and the on-state PMOS transistor QP2 only when the word line WL ⁇ 0> is not selected. However, the voltage of the word line WL ⁇ 0> is held at the reset level Vw.
  • the timing chart of the word line driver in the conventional semiconductor memory device shown in FIG. 8 differs from the timing chart of the word line driver in that the power-on flag signal RESET is enabled during the power-on period or a certain time t0 to t1 after power-on.
  • XA and XB become non-selection logic (Low), and WD ⁇ 0> and WD ⁇ 1> become selection logic (High), so that all word lines WL ⁇ 0> and Word line reset timing information is superimposed on the word line selection address signal XA or XB (or both) at the point where WL ⁇ 1> becomes the reset level Vw and at the timing t4 of the word line reset, and the internal nodes / AD and When Node1 becomes High level, the word line WL ⁇ 0> is discharged to the reset level Vw.
  • Word line selection with delayed timing t5 address signal WD ⁇ 0> is that becomes Low. Note that timings t2 and t3 in FIG. 2 correspond to timings t10 and t11 in FIG. 8, respectively.
  • the word line reset level Vw set during the reset operation is latched and stored, thereby reducing the word line reset control signal / STWD and the PMOS transistor QP3 required in the conventional configuration.
  • the number of component parts of the word line drivers 110a and 110b required for the number of word lines can be reduced, the area can be saved.
  • the WD ⁇ 0> and WD ⁇ 1> forming a part of the plurality of word line selection address signals are logics that reset all the word lines during a certain period when the power is turned on ( Therefore, all the initial word line driver outputs when the power is turned on are reliably reset, and the state is held by a latch configured in each of the word line drivers 110a and 110b. It is possible to prevent a malfunction in which 110a and 110b are initial and in a multiple selection state.
  • the NMOS transistor QN2 since the NMOS transistor QN2 has an address decoding function, it is not necessary to have a one-to-one correspondence, for example, for the NAND circuit for address decoding with the word line drivers 110a and 110b. Achieved.
  • the threshold value of the NMOS transistor QN1 Leakage current using the back bias effect by making the voltage higher than the threshold voltage of the other transistors QP1-2 and QN2, or by inserting another NMOS transistor in series between the NMOS transistor QN1 and the Vw power supply Can be used.
  • FIG. 3 is a circuit diagram of a word line driver in the semiconductor memory device according to the second embodiment of the present invention.
  • the PMOS transistor QP4 and NMOS transistor QN3 for stress relaxation are added to the word line drivers 120a and 120b in the circuit diagram of the word line driver in the semiconductor memory device according to the first embodiment of the present invention shown in FIG.
  • the difference is that a word line bias control circuit 200 composed of PMOS transistors QP5 and QP6 is added.
  • ACT and / ACT are word line bias control signals, and Node2 is an internal node.
  • the source of the PMOS transistor QP1 is connected to the internal node Node2, the gate of the PMOS transistor QP1 is connected to the internal node Node1, and the drain of the PMOS transistor QP1 is connected to the word line WL ⁇ 0>.
  • the drain of the NMOS transistor QN1 is connected to the word line WL ⁇ 0>
  • the gate of the NMOS transistor QN1 is connected to the internal node Node1 via the NMOS transistor QN3 for stress relaxation
  • the source of the NMOS transistor QN1 is connected to the word line reset level voltage Vw.
  • the gate of the NMOS transistor QN3 for stress relaxation is connected to the word line set level voltage Vpp.
  • the source of the PMOS transistor QP2 is connected to the word line set level voltage Vpp, the gate of the PMOS transistor QP2 is connected to the word line WL ⁇ 0> via the PMOS transistor QP4 for stress relaxation, and the drain of the PMOS transistor QP2 is connected to the internal node Node1.
  • the gate of the PMOS transistor QP4 for stress relaxation is connected to the ground voltage Vss.
  • the gate of the NMOS transistor QN2 is connected to the word line selection address signal WD ⁇ 0>, the source of the NMOS transistor QN2 is connected to the internal node / AD, and the drain of the NMOS transistor QN2 is connected to the internal node Node1.
  • the source of the PMOS transistor QP5 is set to the word line set level voltage Vpp
  • the gate of the PMOS transistor QP5 is set to the word line bias control signal / ACT
  • the drain of the PMOS transistor QP5 is set to the internal node Node2.
  • the source of the PMOS transistor QP6 is connected to the bit line high voltage Vdd
  • the gate of the PMOS transistor QP6 is connected to the word line bias control signal ACT
  • the drain of the PMOS transistor QP6 is connected to the internal node Node2.
  • the word line bias control signal ACT is High and its inverted signal / ACT is Low at timing t6.
  • word line bias control signal ACT is Low, its inverted signal / ACT is High, and internal node Node2 is controlled to bit line High voltage Vdd. Is different.
  • the gate-source voltage of the NMOS transistor QN1 in the word line reset state can be relaxed from Vpp +
  • the PMOS transistor QP4 can relax the gate-source voltage of the PMOS transistor QP2 in the word line reset state to Vpp ⁇ Vth_p4 +
  • the sources of the PMOS transistors QP1 in the plurality of word line drivers 120a and 120b are commonly connected to the internal node Node2, and the supply voltage to the internal node Node2 is set to Vdd and Vpp. Since the word line bias control circuit 200 for switching between them is provided, the voltage between the source and the drain of the PMOS transistor QP1 in the word line reset state can be relaxed from Vpp +
  • the internal node Node2 is a common node for the plurality of word line drivers 120a and 120b, and thus has a large load capacity.
  • the internal node Node2 in the word line reset state is the bit line high voltage Vdd.
  • the load capacitance of the internal node Node2 can be charged at high speed to the word line set level voltage Vpp in a short time until the word line driver set timing t3, thereby realizing a high-speed word line setting operation.
  • the word line bias control circuit 200 is common to the plurality of word line drivers 120a and 120b, the area penalty is almost negligible.
  • the internal node Node2 in the word line reset state is a word line set level voltage Vpp such as a voltage lower than the word line set level voltage Vpp by a transistor threshold voltage. Any voltage intermediate to the ground voltage Vss may be used.
  • FIG. 5 shows a circuit diagram of the word line driver in the semiconductor memory device according to the third embodiment of the present invention. 3 differs from the circuit diagram of the word line driver in the semiconductor memory device according to the second embodiment of the present invention in that an NMOS transistor QN4 is added in the word line bias control circuit 210.
  • FIG. / ACT1, ACT2, and DISC are word line bias control signals.
  • the source of the PMOS transistor QP5 is the word line set level voltage Vpp
  • the gate of the PMOS transistor QP5 is the word line bias control signal / ACT1
  • the drain of the PMOS transistor QP5 is the internal Each is connected to the node Node2.
  • the source of the PMOS transistor QP6 is connected to the bit line high voltage Vdd
  • the gate of the PMOS transistor QP6 is connected to the word line bias control signal ACT2
  • the drain of the PMOS transistor QP6 is connected to the internal node Node2.
  • the drain of the NMOS transistor QN4 is connected to the internal node Node2, the gate of the NMOS transistor QN4 is connected to the word line bias control signal DISC, and the source of the NMOS transistor QN4 is connected to the ground voltage Vss.
  • the word line bias control signal / ACT1 and DISC become High at timing t4, so that the PMOS transistor QP1 becomes When the level of the internal node Node2 becomes the ground voltage Vss in the ON state, and the internal node / AD and Node1 become High at timing t7, the PMOS transistor QP1 is turned off and the word line bias control signal ACT2 becomes Low.
  • the difference is that internal node Node2 is charged to bit line high voltage Vdd.
  • the transistor reliability be improved as in the second embodiment of the present invention, but also the charge of the word line WL ⁇ 0> via the PMOS transistor QP1 and the NMOS transistor QN4 when the word line is reset.
  • the charge retention characteristic of the memory cell can be improved, the power consumption in the negative boost voltage generation circuit using a low efficiency charge pump can be reduced, and the power consumption of the memory chip can also be reduced.
  • the NMOS transistor QN4 for discharging the word line in common for the plurality of word line drivers 120a and 120b, the number of component parts of the word line drivers 120a and 120b required for the number of word lines is not increased. The effect can be achieved with a reduced area.
  • the word line voltage cannot be made lower than the absolute value of the threshold voltage of the PMOS transistor QP1, but the substrate and source of the PMOS transistor QP1 (that is, the internal node) If Node 2) is connected, the substrate bias effect can be reduced, the word line voltage can be lowered to a lower voltage, and the current noise to the Vw power supply can be further reduced.
  • the semiconductor memory device provided with the negative boost word line driver according to the present invention is useful as a semiconductor memory device with a small area, high reliability, and low power consumption.

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  • Engineering & Computer Science (AREA)
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  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

　リセット動作時に設定された負電圧のワード線リセットレベル電圧（Ｖｗ）をラッチして記憶するように、ＰＭＯＳトランジスタ（ＱＰ１～２）及びＮＭＯＳトランジスタ（ＱＮ１～２）でワード線ドライバ（１２０ａ）を基本構成する。更に、ストレス緩和用のＰＭＯＳトランジスタ（ＱＰ４）及びＮＭＯＳトランジスタ（ＱＮ３）をワード線ドライバ（１２０ａ）に追加し、ワード線セット時、リセット開始時及びリセット期間で供給バイアスをアクティブに制御するワード線バイアス制御回路（２１０）を追加する。

Description

半導体記憶装置
　本発明は、半導体記憶装置に関し、特にリセット時のワード線レベルを負電圧とする負昇圧ワード線ドライバを有する半導体記憶装置に関するものである。
　近年、特に混載ＤＲＡＭ（Dynamic Random Access Memory）にはＳＯＣ（System On Chip）を低コストで実現するための高集積化が求められている。メモリ面積の大半を占めるのがメモリアレイ部であり、高集積化を実現するためにメモリセルトランジスタや、高誘電率絶縁膜を用いたメモリセルキャパシタの微細化技術によってメモリセル自体の面積縮小が行われてきた。
　ＤＲＡＭにおいて、ビット線振幅の電圧をフルにメモリセルキャパシタにリストアするために、メモリセルトランジスタとして、そのゲートにその閾値電圧（Ｖｔｈ）よりも高い電圧を印加する必要から、厚膜のトランジスタが用いられている。また、メモリセルトランジスタにはメモリセルキャパシタのデータを保持できる低リーク特性も同時に求められる。このためメモリセルトランジスタの閾値電圧は高く設定されており、バックバイアス効果も大きいことから、ビット線Ｈｉｇｈ電圧よりも１Ｖ以上高い電圧をワード線セットレベルとしている。
　一方、微細化を進めるためにはメモリセルトランジスタのゲート長を短くする必要があり、ショートチャネル効果によるリーク電流を低減するためにはメモリセルトランジスタの膜厚を薄くする必要がある。この場合、信頼性の観点からワード線セットレベルの電圧を低電圧化する必要があるが、同時にメモリセルキャパシタのリストアレベルを確保するために低Ｖｔｈ化しつつ、かつリーク電流を増加させないことが求められる。
　これらの課題に対して、負昇圧ワード線方式というアーキテクチャが知られている。これは、ワード線リセットレベルを従来の接地電圧から負昇圧電圧レベルへと変更することで、上記メモリセルトランジスタに求められる特性を満足させようとするものである。
　負昇圧ワード線方式を導入する場合に、ビット線電圧振幅の信号に対して正方向と負方向との両方向のレベルシフトを可能とするワード線ドライバが新たに必要となる。このような負昇圧ワード線ドライバの公知例として、様々なレベルシフト回路が特許文献１に提案されている。
　また、特許文献２には、アドレスデコード機能を備え、かつ少ない素子数で正方向と負方向との両方のレベルシフト電圧をワード線に印加できる構成が示されている。これを従来のワード線ドライバ例として、図７に示す。図７において、１００ａ及び１００ｂはワード線ドライバ、ＸＡ，ＸＢ，ＷＤ＜０＞及びＷＤ＜１＞はワード線選択アドレス信号、／ＳＴＷＤはワード線リセット制御信号、ＷＬ＜０＞及びＷＬ＜１＞はワード線、ＢＬはビット線、／ＡＤ及びＮｏｄｅ１は内部ノード、Ｖｄｄはビット線Ｈｉｇｈ電圧、Ｖｓｓはビット線Ｌｏｗ電圧、Ｖｐｐはワード線セットレベル電圧、Ｖｗはワード線リセットレベル電圧、Ｖｃｐはメモリセルプレート電圧、ＱＮ１～２及びＱＡＮ１～２はＮＭＯＳトランジスタ、ＱＰ１～３及びＱＡＰ１～２はＰＭＯＳトランジスタ、ＱＣはメモリセルトランジスタ、Ｃはメモリセルキャパシタである。
　このように構成されたワード線ドライバ１００ａの動作を、図８のタイミング図を参照して説明する。まず、タイミングｔ１０より前のリセット状態では、ワード線リセット制御信号／ＳＴＷＤがＬｏｗであるので、内部ノードＮｏｄｅ１のレベルがＶｐｐであり、ワード線ＷＬ＜０＞がリセットレベルＶｗとなっている。隣のワード線ドライバ１００ｂが駆動するワード線ＷＬ＜１＞も同様にリセットレベルＶｗを保持している（不図示）。そして、タイミングｔ１０でワード線ドライバ１００ａに入力するアドレスの一部が選択論理となり、内部ノード／ＡＤがＬｏｗとなり、タイミングｔ１１でワード線起動信号とアドレス信号とを重畳したＷＤ＜０＞がＨｉｇｈとなるのと同時にワード線リセット制御信号／ＳＴＷＤがＨｉｇｈとなることによって、内部ノードＮｏｄｅ１のレベルがＬｏｗとなり、ワード線ＷＬ＜０＞がセットレベルＶｐｐとなる。隣のワード線ドライバ１００ｂはＷＤ＜１＞が非選択状態のＬｏｗであるので、共通に接続されている内部ノード／ＡＤがＬｏｗであるがリセット状態を保っている。その後、タイミングｔ１２でＷＤ＜０＞がＬｏｗ、ワード線リセット制御信号／ＳＴＷＤがＬｏｗとなることで、内部ノードＮｏｄｅ１はＨｉｇｈとなって、ワード線ＷＬ＜０＞の電圧がリセットレベルＶｗに戻る。そして、タイミングｔ１３でワード線選択アドレス信号ＸＡ及びＸＢ並びに内部ノード／ＡＤが元へ戻る。ここで、ｔ１０とｔ１１、あるいはｔ１２とｔ１３は同じタイミングでもよい。
　上記構成ではＮＭＯＳトランジスタＱＮ１のゲート・ソース間電圧がワード線選択時に｜Ｖｗ｜だけかかるので、Ｖｐｐ電源からＶｗ電源へリーク電流が発生することが懸念されるため、このＮＭＯＳトランジスタＱＮ１の閾値電圧を周辺のトランジスタよりも高く設定する。また、混載ＤＲＡＭの場合は、ロジック回路の高電圧系のトランジスタやメモリセルトランジスタＱＣと共通のゲート酸化膜を用いて構成することでプロセス工数を削減し、低コスト化することが一般的であるが、負昇圧ワード線ドライバを構成した場合には、例えばリセット時のＰＭＯＳトランジスタＱＰ１のソース・ドレイン間電圧、ＮＭＯＳトランジスタＱＮ１のゲート・ソース間電圧、ＰＭＯＳトランジスタＱＰ２のゲート・ソース電圧がいずれもＶｐｐ＋｜Ｖｗ｜（＞Ｖｐｐ）となって、電圧ストレスによる信頼性が問題となる。
　この問題に対しては、公知例として、例えば特許文献３や特許文献４に示されるように、ダイオードトランジスタの挿入などによって電圧ストレスの緩和を行うことが知られている。
　更に、負昇圧ワード線ドライバでは負昇圧電源の低電力化と電流ノイズが課題になる。これは負昇圧電圧が電源効率の低いチャージポンプを用いて発生されるため、ワード線からの放電電流が増えると消費電力が増え易く、しかも変動した電圧レベルを設定レベルに戻すために時間がかかるので、ワード線リセットレベルが変動して、メモリセルトランジスタのリーク電流が増え、電荷保持特性が悪化するからである。
　これに対しては、公知例として、例えば特許文献５や特許文献６に示されるように、ワード線リセット時に、ワード線電荷を一旦接地電圧に放電し、その後に負昇圧電源に放電することで、負昇圧電源に対する放電電流を減らし、消費電力と電圧の安定性を向上させる方法が提案されている。
特開平７－３０７０９１号公報 特開平８－６３９６４号公報 特開２００１－２９７５８３号公報 特開平１１－２８３３６９号公報 特開平１０－２４１３６１号公報 特開２００２－３５２５８０号公報
　しかしながら、省面積化による低コスト化の要望が強いことから、特許文献２に示される構成よりも、更に部品点数を削減した負昇圧ワード線ドライバが望ましい。また、同構成に対して更に、特許文献３や特許文献４のような電圧ストレス緩和の構成を組み込んだ際に、高速のワード線駆動を実現することも求められる。更に負昇圧電源の低電力化、低ノイズ化を実現しようとしたときに、特許文献５や特許文献６に示されるような構成を用いるとワード線ドライバ毎に追加のＮＭＯＳトランジスタが必要で面積ペナルティが大きくなる。
　本発明は上記事情に鑑みてなされたものであり、省面積で高速、高精度、低消費電力の負昇圧ワード線ドライバを実現することを目的としている。
　前記課題を解決するために、本発明の半導体記憶装置は、複数のワード線選択アドレス信号により選択されるワード線ドライバを備え、前記ワード線ドライバは、セットレベルが第１の電圧、リセットレベルが第２の電圧であり、ワード線の非選択時にのみ内部にラッチが形成され、前記ラッチを用いて前記ワード線の電圧を前記リセットレベルに保持することとしたものである。これにより、ワード線数と同数配置されるワード線ドライバの構成素子数を削減し、省面積のワード線ドライバを実現できる。
　本発明は、省面積で高速、高精度、低消費電力の負昇圧ワード線ドライバを実現するものである。
図１は、本発明の第１の実施形態に係る半導体記憶装置におけるワード線ドライバの回路図である。 図２は、図１の半導体記憶装置におけるワード線ドライバのタイミング図である。 図３は、本発明の第２の実施形態に係る半導体記憶装置におけるワード線ドライバの回路図である。 図４は、図３の半導体記憶装置におけるワード線ドライバのタイミング図である。 図５は、本発明の第３の実施形態に係る半導体記憶装置におけるワード線ドライバの回路図である。 図６は、図５の半導体記憶装置におけるワード線ドライバのタイミング図である。 図７は、従来の半導体記憶装置におけるワード線ドライバの回路図である。 図８は、図７の半導体記憶装置におけるワード線ドライバのタイミング図である。
符号の説明
１００ａ，１００ｂ　ワード線ドライバ
１１０ａ，１１０ｂ　ワード線ドライバ
１２０ａ，１２０ｂ　ワード線ドライバ
２００，２１０　ワード線バイアス制御回路
ＡＣＴ，／ＡＣＴ　ワード線バイアス制御信号
／ＡＣＴ１，ＡＣＴ２　ワード線バイアス制御信号
／ＡＤ　内部ノード
ＢＬ　ビット線
Ｃ　メモリセルキャパシタ
ＤＩＳＣ　ワード線バイアス制御信号
Ｎｏｄｅ１，Ｎｏｄｅ２　内部ノード
ＯＲ１～２　ＯＲ回路
ＱＣ　メモリセルトランジスタ
ＱＮ１～４，ＱＡＮ１～２　ＮＭＯＳトランジスタ
ＱＰ１～６，ＱＡＰ１～２　ＰＭＯＳトランジスタ
ＲＥＳＥＴ　電源立ち上げフラグ信号
／ＳＴＷＤ　ワード線リセット制御信号
Ｖｃｐ　メモリセルプレート電圧
Ｖｄｄ　ビット線Ｈｉｇｈ電圧
Ｖｐｐ　ワード線セットレベル電圧
Ｖｓｓ　ビット線Ｌｏｗ電圧（接地電圧）
Ｖｗ　ワード線リセットレベル電圧
ＷＤ＜０＞，ＷＤ＜１＞　ワード線選択アドレス信号
ＷＤＩ＜０＞，ＷＤＩ＜１＞　ワード線選択アドレス信号
ＷＬ＜０＞，ＷＬ＜１＞　ワード線
ＸＡ，ＸＢ　ワード線選択アドレス信号
　《第１の実施形態》
　以下、本発明の第１の実施形態について、図面を参照しながら説明する。
　図１は、本発明の第１の実施形態に係る半導体記憶装置におけるワード線ドライバの回路図を示している。１１０ａ及び１１０ｂはワード線ドライバ、ＸＡ，ＸＢ，ＷＤＩ＜０＞，ＷＤＩ＜１＞，ＷＤ＜０＞及びＷＤ＜１＞はワード線選択アドレス信号、ＷＬ＜０＞及びＷＬ＜１＞はワード線、ＢＬはビット線、／ＡＤ及びＮｏｄｅ１は内部ノード、ＲＥＳＥＴは電源立ち上げフラグ信号、Ｖｓｓはビット線Ｌｏｗ電圧（接地電圧）、Ｖｐｐはワード線セットレベル電圧（正の昇圧電圧）、Ｖｗはワード線リセットレベル電圧（負電圧）、Ｖｃｐはメモリセルプレート電圧、ＱＮ１～２及びＱＡＮ１～２はＮＭＯＳトランジスタ、ＱＰ１～２及びＱＡＰ１～２はＰＭＯＳトランジスタ、ＱＣはメモリセルトランジスタ、Ｃはメモリセルキャパシタ、ＯＲ１～２はＯＲ回路である。図７の従来例に対しては、ワード線リセット制御信号／ＳＴＷＤとＰＭＯＳトランジスタＱＰ３とが省かれた点、追加されたＯＲ回路ＯＲ１～２によって、ワード線選択アドレス信号ＷＤ＜０＞及びＷＤ＜１＞が電源立ち上げフラグ信号ＲＥＳＥＴに同期して選択されるようになった点、ワード線選択アドレス信号ＸＡ，ＸＢ，ＷＤＩ＜０＞，ＷＤＩ＜１＞，ＷＤ＜０＞及びＷＤ＜１＞のＨｉｇｈ電圧が予めビット線ＨｉｇｈレベルＶｄｄからワード線セットレベルＶｐｐに昇圧されて供給されており、ＮＭＯＳトランジスタＱＡＮ１～２及びＰＭＯＳトランジスタＱＡＰ１～２によって構成されるＮＡＮＤ回路にもワード線セットレベル電圧Ｖｐｐが印加されている点が異なる。
　詳細に説明すると、ワード線ドライバ１１０ａにて、ＰＭＯＳトランジスタＱＰ１のソースはワード線セットレベル電圧Ｖｐｐに、ＰＭＯＳトランジスタＱＰ１のゲートは内部ノードＮｏｄｅ１に、ＰＭＯＳトランジスタＱＰ１のドレインはワード線ＷＬ＜０＞にそれぞれ接続されている。ＮＭＯＳトランジスタＱＮ１のドレインはワード線ＷＬ＜０＞に、ＮＭＯＳトランジスタＱＮ１のゲートは内部ノードＮｏｄｅ１に、ＮＭＯＳトランジスタＱＮ１のソースはワード線リセットレベル電圧Ｖｗにそれぞれ接続されている。ＰＭＯＳトランジスタＱＰ２のソースはワード線セットレベル電圧Ｖｐｐに、ＰＭＯＳトランジスタＱＰ２のゲートはワード線ＷＬ＜０＞に、ＰＭＯＳトランジスタＱＰ２のドレインは内部ノードＮｏｄｅ１にそれぞれ接続されている。ＮＭＯＳトランジスタＱＮ２のゲートはワード線選択アドレス信号ＷＤ＜０＞に、ＮＭＯＳトランジスタＱＮ２のソースは内部ノード／ＡＤに、ＮＭＯＳトランジスタＱＮ２のドレインは内部ノードＮｏｄｅ１にそれぞれ接続されている。当該ワード線ドライバ１１０ａでは、ワード線ＷＬ＜０＞の非選択時にのみ、オフ状態のＰＭＯＳトランジスタＱＰ１と、オン状態のＮＭＯＳトランジスタＱＮ１と、オン状態のＰＭＯＳトランジスタＱＰ２とによりラッチが形成され、このラッチがワード線ＷＬ＜０＞の電圧をリセットレベルＶｗに保持するようになっている。
　このように構成された回路の動作を、図２のタイミング図を参照して説明する。図８に示す従来の半導体記憶装置におけるワード線ドライバのタイミング図と異なるのは、電源立ち上げ期間又は電源立ち上げ後の一定時間のタイミングｔ０～ｔ１に電源立ち上げフラグ信号ＲＥＳＥＴがイネーブルとなり、それに応じてワード線選択アドレス信号のうちＸＡ及びＸＢが非選択論理（Ｌｏｗ）となり、ＷＤ＜０＞及びＷＤ＜１＞が選択論理（Ｈｉｇｈ）となることによって、一旦全ワード線ＷＬ＜０＞及びＷＬ＜１＞がリセットレベルＶｗとなる点と、ワード線リセットのタイミングｔ４でワード線選択アドレス信号ＸＡ又はＸＢ（或いはその両方）にワード線リセットタイミング情報が重畳されており、内部ノード／ＡＤ及びＮｏｄｅ１がＨｉｇｈレベルとなることでワード線ＷＬ＜０＞がリセットレベルＶｗに放電され、遅れたタイミングｔ５でワード線選択アドレス信号ＷＤ＜０＞がＬｏｗとなる点である。なお、図２中のタイミングｔ２及びｔ３は、それぞれ図８中のタイミングｔ１０及びｔ１１に対応する。
　本実施形態によれば、リセット動作時に設定されたワード線リセットレベルＶｗをラッチして記憶する構成とすることで、従来構成で必要であったワード線リセット制御信号／ＳＴＷＤ及びＰＭＯＳトランジスタＱＰ３を削減し、ワード線本数分必要なワード線ドライバ１１０ａ及び１１０ｂの構成部品点数を減らすことができることから、省面積化が可能である。
　また、本実施形態によれば、複数のワード線選択アドレス信号の一部をなすＷＤ＜０＞及びＷＤ＜１＞が、電源立ち上げ時の一定期間に全てのワード線がリセットされる論理（Ｈｉｇｈ）となるので、電源立ち上げ時のイニシャルの全ワード線ドライバ出力を確実にリセット状態とし、その状態を各ワード線ドライバ１１０ａ，１１０ｂ内で構成されるラッチで保持することで、ワード線ドライバ１１０ａ，１１０ｂがイニシャルで多重選択状態となる誤動作を防止できる。
　また、本実施形態によれば、ＮＭＯＳトランジスタＱＮ２がアドレスデコード機能を有することで、アドレスデコード用の例えばＮＡＮＤ回路をワード線ドライバ１１０ａ，１１０ｂと１対１に対応させる必要がなく、省面積化が達成される。
　なお、ワード線セット時に限ってＮＭＯＳトランジスタＱＮ１のゲート・ソース間電圧が｜Ｖｗ｜となってＶｐｐ電源からＶｗ電源へリーク電流が流れるが、これを防止する場合には、当該ＮＭＯＳトランジスタＱＮ１の閾値電圧を他のトランジスタＱＰ１～２及びＱＮ２の閾値電圧よりも高くする手法、あるいは当該ＮＭＯＳトランジスタＱＮ１とＶｗ電源との間に他のＮＭＯＳトランジスタを直列に挿入することでバックバイアス効果を用いてリーク電流を低減する手法を用いることができる。
　《第２の実施形態》
　図３は、本発明の第２の実施形態に係る半導体記憶装置におけるワード線ドライバの回路図を示している。図１の本発明の第１の実施形態に係る半導体記憶装置におけるワード線ドライバの回路図に対して、ワード線ドライバ１２０ａ及び１２０ｂにてストレス緩和用のＰＭＯＳトランジスタＱＰ４及びＮＭＯＳトランジスタＱＮ３が追加されている点と、ＰＭＯＳトランジスタＱＰ５及びＱＰ６から構成されたワード線バイアス制御回路２００が追加されている点とが異なっている。ＡＣＴ及び／ＡＣＴはワード線バイアス制御信号、Ｎｏｄｅ２は内部ノードである。
　詳細に説明すると、ワード線ドライバ１２０ａにて、ＰＭＯＳトランジスタＱＰ１のソースは内部ノードＮｏｄｅ２に、ＰＭＯＳトランジスタＱＰ１のゲートは内部ノードＮｏｄｅ１に、ＰＭＯＳトランジスタＱＰ１のドレインはワード線ＷＬ＜０＞にそれぞれ接続されている。ＮＭＯＳトランジスタＱＮ１のドレインはワード線ＷＬ＜０＞に、ＮＭＯＳトランジスタＱＮ１のゲートはストレス緩和用のＮＭＯＳトランジスタＱＮ３を介して内部ノードＮｏｄｅ１に、ＮＭＯＳトランジスタＱＮ１のソースはワード線リセットレベル電圧Ｖｗにそれぞれ接続されている。ストレス緩和用のＮＭＯＳトランジスタＱＮ３のゲートは、ワード線セットレベル電圧Ｖｐｐに接続されている。ＰＭＯＳトランジスタＱＰ２のソースはワード線セットレベル電圧Ｖｐｐに、ＰＭＯＳトランジスタＱＰ２のゲートはストレス緩和用のＰＭＯＳトランジスタＱＰ４を介してワード線ＷＬ＜０＞に、ＰＭＯＳトランジスタＱＰ２のドレインは内部ノードＮｏｄｅ１にそれぞれ接続されている。ストレス緩和用のＰＭＯＳトランジスタＱＰ４のゲートは、接地電圧Ｖｓｓに接続されている。ＮＭＯＳトランジスタＱＮ２のゲートはワード線選択アドレス信号ＷＤ＜０＞に、ＮＭＯＳトランジスタＱＮ２のソースは内部ノード／ＡＤに、ＮＭＯＳトランジスタＱＮ２のドレインは内部ノードＮｏｄｅ１にそれぞれ接続されている。
　一方、ワード線バイアス制御回路２００にて、ＰＭＯＳトランジスタＱＰ５のソースはワード線セットレベル電圧Ｖｐｐに、ＰＭＯＳトランジスタＱＰ５のゲートはワード線バイアス制御信号／ＡＣＴに、ＰＭＯＳトランジスタＱＰ５のドレインは内部ノードＮｏｄｅ２にそれぞれ接続されている。ＰＭＯＳトランジスタＱＰ６のソースはビット線Ｈｉｇｈ電圧Ｖｄｄに、ＰＭＯＳトランジスタＱＰ６のゲートはワード線バイアス制御信号ＡＣＴに、ＰＭＯＳトランジスタＱＰ６のドレインは内部ノードＮｏｄｅ２にそれぞれ接続されている。
　このように構成された回路の動作を、図４のタイミング図を参照して説明する。図２の本発明の第１の実施形態に係る半導体記憶装置におけるワード線ドライバのタイミング図に対して、タイミングｔ６でワード線バイアス制御信号ＡＣＴがＨｉｇｈ、その反転信号／ＡＣＴがＬｏｗとなって、内部ノードＮｏｄｅ２がワード線セットレベル電圧Ｖｐｐに制御された後、タイミングｔ４でワード線バイアス制御信号ＡＣＴがＬｏｗ、その反転信号／ＡＣＴがＨｉｇｈとなって、内部ノードＮｏｄｅ２がビット線Ｈｉｇｈ電圧Ｖｄｄに制御される点が異なっている。
　本実施形態によれば、ＮＭＯＳトランジスタＱＮ３によってワード線リセット状態でのＮＭＯＳトランジスタＱＮ１のゲート・ソース間電圧をＶｐｐ＋｜Ｖｗ｜から、Ｖｐｐ－Ｖｔｈ＿ｎ３＋｜Ｖｗ｜に緩和でき（Ｖｔｈ＿ｎ３はＮＭＯＳトランジスタＱＮ３の閾値電圧）、同様にＰＭＯＳトランジスタＱＰ４によってワード線リセット状態でのＰＭＯＳトランジスタＱＰ２のゲート・ソース間電圧をＶｐｐ－Ｖｔｈ＿ｐ４＋｜Ｖｗ｜に緩和できる（Ｖｔｈ＿ｐ４はＰＭＯＳトランジスタＱＰ４の閾値電圧）ので、ＮＭＯＳトランジスタＱＮ１とＰＭＯＳトランジスタＱＰ２との信頼性を向上させることができる。
　また、本実施形態によれば、複数のワード線ドライバ１２０ａ，１２０ｂ中のＰＭＯＳトランジスタＱＰ１の各々のソースが内部ノードＮｏｄｅ２に共通に接続され、当該内部ノードＮｏｄｅ２への供給電圧をＶｄｄとＶｐｐとの間で切り換えるワード線バイアス制御回路２００を設けたので、ワード線リセット状態でのＰＭＯＳトランジスタＱＰ１のソース・ドレイン間電圧を従来のＶｐｐ＋｜Ｖｗ｜からＶｄｄ＋｜Ｖｗ｜に緩和することができ、信頼性を向上させることができる。また、ＰＭＯＳトランジスタＱＰ１のソース・ドレイン間電圧を下げることで、Ｖｗ電源に流れ込むリーク電流を低減し、リテンション特性の高安定性と省電力とを同時に実現することができる。
　また、内部ノードＮｏｄｅ２は複数のワード線ドライバ１２０ａ及び１２０ｂに対して共通のノードであるために負荷容量が大きいが、ワード線リセット状態での当該内部ノードＮｏｄｅ２がビット線Ｈｉｇｈ電圧Ｖｄｄであるため、ワード線ドライバセットタイミングｔ３までの短い時間で当該内部ノードＮｏｄｅ２の負荷容量をワード線セットレベル電圧Ｖｐｐまで高速充電することが可能で、高速なワード線セット動作を実現している。
　ワード線バイアス制御回路２００は複数のワード線ドライバ１２０ａ及び１２０ｂに対して共通であるので、面積ペナルティはほぼ無視できる。
　なお、本発明は上記実施形態に限定されるものではなく、例えばワード線リセット状態での内部ノードＮｏｄｅ２はワード線セットレベル電圧Ｖｐｐよりもトランジスタ閾値電圧分低い電圧など、ワード線セットレベル電圧Ｖｐｐと接地電圧Ｖｓｓとの中間の電圧であればよい。
　《第３の実施形態》
　図５は、本発明の第３の実施形態に係る半導体記憶装置におけるワード線ドライバの回路図を示している。図３の本発明の第２の実施形態に係る半導体記憶装置におけるワード線ドライバの回路図に対して、ワード線バイアス制御回路２１０にてＮＭＯＳトランジスタＱＮ４が追加されている点が異なっている。／ＡＣＴ１、ＡＣＴ２及びＤＩＳＣはワード線バイアス制御信号である。
　詳細に説明すると、ワード線バイアス制御回路２１０にて、ＰＭＯＳトランジスタＱＰ５のソースはワード線セットレベル電圧Ｖｐｐに、ＰＭＯＳトランジスタＱＰ５のゲートはワード線バイアス制御信号／ＡＣＴ１に、ＰＭＯＳトランジスタＱＰ５のドレインは内部ノードＮｏｄｅ２にそれぞれ接続されている。ＰＭＯＳトランジスタＱＰ６のソースはビット線Ｈｉｇｈ電圧Ｖｄｄに、ＰＭＯＳトランジスタＱＰ６のゲートはワード線バイアス制御信号ＡＣＴ２に、ＰＭＯＳトランジスタＱＰ６のドレインは内部ノードＮｏｄｅ２にそれぞれ接続されている。ＮＭＯＳトランジスタＱＮ４のドレインは内部ノードＮｏｄｅ２に、ＮＭＯＳトランジスタＱＮ４のゲートはワード線バイアス制御信号ＤＩＳＣに、ＮＭＯＳトランジスタＱＮ４のソースは接地電圧Ｖｓｓにそれぞれ接続されている。
　このように構成された回路の動作を、図６のタイミング図を参照して説明する。図４の本発明の第２の実施形態に係る半導体記憶装置におけるワード線ドライバのタイミング図に対して、タイミングｔ４でワード線バイアス制御信号／ＡＣＴ１及びＤＩＳＣがＨｉｇｈとなることによって、ＰＭＯＳトランジスタＱＰ１がオン状態で内部ノードＮｏｄｅ２のレベルが接地電圧Ｖｓｓとなり、タイミングｔ７で内部ノード／ＡＤ及びＮｏｄｅ１がＨｉｇｈとなることによってＰＭＯＳトランジスタＱＰ１がオフとなるとともに、ワード線バイアス制御信号ＡＣＴ２がＬｏｗとなることで内部ノードＮｏｄｅ２がビット線Ｈｉｇｈ電圧Ｖｄｄに充電される点が異なっている。
　本実施形態によれば、本発明の第２の実施形態と同様にトランジスタ信頼性向上が実現できるだけでなく、ワード線リセット時にＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ４を介してワード線ＷＬ＜０＞の電荷をＶｓｓ電源へある程度放電した後に、当該ワード線ＷＬ＜０＞の残りの電荷をＶｗ電源（負昇圧電源）へ放電することができるので、Ｖｗ電源への電流ノイズが低減される。また、電流ノイズの低減により、メモリセルの電荷保持特性を向上させるとともに、効率の低いチャージポンプを用いる負昇圧電圧発生回路での消費電力を削減し、メモリチップの消費電力も低減することができる。
　しかも、ワード線電荷放電用のＮＭＯＳトランジスタＱＮ４を複数のワード線ドライバ１２０ａ及び１２０ｂに対して共通に配置することで、ワード線本数分必要なワード線ドライバ１２０ａ及び１２０ｂの構成部品点数を増やすことなく省面積で前記効果を達成することができる。
　なお、ワード線電荷をＶｓｓ電源へ放電する際には、ワード線電圧はＰＭＯＳトランジスタＱＰ１の閾値電圧の絶対値よりも低くすることができないが、当該ＰＭＯＳトランジスタＱＰ１の基板とソース（すなわち、内部ノードＮｏｄｅ２）とを接続すれば、基板バイアス効果を低減し、より低い電圧までワード線電圧を下げることができて、Ｖｗ電源への電流ノイズを更に低減することができる。
　以上、第１～第３の実施形態を説明してきたが、本発明は上記第１～第３の実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
産業上の利用の可能性
　本発明に係る負昇圧ワード線ドライバを備えた半導体記憶装置は、省面積で高信頼性、かつ低消費電力の半導体記憶装置として有用である。

Claims (18)

  1. 　複数のワード線選択アドレス信号により選択されるワード線ドライバを備えた半導体記憶装置であって、
    　前記ワード線ドライバは、セットレベルが第１の電圧、リセットレベルが第２の電圧であり、ワード線の非選択時にのみ内部にラッチが形成され、前記ラッチを用いて前記ワード線の電圧を前記リセットレベルに保持することを特徴とする半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記第２の電圧は、接地電圧よりも低いことを特徴とする半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記第１の電圧は、ビット線の最大電圧である第３の電圧よりも高いことを特徴とする半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記複数のワード線選択アドレス信号の一部は、電源立ち上げ時の一定期間に全てのワード線がリセットされる論理となることを特徴とする半導体記憶装置。
  5. 　請求項１記載の半導体記憶装置において、
    　前記ワード線ドライバは、前記ワード線を前記第２の電圧にプルダウンするトランジスタを有し、
    　前記プルダウントランジスタの閾値電圧は、前記ワード線ドライバを構成する他のトランジスタの閾値電圧よりも高いことを特徴とする半導体記憶装置。
  6. 　請求項１記載の半導体記憶装置において、
    　前記ワード線ドライバは、前記ワード線を前記第２の電圧にプルダウンするトランジスタを有し、
    　前記プルダウントランジスタは、互いに直列接続された複数のトランジスタによって構成されたことを特徴とする半導体記憶装置。
  7. 　請求項１記載の半導体記憶装置において、
    　前記ワード線ドライバは、第１及び第２のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタとを有し、
    　前記第１のＰＭＯＳトランジスタのドレインと、第１のＮＭＯＳトランジスタのドレインと、前記第２のＰＭＯＳトランジスタのゲートとが前記ワード線に接続され、
    　前記第１のＰＭＯＳトランジスタのゲートと、前記第１のＮＭＯＳトランジスタのゲートと、前記第２のＰＭＯＳトランジスタのドレインとが共通に接続され、
    　前記第１のＰＭＯＳトランジスタのソースが前記ワード線のセットレベルの電圧供給源に、前記第２のＰＭＯＳトランジスタのソースが前記第１の電圧に、前記第１のＮＭＯＳトランジスタのソースが前記第２の電圧にそれぞれ接続されたことを特徴とする半導体記憶装置。
  8. 　請求項７記載の半導体記憶装置において、
    　前記ワード線ドライバは、第２のＮＭＯＳトランジスタを更に有し、
    　前記第２のＮＭＯＳトランジスタのゲートに第１の信号が、前記第２のＮＭＯＳトランジスタのソースに第２の信号がそれぞれ供給され、
    　前記第２のＮＭＯＳトランジスタのドレインが前記第２のＰＭＯＳトランジスタのドレインに接続されたことを特徴とする半導体記憶装置。
  9. 　請求項７記載の半導体記憶装置において、
    　前記ワード線ドライバは、第３のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタとを更に有し、
    　第３のＰＭＯＳトランジスタは、前記第１のＰＭＯＳトランジスタのドレインと前記第２のＰＭＯＳトランジスタのゲートとの間に挿入され、
    　第３のＮＭＯＳトランジスタは、前記第１のＮＭＯＳトランジスタのゲートと前記第２のＰＭＯＳトランジスタのドレインとの間に挿入され、
    　前記第３のＰＭＯＳトランジスタのゲートが接地電圧に、前記第３のＮＭＯＳトランジスタのゲートが前記第１の電圧にそれぞれ接続されたことを特徴とする半導体記憶装置。
  10. 　請求項９記載の半導体記憶装置において、
    　前記ワード線ドライバは、第２のＮＭＯＳトランジスタを更に有し、
    　前記第２のＮＭＯＳトランジスタのゲートに第１の信号が、前記第２のＮＭＯＳトランジスタのソースに第２の信号がそれぞれ供給され、
    　前記第２のＮＭＯＳトランジスタのドレインが前記第２のＰＭＯＳトランジスタのドレインに接続されたことを特徴とする半導体記憶装置。
  11. 　請求項７記載の半導体記憶装置において、
    　第４及び第５のＰＭＯＳトランジスタを有するワード線バイアス制御回路を更に備え、
    　前記第４のＰＭＯＳトランジスタのソースが前記第１の電圧に、前記第５のＰＭＯＳトランジスタのソースが第４の電圧にそれぞれ接続され、
    　前記第４のＰＭＯＳトランジスタのドレインと、前記第５のＰＭＯＳトランジスタのドレインとが前記第１のＰＭＯＳトランジスタのソースに接続されたことを特徴とする半導体記憶装置。
  12. 　請求項１１記載の半導体記憶装置において、
    　前記第４の電圧は、前記第１の電圧よりも低く、かつ接地電圧よりも高い電圧であることを特徴とする半導体記憶装置。
  13. 　請求項１２記載の半導体記憶装置において、
    　前記第４の電圧は、前記第３の電圧と等しいことを特徴とする半導体記憶装置。
  14. 　請求項１１記載の半導体記憶装置において、
    　前記ワード線バイアス制御回路は、第４のＮＭＯＳトランジスタを更に有し、
    　前記第４のＮＭＯＳトランジスタのソースが接地電圧に接続され、
    　前記第４のＮＭＯＳトランジスタのドレインが前記第４及び第５のＰＭＯＳトランジスタのドレインに接続されたことを特徴とする半導体記憶装置。
  15. 　請求項１記載の半導体記憶装置において、
    　前記ワード線ドライバは、前記ワード線を所定の電圧にプルアップするトランジスタを有し、
    　前記ワード線ドライバによる前記ワード線の活性化時に前記第１の電圧が、前記ワード線の非活性化時に前記第１の電圧よりも低い電圧がそれぞれ前記プルアップトランジスタに供給されることを特徴とする半導体記憶装置。
  16. 　請求項１記載の半導体記憶装置において、
    　前記ワード線ドライバは、前記ワード線を所定の電圧にプルアップするトランジスタを有し、
    　前記プルアップトランジスタに前記第１の電圧と、接地電圧と、前記第１の電圧と接地電圧との中間の電圧とのいずれかを選択的に供給する手段を更に備えたことを特徴とする半導体記憶装置。
  17. 　請求項１６記載の半導体記憶装置において、
    　前記ワード線のリセット開始後の一定期間のみ前記プルアップトランジスタに接地電圧が供給されることを特徴とする半導体記憶装置。
  18. 　請求項１７記載の半導体記憶装置において、
    　前記プルアップトランジスタの基板ノードが当該プルアップトランジスタのソースに接続されたことを特徴とする半導体記憶装置。
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