JP4981635B2 - 信号処理システム - Google Patents

Description

本発明は、信号処理システムに関し、詳しくは、少なくとも２つのアナログ信号を切り換えて出力する信号処理システムに関する。

異なる機能を有する多数の回路が一体に形成された集積回路において、各回路への信号の入力および各回路の信号処理結果の出力は、集積回路のパッケージに設けたピン（入出力端子）を介して行われる。ピンの数が入出力の数より少ない場合には、切換スイッチ回路を設けて入出力する信号を切り換えることにより、複数の回路でピンを共有することが一般的に行われている。

上述したような切換スイッチ回路で出力を切り換える方法としては、例えば、特許文献１に記載の信号処理回路が知られている。この特許文献１に係る信号処理回路は自動焦点検出装置に係わる回路であり、同文献の図１４に記載されている回路のうち、信号処理回路の出力の切り換えに関係する部分のみを図１２に示す。
特許２６６６２７４号公報

この信号処理回路は、センシング部１０４（原図では光電変換部１５）、第１のアナログ信号出力回路１１０、第１の演算回路１１９、および制御回路１１４からなるクロック同期回路１００と、第２のアナログ信号出力回路１１２（原図では温度検出回路１９）、および第２の演算回路１２１からなるクロック非同期回路１２０と、スイッチ（ＳＷ１）１３２（原図ではアナログスイッチＡＮ４）、スイッチ（ＳＷ２）１３３（原図ではアナログスイッチＡＮ５）、およびインバータ１３１からなる切換回路１３０と、負荷容量（Ｃ１）１４０（原図では不図示）から構成されたセンサＩＣ（Integrated Circuit）１０００である。

制御回路１１４は、外部から入力されるクロックCLKに同期した制御信号phi（x）、sh（x）、str_sel、ana_selを出力する。センシング部１０４は、光信号を電気信号に変換する回路であり、制御回路１１４から入力される制御信号phi（x）に同期した信号を出力する。第１のアナログ信号出力回路１１０は、センシング部１０４の出力が入力され、制御回路１１４から入力される制御信号sh（x）に同期したクロック同期信号Ｖscを出力する。第１の演算回路１１９は、クロック同期信号Ｖscが入力され、制御回路１１４から入力される制御信号str_selに同期した信号を出力する。一方、第２のアナログ信号出力回路１１２は、周囲の温度に応じた信号を生成する回路であり、クロックCLKに同期しないクロック非同期信号Ｖnscを出力する。第２の演算回路１２１は、クロック非同期信号Ｖnscが入力され、この信号を演算増幅して出力する。

切換回路１３０は、入力される２つの信号から一方を選択し、出力する回路である。スイッチ（ＳＷ１）１３２の制御端子には、制御回路１１４から制御信号ana_selが入力され、スイッチ（ＳＷ２）１３３の制御端子には、インバータ１３１を介した制御信号ana_selが入力される。クロック同期回路１００の出力端子はスイッチ（ＳＷ１）１３２の一端に接続され、クロック非同期回路１２０の出力端子はスイッチ（ＳＷ２）１３３の一端に接続される。スイッチ（ＳＷ１）１３２とスイッチ（ＳＷ２）１３３の他端は共通に接続され、これがセンサＩＣ１０００の出力端子となり、出力信号Ｖoutを出力する。出力信号Ｖoutは負荷容量（Ｃ１）１４０に入力される。制御回路１１４からの制御信号ana_selがＨレベルになると、スイッチ（ＳＷ１）１３２がオン（閉）、スイッチ（ＳＷ２）１３３がオフ（開）となり、クロック同期信号Ｖscを演算増幅した信号がセンサＩＣ１０００から出力される。一方、制御信号ana_selがＬレベルに切り換わると、スイッチ（ＳＷ２）１３３がオン（閉）、スイッチ（ＳＷ１）１３２がオフ（開）となり、クロックCLKとは係わりのないクロック非同期信号Ｖnscを演算増幅した信号がセンサＩＣ１０００から出力される。

このような従来の信号処理回路では、第１の演算回路１１９の出力端子にスイッチ（ＳＷ１）１３２が接続され、第２の演算回路１２１の出力端子にスイッチ（ＳＷ２）１３３が接続されるため、スイッチ（ＳＷ１）１３２またはスイッチ（ＳＷ２）１３３のオン抵抗と負荷容量（Ｃ１）１４０によって高域遮断フィルタ（ローパスフィルタ）が形成されてしまう。このため、スイッチ（ＳＷ１）１３２がオン（閉）になった場合には、クロック同期回路１００から出力される信号の周波数帯域が、スイッチ（ＳＷ１）１３２のオン抵抗および負荷容量（Ｃ１）１４０によって形成される高域遮断フィルタのカットオフ周波数より低くなるようにしなければならなかった。つまり、高域遮断フィルタにより信号通過帯域が制限されてしまい、読み出し速度の向上が困難であった。

本発明は、このような事情を鑑みてなされたものであり、負荷容量による信号帯域の制限を受けることなく、２種類の信号を１つの端子より出力できる信号処理システムを提供することを目的とする。

前記目的を達成するために、第１の発明に係わる信号処理システムは、クロックに同期した第１のアナログ信号を出力する第１のアナログ信号出力部と、クロックに同期しない第２のアナログ信号を出力する第２のアナログ信号出力部と、入力される信号に所定の演算を実行して出力する演算部と、前記演算部に対する入力を前記第１のアナログ信号または前記第２のアナログ信号に変更すると共に、その変更に同期して前記演算部の機能を変更する制御部を有し、前記演算部は、オペアンプと、第１の容量と、第２の容量と、第１のスイッチと、第２のスイッチと、第３のスイッチとで構成され、前記第１の容量は前記オペアンプの反転入力端子と前記第１のアナログ信号出力部の第１の出力端子の間に接続され、前記第１のスイッチは前記オペアンプの非反転入力端子と前記第１のアナログ信号出力部の第２の出力端子の間に接続され、前記第２のスイッチは前記オペアンプの非反転入力端子と前記第２のアナログ信号出力部の出力端子の間に接続され、前記第２の容量および前記第３のスイッチは、前記オペアンプの反転入力端子と出力端子の間に並列に接続され、前記制御部は前記第３のスイッチの開閉による前記演算部の機能変更に同期して、前記第１のスイッチおよび前記第２のスイッチを制御する。

また、第２の発明に係わる信号処理システムは、前記第１の発明において、前記演算部が前記第２のアナログ信号出力部に係る信号を出力中に、前記第１のアナログ信号出力部へのクロックの供給を停止させる前記制御部を有する。
さらに、第３の発明に係わる信号処理システムは、前記第１の発明または前記第２の発明において、前記第１のアナログ信号出力部がＣＣＤセンサ回路であり、前記第２のアナログ信号出力部が温度検出回路である。

第４の発明に係わる信号処理システムは、クロックに同期した第１のアナログ信号を出力する第１のアナログ信号出力部と、クロックに同期しない第２のアナログ信号を出力する第２のアナログ信号出力部と、前記第１のアナログ信号出力部と前記第２のアナログ信号出力部の出力端子に接続され、前記第１のアナログ信号と前記第２のアナログ信号のどちらかを選択的に切り換えて出力する切換部と、前記切換部によって選択された前記第１のアナログ信号または前記第２のアナログ信号のいずれかが入力される演算部と、を有し、前記演算部は、オペアンプと受動素子にて構成され、前記オペアンプの反転入力端子と前記切換部との間には入力容量が接続され、前記オペアンプの前記反転入力端子と出力端子との間には、スイッチと帰還容量が並列に接続され、前記スイッチの切り換えにより、前記演算部の機能を変更する。

第５の発明に係わる信号処理システムは、前記第４の発明において、前記第２のアナログ信号を出力の際には、前記クロックを停止する。

第６の発明に係わる信号処理システムは、前記第１乃至第５の発明において、前記演算部は、前記第１のアナログ信号を入力する際には、反転増幅回路として機能し、一方、前記第２のアナログ信号を入力する際には、ボルテージフォロア回路として機能する。

第１の発明によれば、演算部に入力される信号の切り換えに応じて、演算部の機能を変更することにより、演算部の出力側に接続される負荷容量による帯域制限を受けることなく、一つの端子から異なる出力を得ることができる。

また、第１の発明によれば、オペアンプの非反転入力端子に接続された２つのスイッチを排他的に切り換え、この切り換えに同期してオペアンプの反転入力端子と出力端子の間に設けられたスイッチの開閉を切り換えることによって、演算部の構成を変更させることができ、演算部の出力側に接続される負荷容量によって帯域制限を受けることなく、一つの端子から異なる出力を得ることができる。

さらに、第２の発明によれば、第２のアナログ信号に係わる信号を出力中に、第１のアナログ信号出力部へのクロックの供給を停止させている。このため、出力中の第２のアナログ信号にクロック同期ノイズが重畳されてしまうことを低減することができる。
さらに、第３の発明によれば、ＣＣＤセンサ回路と温度検出回路を有する信号処理システムおいて、１つの出力端子を２つの信号処理の結果で共有することができる。

第４の発明によれば、第１のアナログ信号出力部および第２のアナログ信号出力部と、演算部との間にスイッチを有する切換部を設け、演算部に入力されるアナログ信号の切り換えに応じて演算部の機能を変更しているので、演算部の出力側に接続される負荷容量が切換部のスイッチと直結して高域遮断フィルタを構成することがなく、このため、負荷容量によって帯域制限を受けることなく、一つの端子から異なる出力を得ることができる。また、第４の発明によれば、演算部の機能を変更することが可能となる。

第５の発明によれば、クロック非同期の第２のアナログ信号の出力中には、第１のアナログ信号出力部へのクロックの供給を停止させており、このため、出力中の第２のアナログ信号にクロック同期ノイズが重畳されてしまうことを低減することができる。

第６の発明によれば、演算部の回路構成を、クロック同期のアナログ信号を出力中は反転増幅回路に、クロック非同期のアナログ信号を出力中はボルテージフォロア回路に変更することができる。

（第１実施形態）
以下、図面に従って本発明を適用した信号処理システムの好ましい実施形態について説明する。図１から図３は本発明の第１実施形態に係わり、図１は信号処理回路を組み込んだセンサＩＣ１のブロック図であり、図２はセンサＩＣ１中の演算回路２のブロック図であり、図３は入出力信号と各制御信号の関係および各スイッチの状態を示す図である。

センサＩＣ１は、センシング部４、第１のアナログ信号出力部１０、第２のアナログ信号出力部１２、切換回路１１、演算回路２、および制御回路１４から構成されている。切換回路１１は、第１のスイッチ（Ｓ１）４１、第２のスイッチ（Ｓ２）４２、およびインバータ２９から構成されている。制御回路１４は、外部から入力されるクロックORG_CLKに同期した制御信号phi（x）、sh（x）、ana_sel、str_selをそれぞれ生成して、出力する。制御信号phi（x）はセンシング部４に、制御信号sh（x）は第１のアナログ信号出力部１０に、制御信号ana_selは切換回路１１に、制御信号str_selは演算回路２に、それぞれ出力される。センシング部４は、制御回路１４からクロックORG_CLKに同期した制御信号phi（x）が入力され、この制御信号phi（x）に同期してセンサ信号Ｖfdaを出力する。

第１のアナログ信号出力部１０には、センサ信号ＶfdaとクロックORG_CLKに同期した制御信号sh（x）が入力される。第１のアナログ信号出力部１０は、センサ信号Ｖfdaに対して信号処理を施し、制御信号sh（x）に同期して、クロック同期信号Ｖsc1および基準信号Ｖsc2を出力する。クロック同期信号Ｖsc1は第１の入力信号Ｖin1として演算回路２に、基準信号Ｖsc2は切換回路１１の第１のスイッチ（Ｓ１）４１に、それぞれ入力される。

第２のアナログ信号出力部１２は、制御回路１４からの制御信号を必要とせず、クロックORG_CLKに係わりのないクロック非同期信号Ｖnscを切換回路１１の第２のスイッチ（Ｓ２）４２に出力する。

切換回路１１は、演算回路２への入力信号を切り換えるための回路であり、第１のスイッチ（Ｓ１）４１の一端には基準信号Ｖsc2が入力され、第２のスイッチ（Ｓ２）４２の一端にはクロック非同期信号Ｖnscが入力される。第１のスイッチ（Ｓ１）４１および第２のスイッチ（Ｓ２）４２の他端は共通に接続され、この共通端から出力される信号は第２の入力信号Ｖin2として演算回路２に入力される。したがって、演算回路２には、第１のアナログ信号出力部１０から出力されるクロック同期信号Ｖsc1が第１の入力信号Ｖin1として入力され、切換回路１１から出力される信号が第２の入力信号Ｖin2として入力される。また、制御回路１４から出力される制御信号str_selが入力される。演算回路２は制御信号str_selの状態に応じて演算機能が変更され、その演算結果をセンサＩＣ１の出力信号Ｖoutとして出力する。出力信号Ｖoutの出力端子には、負荷容量（Ｃ１）１４０が接続される。

第１のスイッチ（Ｓ１）４１の開閉は、制御回路１４からの制御信号ana_selによって制御されており、制御信号ana_selがＨレベルのときにオン（閉）となり、Ｌレベルのときにオフ（開）となる。また、第２のスイッチ（Ｓ２）４２の開閉は、インバータ２９を介した制御信号ana_selによって制御されており、制御信号ana_selがＬレベルのときにオン（閉）となり、Ｈレベルのときにオフ（開）となる。したがって、第１のスイッチ（Ｓ１）４１と第２のスイッチ（Ｓ２）４２は、インバータ２９により排他的に動作する。

次に、演算回路２の詳細について、図２を用いて説明する。演算回路２は、オペアンプ３０、入力容量（Ｃi）４４、帰還容量（Ｃf）４５、および帰還スイッチ（Ｓ３）４３で構成されている。入力容量（Ｃi）４４の一端は第１の入力信号Ｖin1の入力端子に接続され、他端はオペアンプ３０の反転入力端子に接続されている。帰還容量（Ｃf）４５と帰還スイッチ（Ｓ３）４３は、オペアンプ３０の反転入力端子と出力端子の間に並列に接続されている。オペアンプ３０の非反転入力端子は、第２の入力信号Ｖin2の入力端子に接続されており、オペアンプ３０の出力端子は、出力信号Ｖoutの出力端子に接続されている。帰還スイッチ（Ｓ３）４３の制御端子は制御信号str_selに接続されている。

帰還スイッチ（Ｓ３）４３は、入力される制御信号str_selによって開閉制御がなされる。すなわち、制御信号str_selがＨレベルの場合には、帰還スイッチ（Ｓ３）４３がオン（閉）となり、Ｌレベルの場合には、帰還スイッチ（Ｓ３）４３がオフ（開）となる。

次に、このように構成された本発明の第１実施形態の動作について、図３を用いて説明する。まず、第１のアナログ信号出力部１０の信号を出力する場合は、各制御信号を図３の上段に示す状態にし、各スイッチの開閉関係を制御する。

すなわち、制御信号ana_selをＨレベルとすることによって、第１のスイッチ（Ｓ１）４１をオン（閉）とし、第２のスイッチ（Ｓ２）４２をオフ（開）とする。これによって、演算回路２の第１の入力信号Ｖin1にはクロック同期信号Ｖsc1が入力され、第２の入力信号Ｖin2には基準信号Ｖsc2が入力される。また、制御信号str_selをＬレベルとすることによって、帰還スイッチ（Ｓ３）４３をオフ（開）とする。これによって、演算回路２は入力容量（Ｃi）４４と帰還容量（Ｃf）４５の容量比によって決まる増幅率を持つ反転増幅回路となる。この結果、演算回路２は、クロック同期信号Ｖsc1と基準信号Ｖsc2の差分を（Ｃi／Ｃf）倍した信号を出力信号Ｖoutとして出力する。

また、第２のアナログ信号出力部１２の出力であるクロック非同期信号Ｖnscを出力する場合には、各制御信号を図３の下段に示す状態にし、各スイッチの開閉関係を制御する。すなわち、制御信号ana_selをＬレベルとすることによって、第１のスイッチ（Ｓ１）４１をオフ（開）とし、第２のスイッチ（Ｓ２）４２をオン（閉）とする。これによって演算回路２の第１の入力信号Ｖin1にはクロック同期信号Ｖsc1が入力され、第２の入力信号Ｖin2にはクロック非同期信号Ｖnscが入力される。

また、制御信号str_selをＨレベルとすることによって、帰還スイッチ（Ｓ３）４３をオン（閉）とする。これによって、オペアンプ３０の反転入力端子と出力端子の間は短絡され、演算回路２はボルテージフォロア回路として動作する。なお、オペアンプ３０の反転入力端子と出力端子が短絡されるため、帰還容量（Ｃf）４５の両端は同電位になる。そのため、帰還容量（Ｃf）４５には電荷が蓄積されなくなり、演算回路２はスイッチトキャパシタ型反転増幅回路として動作しなくなる。

このように、制御信号ana_selと制御信号str_selを同時に切り換え、演算回路２へ入力する信号を変更すると共に、演算回路２の機能を変更することにより、クロックORG_CLKに同期したクロック同期信号Ｖsc1と基準信号Ｖsc2の差分を演算増幅した信号と、クロックORG_CLKに同期しないクロック非同期信号Ｖnscを演算増幅した信号の２つの異なる出力を一つのオペアンプ３０で得ることができる。つまり、本実施形態においては、クロックORG_CLKに同期した信号を出力信号として出力する際には、演算回路２は帰還容量（Ｃf）４５と入力容量（Ｃi）４４の比で決まる増幅率を持つ反転増幅回路として機能し、クロックORG_CLKに非同期の信号を出力信号として出力する際には、演算回路２はボルテージフォロア回路として機能する。

また、本実施形態においては、負荷容量（Ｃ１）１４０と、第１のスイッチ（Ｓ１）４１および第２のスイッチ（Ｓ２）４２の間に演算回路２を接続していることから、従来技術のように、負荷容量（Ｃ１）１４０と、第１のスイッチ（Ｓ１）４１あるいは第２のスイッチ（Ｓ２）４２が直結し、第１のスイッチ（Ｓ１）４１または第２のスイッチ（Ｓ２）４２のオン抵抗と負荷容量（Ｃ１）１４０によって高域遮断フィルタが形成されることがなく、そのため、負荷容量（Ｃ１）１４０による信号帯域の制限を受けることがなくなる。

（第２実施形態）
次に、本発明の第２実施形態に係わる信号処理システムを図４および図５を用いて説明する。図４は第２実施形態に係わる信号処理回路を組み込んだセンサＩＣ１のブロック図であり、図５は第２実施形態における入出力信号と各制御信号の関係を示す図である。図４に示すブロック図は、制御回路１４を除いて図１に示した第１実施形態に係わるブロック図の構成と同様である。したがって、以下、相違点である制御回路１４を中心に説明する。

制御回路１４は、クロック生成回路１３、デジタル信号生成回路１６、および回路構成切換回路１８から構成されている。クロック生成回路１３は、制御信号ctrlおよび第１のクロックORG_CLKが外部より入力され、第２のクロックCLKを出力する。制御信号ctrlがＨレベルの場合には、第２のクロックCLKは第１のクロックORG_CLKと同一の波形となり、また制御信号ctrlがＬレベルの場合には、第２のクロックCLKはＬレベルに固定される。

デジタル信号生成回路１６は、第２のクロックCLKが入力され、制御信号phi（x）をセンシング部４に、制御信号sh（x）を第１のアナログ信号出力部１０に出力する。第２のクロックCLKが第１のクロックORG_CLKと同一の場合には、制御信号phi（x）、sh（x）は第１のクロックORG_CLKに同期した波形になる。一方、第２のクロックCLKがＬレベルに固定されている場合には、制御信号phi（x）、sh（x）もＬレベルに固定される。

回路構成切換回路１８は、外部から制御信号setが入力され、制御信号ana_selを切換回路１１に、制御信号str_selを演算回路２に出力する。制御信号setがＨレベルの場合には、制御信号ana_selはＬレベルになり、制御信号str_selはＨレベルになる。逆に、制御信号setがＬレベルの場合には、制御信号ana_selはＨレベルになり、制御信号str_selはＬレベルになる。

次に、このように構成された本発明の第２実施形態の動作について、図５を用いて説明する。まず、第１のアナログ信号出力部１０の信号を出力する場合は、各制御信号を図５の上段に示す関係となるように制御する。

すなわち、クロック生成回路１３に入力される制御信号ctrlがＨレベルになり、クロック生成回路１３から第１のクロックORG_CLKと同一の第２のクロックCLKが出力される。第２のクロックCLKはデジタル信号生成回路１６に入力され、デジタル信号生成回路１６から第２のクロックCLKに同期した制御信号phi（x）がセンシング部４に、制御信号sh（x）が第１のアナログ信号出力部１０に出力される。このため、この第２のクロックCLKに同期して、センシング部４からセンサ信号Ｖfdaが出力され、第１のアナログ信号出力部１０からクロック同期信号Ｖsc1および基準信号Ｖsc2が出力される。

また、回路構成切換回路１８に入力される制御信号setはＬレベルになり、回路構成切換回路１８からＨレベルの制御信号ana_selとＬレベルの制御信号str_selが出力される。制御信号ana_selは切換回路１１に入力され、このため、第１のスイッチ（Ｓ１）４１はオン（閉）となり、第２のスイッチ（Ｓ２）４２はオフ（開）となる。したがって、切換回路１１から基準信号Ｖsc2が出力される。制御信号str_selは演算回路２の帰還スイッチ（Ｓ３）４３（図２参照）に入力され、帰還スイッチ（Ｓ３）４３はオフ（開）となる。このため、演算回路２は反転増幅回路として機能する。

すなわち、第１実施形態と同様に、演算回路２の第１の入力信号Ｖin1としてクロック同期信号Ｖsc1が入力され、第２の入力信号Ｖin2として基準信号Ｖsc2が入力される。したがって、演算回路２からは、第１の入力信号Ｖin1と第２の入力信号Ｖin2の差分（Ｖin2−Ｖin1）を、入力容量（Ｃi）４４と帰還容量（Ｃf）４５の比によって決まる増幅率で増幅した出力信号Ｖoutが出力される。

次に、第２のアナログ信号出力部１２の信号を出力する場合は、各制御信号を図５の下段に示す関係となるように制御する。このときには、クロック生成回路１３に入力される制御信号ctrlはＬレベルになり、クロック生成回路１３からの出力である第２のクロックCLKがＬレベルになる。したがって、デジタル信号生成回路１６より出力される制御信号phi（x）、sh（x）も、Ｌレベルとなる。このため、第２のクロックCLKに同期して、デジタル信号生成回路１６内部のトランジスタが一斉にオン／オフするために発生する急激な電流変化がなくなり、この急激な電流変化によって引き起こされる電源／ＧＮＤ（グランド）線の電位変化が発生しなくなる。つまり、第２のアナログ信号出力部１２からの出力は、第２のクロックCLKに同期して発生する電源／ＧＮＤ線の電位変化による影響を受けなくなる。

また、回路構成切換回路１８に入力される制御信号setはＨレベルになり、回路構成切換回路１８からはＬレベルの制御信号ana_selとＨレベルの制御信号str_selが出力される。制御信号ana_selは切換回路１１に入力され、このため、第１のスイッチ（Ｓ１）４１はオフ（開）となり、第２のスイッチ（Ｓ２）４２はオン（閉）となる。したがって、切換回路１１からはクロック非同期信号Ｖnscが出力される。制御信号str_selは演算回路２の帰還スイッチ（Ｓ３）４３に入力され、帰還スイッチ（Ｓ３）４３はオン（閉）となる。このため、演算回路２のオペアンプ３０の反転入力端子と出力端子の間は短絡状態となる。

したがって、演算回路２はボルテージフォロア回路として機能し、オペアンプ３０の非反転入力端子にはクロック非同期信号Ｖnscが入力される。また、デジタル信号生成回路１６に入力される第２のクロックCLKをＬレベルに固定し、デジタル信号生成回路１６の動作を停止させることで、電源／ＧＮＤ線の電位変動が発生しなくなる。この結果、第２のアナログ信号出力部１２から電源／ＧＮＤ線の電位変化による影響を受けていないクロック非同期信号Ｖnscが出力され、ボルテージフォロア回路によって、そのまま出力信号Ｖoutとして出力される。

このように第２実施形態においても、制御信号ana_selと制御信号str_selを同時に切り換え、演算回路２へ入力する信号を変更すると共に、演算回路２の機能を変更することにより、クロックORG_CLKに同期したクロック同期信号Ｖsc1と基準信号Ｖsc2との差分を演算増幅した信号と、クロックORG_CLKに同期しないクロック非同期信号Ｖnscを演算増幅した信号の２つの異なる出力を一つのオペアンプ３０で得ることができる。また、演算回路２の負荷が負荷容量（Ｃ１）１４０だけになるため、高域遮断フィルタによる帯域制限を受けなくなる。

また、第２実施形態においては、クロック非同期信号Ｖnscを出力する際には、クロック生成回路１３から出力される第２のクロックCLKをＬレベルに固定している。そのため、デジタル信号生成回路１６から出力される制御信号phi（x）、sh（x）もＬレベルに固定され、第２のクロックCLKに同期して発生する電源／ＧＮＤ線の電位変化がなくなる。したがって、第２のアナログ信号出力部１２からの出力が、第２のクロックCLKに同期して発生する電源／ＧＮＤ線の電位変化による影響を受けなくなる。

（第３実施形態）
次に、本発明の第３実施形態に係わる信号処理システムを図６から図１１を用いて説明する。図６は第３実施形態に係わる信号処理回路を組み込んだセンサＩＣ１とその周辺回路のブロック図であり、図７は第３実施形態における入出力信号と各制御信号の関係を示す図であり、図８から図１１は第３実施形態における各信号の波形を示すタイミングチャートである。図６に示すブロック図は、第１実施形態に係わる図１のブロック図を基に、より具体的な回路構成を示している。

第３実施形態におけるセンサＩＣ１は、クロック同期回路８、クロック非同期回路９、および演算回路２で構成されている。クロック同期回路８は、センシング部４、第１のアナログ信号出力部１０、および制御回路１４で構成されている。センシング部４は、ＣＣＤ（Charge Coupled Device）転送路２１、ゲート部２２、ＰＤ部（Photo
Diode）２３、ＦＤＡ（Floating Diffusion Amplification）回路２４で構成されている。第１のアナログ信号出力部１０は、ＣＤＳ（Correlated Double Sampling：相関２重サンプリング）回路２５、第１のＳＨ（Sample and Hold）回路２６、第２のＳＨ回路２７で構成されている。制御回路１４は、クロック生成回路１３、デジタル信号生成回路１６、レジスタ回路１７、および回路構成切換回路１８で構成されている。

クロック非同期回路９は、第２のアナログ信号出力部１２および切換回路１１で構成されている。第２のアナログ信号出力１２は、温度検出回路１５で構成されている。切換回路１１は、第１のスイッチ（Ｓ１）４１、第２のスイッチ（Ｓ２）４２、およびインバータ２９から構成されている。演算回路２は、オペアンプ３０、帰還スイッチ（Ｓ３）４３、入力容量（Ｃi）４４、および帰還容量（Ｃf）４５で構成されている。また、センサＩＣ１の外部には、マイコン６およびＡ／Ｄ変換器７が配置されている。

マイコン６は、第１のクロックORG_CLK、第３のクロックIO_CLK、および制御信号ADTを生成する。第１のクロックORG_CLKの出力端子は、制御回路１４内のクロック生成回路１３に接続されている。第３のクロックIO_CLKの出力端子は、制御回路１４内のレジスタ回路１７に接続されている。また、制御信号ADTの出力端子は、Ａ／Ｄ変換器７に接続されている。

制御回路１４内のレジスタ回路１７は、第３のクロックIO_CLKが入力され、制御信号ctrlおよび制御信号setを生成する。制御信号ctrlの出力端子はクロック生成回路１３に接続され、制御信号setの出力端子は回路構成切換回路１８およびデジタル信号生成回路１６に接続されている。

クロック生成回路１３は、マイコン６から入力された第１のクロックORG_CLKと、レジスタ回路１７から入力された制御信号ctrlに基づいて、第２のクロックCLKを生成し、デジタル信号生成回路１６に出力する。

デジタル信号生成回路１６は、レジスタ回路１７から入力された制御信号setに応じて制御信号phitg、phi1、phi2、phir、shcds、shsc1、shsc2を、第２のクロックCLKに同期して生成する。このデジタル信号生成回路１６で生成された制御信号phitgの出力端子はゲート部２２に、制御信号phi1、phi2の出力端子はＣＣＤ転送路２１に、制御信号phirの出力端子はＦＤＡ回路２４に、制御信号shcdsの出力端子はＣＤＳ回路２５に、制御信号shsc1の出力端子は第１のＳＨ回路２６に、制御信号shsc2の出力端子は第２のＳＨ回路２７に、それぞれ接続されている。

ＰＤ部２３は、被写体像などの画像を光電変換する複数の光電変換素子で構成された１次元あるいは２次元フォトダイオード列であり、入射光量に応じた信号電荷を発生する。ゲート部２２は、ＰＤ部２３で発生した信号電荷を制御信号phitgに同期してＣＣＤ転送路２１に送る。ＣＣＤ転送路２１は、ゲート部２２を通って送られてきた信号電荷を、制御信号phi1、phi2に同期して順次転送する。ＦＤＡ回路２４は、ＣＣＤ転送路２１から転送されてきた信号電荷を、制御信号phirに同期して信号電圧に変換し、センシング部４の出力としてセンサ信号Ｖfdaを出力する。

ＣＤＳ回路２５の入力端子は、第１のアナログ信号出力部１０の入力端子であり、センシング部４から出力されるセンサ信号Ｖfdaが入力される。ＣＤＳ回路２５は、入力されたセンサ信号Ｖfdaに対し、制御信号shcdsに同期して、ノイズ除去および演算増幅を行い、その信号を画素信号Ｖcdsとして出力する。ＣＤＳ回路２５の出力端子は、第１のＳＨ回路２６および第２のＳＨ回路２７に接続されている。第１のＳＨ回路２６は制御信号shsc1に従って画素信号Ｖfdaをサンプルアンドホールドし、クロック同期信号Ｖsc1を出力する。同様に第２のＳＨ回路２７は制御信号shsc2に従って画素信号Ｖfdaをサンプルアンドホールドし、基準信号Ｖsc2を出力する。

温度検出回路１５は、センサＩＣ１の環境温度に応じた信号を出力する回路であり、マイコン６から出力される第１のクロックORG_CLKおよび第３のクロックIO_CLKの有無に係わらず、クロック非同期信号Ｖnscを出力する。

第１のスイッチ（Ｓ１）４１の一端には基準信号Ｖsc2が入力され、第２のスイッチ（Ｓ２）４２の一端にはクロック非同期信号Ｖnscが入力される。第１のスイッチ（Ｓ１）４１の他端と第２のスイッチ（Ｓ２）４２の他端は互いに接続され、この接続端から出力される信号が第２の入力信号Ｖin2として演算回路２に入力される。第１のスイッチ（Ｓ１）４１の制御端子は、回路構成切換回路１８の制御信号ana_selの出力端子に接続されており、第２のスイッチ（Ｓ２）４２の制御端子は、インバータ２９を介して制御信号ana_selの出力端子に接続されている。したがって、制御信号ana_selがＨレベルの際には、第１のスイッチ（Ｓ１）４１がオン（閉）、第２のスイッチ（Ｓ２）４２がオフ（開）となり、一方、制御信号ana_selがＬレベルの際には、第１のスイッチ（Ｓ１）４１がオフ（開）、第２のスイッチ（Ｓ２）４２のオン（閉）となる。

演算回路２は、第１のアナログ信号出力部１０から出力されるクロック同期信号Ｖsc1が第１の入力信号Ｖin1として入力され、切換回路１１から出力される信号が第２の入力信号Ｖin2として入力される。また、回路構成切換回路１８から制御信号str_selが入力される。演算回路２の出力端子は、センサＩＣ１の出力信号Ｖoutの出力端子としてＡ／Ｄ変換器７に接続されている。ここでＡ／Ｄ変換器７は第１実施形態および第２実施形態に示した負荷容量（Ｃ１）１４０に相当する。この演算回路２は第１実施形態において図２を用いて説明した構成と同様であるので、詳細な説明は省略する。Ａ／Ｄ変換器７は、センサＩＣ１の出力信号Ｖoutおよびマイコン６からの制御信号ADTが入力される。Ａ／Ｄ変換器７は、制御信号ADTに同期して、出力信号ＶoutをＡ／Ｄ変換する。

次に、本発明の第３実施形態の動作について、図７から図１１を用いて説明する。クロック非同期信号Ｖnscを出力する場合、すなわち、第２のアナログ信号出力部１２からの信号を出力する場合は、各制御信号が図７の下段に示す関係となるように制御する。この状態は、第２実施形態の場合と同様であるので、詳細な説明は省略するが、演算回路２はボルテージフォロア回路の回路構成に切り換わり、また切換回路１１の第２のスイッチ（Ｓ２）４２がオン（閉）となり、第１のスイッチ（Ｓ１）４１がオフ（開）となる。したがって、第２のアナログ信号出力部１２内の温度検出回路１５の出力が、ボルテージフォロア回路として機能する演算回路２を介して出力信号Ｖoutとして出力される。

次に、第１のクロックORG_CLKに同期した信号を出力する場合、すなわち、第１のアナログ信号出力部１０からの信号を出力する場合は、各制御信号が図７の上段に示す関係となるように制御する。この状態では、第２実施形態の場合と同様に、演算回路２は反転増幅回路の回路構成に切り換わり、また切換回路１１の第１のスイッチ（Ｓ１）４１がオン（閉）となり、第２のスイッチ（Ｓ２）４２がオフ（開）となる。したがって、第１のアナログ信号出力部１０から出力されるクロック同期信号Ｖsc1と基準信号Ｖsc2の差分が入力容量（Ｃi）４４と帰還容量（Ｃf）４５の比で決まる増幅率で増幅され、出力信号Ｖoutとして出力される。

以下、各制御信号と各入出力信号の関係について、図８から図１１に示すタイミングチャートを用いて詳述する。図８は蓄積時および画素読み出し時における各信号の状態を示すタイミングチャートであり、図９から図１１は画素読み出し時の詳細を示すタイミングチャートである。図８では、蓄積モード時に温度出力であるクロック非同期信号Ｖnscが出力され、画素読み出しモード時に画素出力であるクロック同期信号Ｖsc1と基準信号Ｖsc2との差分を演算増幅した信号が出力されるとして記載している。クロック非同期信号Ｖnscを出力中は、特定のタイミングで出力される制御信号を必要としないため、詳細な説明は省略する。以降、図９から図１１を用いて、クロック同期回路８からの信号を出力しているときの動作について詳細に説明する。

ＰＤ部２３は、光電効果により、入射光量に応じた信号電荷を発生する。ＰＤ部２３で発生した信号電荷は、制御信号phitgがＬレベルの期間はＰＤ部２３内に蓄積され、制御信号phitgがＨレベルになると、ゲート部２２を通って各画素の信号電荷として一斉にＣＣＤ転送路２１に移される。

ＣＣＤ転送路２１は、制御信号phi1および制御信号phi2により信号電荷を順次転送し、ＦＤＡ回路２４に入力する。ＦＤＡ回路２４は、制御信号phirによりＣＣＤ転送路２１から転送されてきた信号電荷を一画素毎あるいは任意の画素数毎の信号電圧に変換し、センサ信号Ｖfda（x）として出力する。

制御信号phi1、phi2による電荷転送と制御信号phirによるＦＤＡ回路２４のリセット動作により、センサ信号Ｖfda（x）が形成される。このため、センサ信号Ｖfda（x）は３つの出力期間に分けられ、それぞれの期間をリセット期間ｔ_Ｒ、零レベル期間ｔ₀、信号期間ｔ_Sと呼ぶこととする（図９参照）。リセット期間ｔ_Ｒは、制御信号phirがＨレベルの期間であり、この期間でＦＤＡ回路２４内の信号電荷は充放電により一定値まで戻される。このため、リセット期間は一定の信号電圧であるリセットレベルＶr（x）を出力する。

次に、制御信号phirがＨレベルからＬレベルに変化すると、ＦＤＡ回路２４内のフィードスルー成分により、ＦＤＡ回路２４はリセットレベルＶr（x）とは異なる電圧を出力する。この制御信号phirがＨレベルからＬレベルになり、次に制御信号phi1および制御信号phi2が変化するまでの期間を零レベル期間ｔ₀とし、この期間の信号電圧をフィードスルーレベルＶf（x）とする。

３つ目の期間である信号期間ｔ_Sは、零レベル期間ｔ₀後から制御信号phirが再びＨレベルになるまでの期間を指し、この期間中の信号電圧を信号レベルＶs（x）とする。この信号レベルＶs（x）は、ＰＤ部２３で発生し、ＣＣＤ転送路２１によって転送されてきた電荷量によって変化する。図９では、制御信号phi1および制御信号phi2が１回変化する度に制御信号phirをＨレベルにし、１画素毎の信号レベルＶs（x）を出力している。

制御信号shcdsがＨレベルの期間中に、ＣＤＳ回路２５は入力されているセンサ信号Ｖfda（x）の電圧を回路内で保持する。その後、制御信号shcdsがＬレベルになると、ＣＤＳ回路２５は回路内で保持している電圧と入力されているセンサ信号Ｖfda（x）の差分を演算増幅して、画素信号Ｖcds（x）として出力する。

すなわち、制御信号shcdsはセンサ信号Ｖfda（x）の零レベル期間ｔ₀中にＨレベルになり、ＣＤＳ回路２５はフィードスルーレベルＶf（x）を回路内で保持する。そして、制御信号shcdsがＬレベルになると、ＣＤＳ回路２５は回路内に保持したフィードスルーレベルＶf（x）と入力されている信号レベルＶs（x）の差分を演算増幅して、画素信号Ｖcds（x）を出力する。この画素信号Ｖcds（x）を出力する期間をＣＤＳ演算出力期間ｔ_CDSと呼ぶこととする（図１０参照）。なお、図１０では、ＣＤＳ回路２５が増幅率Ａｖ１倍の反転増幅回路として動作するものとして波形を記述している。ＣＤＳ回路２５の特性は下記の式１に示す。
Ｖcds（x）＝−Ａｖ１×（Ｖf（x）−Ｖs（x）） ・・・式１

第１のＳＨ回路２６および第２のＳＨ回路２７は、制御信号shsc1および制御信号shsc2がＨレベルでサンプル状態に、Ｌレベルでホールド状態になるサンプルアンドホールド回路である。第１のＳＨ回路２６は制御信号shsc1により、また第２のＳＨ回路２７は制御信号shsc2により制御され、それぞれの制御信号がＨレベルの期間に画素信号Ｖcds（x）をサンプルする。そして、制御信号shsc1および制御信号shsc2がＬレベルの期間中、第１のＳＨ回路２６および第２のＳＨ回路２７は、それぞれでサンプルした信号電圧を保持し続ける。すなわち、制御信号shsc1は画素毎のＣＤＳ演算出力期間ｔ_CDS中にＨレベルになり、制御信号shsc2は特定画素のＣＤＳ演算出力期間ｔ_CDS中にＨレベルになる。

したがって、第１のＳＨ回路２６は画素毎の信号であるクロック同期信号Ｖsc1（x）を出力し、第２のＳＨ回路２７は基準となる基準信号Ｖsc2（y）を出力する。この第１のＳＨ回路２６が電圧をホールドしている期間を第１のホールド期間ｔ_SH1と呼び、第２のＳＨ回路２７が電圧をホールドしている期間を第２のホールド期間ｔ_SH2と呼ぶこととする。

第１のスイッチ（Ｓ１）４１および第２のスイッチ（Ｓ２）４２は、制御信号ana_selがＨレベルの場合には、第１のスイッチ（Ｓ１）４１はオン（閉）に、第２のスイッチ（Ｓ２）４２はオフ（開）になり、制御信号ana_selがＬレベルの場合には、第１のスイッチ（Ｓ１）４１はオフ（開）に、第２のスイッチ（Ｓ２）４２はオン（閉）になる。また、演算回路２内の帰還スイッチ（Ｓ３）４３は、制御信号str_selがＨレベルの場合にはオン（閉）となり、Ｌレベルの場合にはオフ（開）となる。

図８に示したタイミングチャートにおいて、動作モードが画素読み出しのタイミングでは、制御信号ana_selがＨレベルとなり、制御信号str_selがＬレベルとなっていることから、第１のスイッチ（Ｓ１）４１がオン（閉）、第２のスイッチ（Ｓ２）４２がオフ（開）となり、また帰還スイッチ（Ｓ３）４３がオフ（開）となっている。このため、演算回路２は反転増幅回路として機能し、このとき第１の入力信号Ｖin1として第１のＳＨ回路２６に保持されたクロック同期信号Ｖsc1（x）が入力され、第２の入力信号Ｖin2として第２のＳＨ回路２７に保持された基準信号Ｖsc2（y）が入力される。したがって、演算回路２は、クロック同期信号Ｖsc1（x）と基準信号Ｖsc2（y）の差分を、入力容量（Ｃi）４４と帰還容量（Ｃf）４５の比で決まる増幅率Ａｖ２で増幅した出力信号Ｖout（x）を出力する。演算回路２が反転増幅回路として機能するときの特性を、下記の式２に示す。
Ｖout（x）=−Ａｖ２×（Ｖsc2（y）−Ｖsc1（x）） ・・・式２

すなわち、制御信号str_selがＨレベルからＬレベルになることで、演算回路２は反転増幅回路に機能が変わり、第１のＳＨ回路２６に保持されたクロック同期信号Ｖsc1（x）と、第２のＳＨ回路２７に保持された基準信号Ｖsc2（y）の差分を、入力容量（Ｃi）４４と帰還容量（Ｃf）４５の比で決まる増幅率Ａｖ２で増幅した出力信号Ｖout（x）を出力する。なお、出力信号Ｖout（x）のうち、出力として有効な期間は、第１のホールド期間ｔ_SH1と同じ期間であり（図１１参照）、この期間を有効出力電圧期間ｔ_SIGと呼ぶこととする。

このように、演算回路２が反転増幅回路として機能するときは、外部から入力される第１のクロックORG_CLKに同期して周期性を持った出力信号Ｖout（x）を出力する。なお、図中、Ｖr（x）、Ｖf（x）、Ｖｓ（x）、Ｖfda（x）、Ｖcds（x）、Ｖsc1（x）、およびＶout（x）のxは、画素番号を示し、図９〜図１１ではx＝０〜７である。また、Ｖsc2（y）のyは、別の画素番号を示すものであり、図１１ではy＝０である。例えば、ＰＤ部２３がアルミ配線層で覆われ遮光された遮光画素と遮光されていない開口画素の２種類のフォトダイオード列で構成されている場合、制御信号shsc2を遮光画素のＣＤＳ演算出力期間ｔ_CDS中にＨレベルにし、制御信号shsc1を各開口画素のＣＤＳ演算出力期間ｔ_CDS中にＨレベルにする。これにより、遮光画素からの出力信号が基準信号Ｖsc2（y）となり、開口画素からの出力信号がクロック同期信号Ｖsc1（x）となり、その差分が演算増幅されて出力信号Ｖout（x）となる。

このように、本発明の各実施形態においては、オペアンプ３０の非反転入力端子に接続された第１のスイッチ（Ｓ１）４１および第２のスイッチ（Ｓ２）４２の開閉で排他的に切り換え、入力する信号を変更すると共に、この変更に同期してオペアンプ３０の帰還部に設けた帰還スイッチ（Ｓ３）４３を開閉することにより、演算回路２の機能を変更させている。これにより、一つのオペアンプ３０で異なる出力を得ることが可能になり、かつ、演算回路２の負荷に高域遮断フィルタが形成されず、信号通過帯域に制限を受けなくなる。また、クロックORG_CLKに非同期のアナログ信号を出力する際には、デジタル信号生成回路１６に入力される第２のクロックCLKをＬレベルに固定している。このため、クロック非同期信号Ｖnscの出力中に、第２のクロックCLKに同期して発生するノイズを低減させることができる。また、レジスタ回路１７が出力する制御信号setおよび制御信号ctrlは第３のクロックIO_CLKによって制御されるため、制御信号setの状態は保持される。したがって、制御信号ctrlをＬレベルにし、デジタル信号生成回路１６の動作を一時的に中断した後に、制御信号ctrlをＨレベルにし、再度動作を開始させても、中断時の続きからデジタル信号生成回路１６を動作させることができる。

なお、本発明の各実施形態を説明するにあたって、切換回路１１において、第１のアナログ信号および第２のアナログ信号の切り換えをおこなっていたが、これに限らず、３以上のアナログ信号を切り換えるようにしても勿論かまわない。

以上、本発明の第１実施形態から第３実施形態を用いて説明したが、本発明は、上記実施形態にそのまま限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素の幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の第１実施形態に係わる信号処理システムを組み込んだセンサＩＣの構成を示すブロック図である。 本発明の第１実施形態に係わる信号処理システムを組み込んだセンサＩＣ中の演算回路のブロック図である。 本発明の第１実施形態に係わる信号処理システムを組み込んだセンサＩＣの入出力信号と各制御信号の関係を示す図である。 本発明の第２実施形態に係わる信号処理システムを組み込んだセンサＩＣの構成を示すブロック図である。 本発明の第２実施形態に係わる信号処理システムを組み込んだセンサＩＣの入出力信号と各制御信号の関係を示す図である。 本発明の第３実施形態に係わる信号処理システムを組み込んだセンサＩＣとその周辺装置の構成を示すブロック図である。 本発明の第３実施形態に係わる信号処理システムを組み込んだセンサＩＣの入出力信号と各制御信号の関係を示す図である。 本発明の第３実施形態に係わる信号処理システムの各信号の入出力波形の関係を示すタイミングチャートである。 本発明の第３実施形態に係わる信号処理システムの各信号の入出力波形の関係を示すタイミングチャートである。 本発明の第３実施形態に係わる信号処理システムの各信号の入出力波形の関係を示すタイミングチャートである。 本発明の第３実施形態に係わる信号処理システムの各信号の入出力波形の関係を示すタイミングチャートである。 従来の信号処理システムの回路の構成を示すブロック図である。

符号の説明

１・・・センサＩＣ
２・・・演算回路
４・・・センシング部
６・・・マイコン
７・・・Ａ／Ｄ変換器
１０・・・第１のアナログ信号出力部
１１・・・切換回路
１２・・・第２のアナログ信号出力部
１３・・・クロック生成回路
１４・・・制御回路
１５・・・温度検出回路
１６・・・デジタル信号生成回路
１７・・・レジスタ回路
１８・・・回路構成切換回路
２１・・・ＣＣＤ転送路
２２・・・ゲート部
２３・・・ＰＤ部
２４・・・ＦＤＡ回路
２５・・・ＣＤＳ回路
２６・・・第１のＳＨ回路
２７・・・第２のＳＨ回路
２９・・・インバータ
３０・・・オペアンプ
４１・・・第１のスイッチ（Ｓ１）
４２・・・第２のスイッチ（Ｓ２）
４３・・・帰還スイッチ（Ｓ３）
４４・・・入力容量（Ｃi）
４５・・・帰還容量（Ｃf）
１００・・・クロック同期回路
１０４・・・センシング部
１１０・・・第１のアナログ信号出力回路
１１２・・・第２のアナログ信号出力回路
１１４・・・制御回路
１１９・・・第１の演算回路
１２０・・・クロック非同期回路
１２１・・・第２の演算回路
１３０・・・切換回路
１３１・・・インバータ
１３２・・・スイッチ（ＳＷ１）
１３３・・・スイッチ（ＳＷ２）
１４０・・・負荷容量（Ｃ１）
１０００・・・センサＩＣ

Claims (6)

1. クロックに同期した第１のアナログ信号を出力する第１のアナログ信号出力部と、
   クロックに同期しない第２のアナログ信号を出力する第２のアナログ信号出力部と、
   入力される信号に所定の演算を実行して出力する演算部と、
   前記演算部に対する入力を前記第１のアナログ信号または前記第２のアナログ信号に変更すると共に、その変更に同期して前記演算部の機能を変更する制御部と、
   を有し、
   前記演算部は、オペアンプと、第１の容量と、第２の容量と、第１のスイッチと、第２のスイッチと、第３のスイッチとで構成され、
   前記第１の容量は前記オペアンプの反転入力端子と前記第１のアナログ信号出力部の第１の出力端子の間に接続され、
   前記第１のスイッチは前記オペアンプの非反転入力端子と前記第１のアナログ信号出力部の第２の出力端子の間に接続され、
   前記第２のスイッチは前記オペアンプの非反転入力端子と前記第２のアナログ信号出力部の出力端子の間に接続され、
   前記第２の容量および前記第３のスイッチは、前記オペアンプの反転入力端子と出力端子の間に並列に接続され、
   前記制御部は前記第３のスイッチの開閉による前記演算部の機能変更に同期して、前記第１のスイッチおよび前記第２のスイッチを制御する
   ことを特徴とする信号処理システム。
2. 前記制御部は、前記演算部が前記第２のアナログ信号出力部に係る信号を出力中に、前記第１のアナログ信号出力部へのクロックの供給を停止させることを特徴とする請求項１に記載の信号処理システム。
3. 前記第１のアナログ信号出力部がＣＣＤセンサ回路であり、前記第２のアナログ信号出力部が温度検出回路であることを特徴とする請求項１または請求項２に記載の信号処理システム。
4. クロックに同期した第１のアナログ信号を出力する第１のアナログ信号出力部と、
   クロックに同期しない第２のアナログ信号を出力する第２のアナログ信号出力部と、
   前記第１のアナログ信号出力部と前記第２のアナログ信号出力部の出力端子に接続され、前記第１のアナログ信号と前記第２のアナログ信号のどちらかを選択的に切り換えて出力する切換部と、
   前記切換部によって選択された前記第１のアナログ信号または前記第２のアナログ信号のいずれかが入力される演算部と、
   を有し、
   前記演算部は、オペアンプと受動素子にて構成され、前記オペアンプの反転入力端子と前記切換部との間には入力容量が接続され、前記オペアンプの前記反転入力端子と出力端子との間には、スイッチと帰還容量が並列に接続され、前記スイッチの切り換えにより、前記演算部の機能を変更することを特徴とする信号処理システム。
5. 前記第２のアナログ信号を出力の際には、前記クロックを停止することを特徴とする請求項４に記載の信号処理システム。
6. 前記演算部は、前記第１のアナログ信号を入力する際には、反転増幅回路として機能し、一方、前記第２のアナログ信号を入力する際には、ボルテージフォロア回路として機能することを特徴とする請求項１乃至請求項５のいずれか１項に記載の信号処理システム。