JP6688451B2 - 固体撮像装置及び画像読取装置 - Google Patents

Description

本発明は、固体撮像装置及び画像読取装置に関する。

複写機などのイメージスキャナーを搭載する装置において、光電変換デバイスとして用いられるＣＭＯＳセンサなどの固体撮像装置は、画素を構成する光電変換デバイスを備える画素回路及び画素回路を駆動する駆動回路及び信号処理回路などを備える。固体撮像装置は、複数の画素回路を備えるカラム構成を採用し、駆動回路や信号処理回路を各カラムに対応させるよう構成される。

ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサは、ＣＭＯＳロジックと同じく単一の低電圧により動作し、汎用のＣＭＯＳプロセスを応用して製造できる。

ＣＭＯＳセンサを用いたラインセンサは、画素回路を主走査方向に一次元に配列し、スキャン対象物を副走査方向へ相対的に移動させながら画像を読み取る。この場合、ラインセンサの位置を副走査方向において１ライン分進める間（時間）に、その１ライン分の全ての画素（受光素子）の光電変換と、これにより蓄積された電荷の読み出しを順次行う。

このように、ラインセンサを移動させながら画像データを取得する場合、電荷の蓄積から電荷読み出しまでを速くする必要がある。そこで、ＣＭＯＳセンサを用いたラインセンサは、電子シャッター方式としてグローバルシャッター方式を用いる。

ラインセンサは、画素の配列が１次元方向であるため、蓄積した電荷を保持しておくための電荷蓄積容量を画素近傍の周辺領域に配置することができる。このため、グローバルシャッター方式のラインセンサの場合は、エリアセンサと比べて、大きな電荷蓄積容量を備えることができる。この電荷蓄積用容量をフローティングディフュージョン（ＦＤ：Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）領域に挿入する場合、電荷変換効率と電荷保持時間の関係はトレードオフになる。

そこで、電荷変換効率と電荷保持時間を両立させるために、増幅トランジスタと選択トランジスタの間に電荷保持容量を設けて、電荷蓄積容量を増加させる固体撮像素子が知られている（例えば、特許文献１を参照）。

ところが、特許文献１の固体撮像素子のように、電荷蓄積容量を増加させると、電荷蓄積時に発生するリセットノイズが大きくなる。

本発明は、このような課題を解決するためになされたものであり、電荷変換効率を低下させることなくリセットノイズを低減させることを目的とする。

本発明は、固体撮像装置に関するものであって、入射光に応じて電荷を発生する光電変換素子と、前記電荷をフローティングディフュージョン領域に転送する転送素子と、前記フローティングディフュージョン領域に転送された前記電荷を増幅して出力する第１増幅素子と、前記フローティングディフュージョン領域を初期化する第１リセット素子とを備える画素回路と、前記第１増幅素子の出力側に接続され、前記画素回路のリセットレベルと信号レベルを蓄積する容量素子を備える容量回路と、前記画素回路と前記容量回路の動作を制御する制御回路と、を備え、前記制御回路は、前記第１リセット素子による前記フローティングディフュージョン領域の初期化に続いて、前記第１リセット素子による前記容量素子へのリセットレベルの蓄積と、前記フローティングディフュージョン領域の初期化と、を同時に実行する、ことを特徴とする。

本発明によれば、電荷変換効率を低下させることなくリセットノイズを低減させることができる。

本発明の実施形態に係る固体撮像装置の構成を模式的に示すブロック図である。 本発明の実施形態に係る固体撮像装置の回路構成を模式的に示す回路図である。 本発明の実施形態に係る画素回路及びメモリ回路の回路構成の例を示す回路図である。 本発明の実施形態に係る画素回路及びメモリ回路の回路構成の別例を示す回路図である。 本発明の実施形態に係る固体撮像装置の動作タイミングの例を示すタイミングチャートである。 本発明の実施形態に係る固体撮像装置の動作タイミングの別例を示すタイミングチャートである。 本発明の実施形態に係る固体撮像装置の動作タイミングのさらなる別例を示すタイミングチャートである。 本発明の実施形態に係る固体撮像装置の動作タイミングのさらなる別例を示すタイミングチャートである。 本発明の実施形態に係る固体撮像装置の動作タイミングのさらなる別例を示すタイミングチャートである。 本発明の実施形態に係る固体撮像装置の動作タイミングのさらなる別例を示すタイミングチャートである。 本発明の実施形態に係る固体撮像装置の初期化レベルの例を説明する図である。 本発明の実施形態に係る固体撮像装置の初期化レベルの別例を説明する図である。 本発明の実施形態に係る固体撮像装置の初期化レベルのさらなる例を説明する図である。 本発明の実施形態に係る画像読取装置の外観を示す斜視図である。

●固体撮像装置の構成
以下、本発明に係る固体撮像装置の実施形態について説明する。図１は、本実施形態に係る固体撮像装置を模式的に示したブロック図である。図１において、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）センサ１はＣＭＯＳプロセスにより形成した固体撮像装置である。ＣＭＯＳセンサ１は、画素アレイ部１０と、メモリアレイ部２０と、列信号処理部３０と、水平駆動回路４０と、垂直駆動回路５０と、制御部６０と、第１定電流部７０と、第２定電流部８０と、を備える。

画素アレイ部１０は、複数の受光素子を備える画素回路である。受光素子は、入射光を電気エネルギーに変換し、入射光の強さに応じて電荷を発生させる光電変換素子である。受光素子により発生した電荷は、フロートディフュージョン領域に転送される。フロートディフュージョン領域に転送された電荷は、第１定電流部７０からの供給電源により動作する増幅回路を介して、メモリアレイ部２０へ出力される。なお、画素アレイ部１０の詳細な構成については、後述する。

メモリアレイ部２０は、画素アレイ部１０から出力される「リセットレベル」と「信号レベル」に係る電荷を蓄積する容量素子を備える。この容量素子は、電荷蓄積容量ともいわれる。また、メモリアレイ部２０は、容量素子への電荷の蓄積と容量素子に蓄積された電荷の読み出しを所定の動作タイミングで実行するためのスイッチング素子を備えている。

メモリアレイ部２０は、容量素子から読み出された電荷を、第２定電流部８０からの供給電源により動作する増幅回路を介して、列信号処理部３０へ出力する。なお、メモリアレイ部２０の詳細な構成については、後述する。

列信号処理部３０は、メモリアレイ部２０から出力されたリセットレベルと信号レベルに対する各種信号処理を実行する回路を備える。例えば、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路、アナログ−デジタル変換回路、及び一時的にデジタル信号を保持するバッファ回路、などを備える。

水平駆動回路４０は、列信号処理部３０のバッファ回路に保持されたデジタル信号を読み出して水平方向に転送する。水平駆動回路４０から転送（出力）されたデジタル信号は、画像データとして後段の処理に用いられる。

垂直駆動回路５０は、画素アレイ部１０のリセットレベルと信号レベルをメモリアレイ部２０に転送するタイミングと、メモリアレイ部２０に蓄積されたリセットレベルと信号レベルを列信号処理部３０に出力するタイミングと、を制御する。なお、画素アレイ部１０のリセットレベルと信号レベルをメモリアレイ部２０に転送するタイミングは、電荷書き込みタイミングともいう。メモリアレイ部２０に蓄積されたリセットレベルと信号レベルを列信号処理部３０に出力するタイミングは、電荷読み出しタイミングともいう。

また、垂直駆動回路５０は、メモリアレイ部２０におけるリセットレベルと信号レベルの蓄積及び出力のタイミングと、画素アレイ部１０とメモリアレイ部２０の初期化のタイミングと、を制御する。さらに、垂直駆動回路５０は、列信号処理部３０に対して、メモリアレイ部２０から出力されたリセットレベルと信号レベルの信号処理タイミングを制御する。

制御部６０は、垂直駆動回路５０と水平駆動回路４０の各処理動作のタイミングを制御する制御回路である。即ち、ＣＭＯＳセンサ１に係る上記の各部及び各回路の動作タイミングの制御は、制御部６０に基づくものである。

第１定電流部７０は、画素アレイ部１０が備える増幅回路に対する定電流源である。第２定電流部８０は、メモリアレイ部２０が備える増幅回路に対する定電流源である。

●固体撮像装置の詳細な構成
図２は、本実施形態に係るＣＭＯＳセンサ１の回路構成を模式的に示す回路図である。図２において、ＣＭＯＳセンサ１が備える画素アレイ部１０は、複数の画素ブロック１１を備えている。画素ブロック１１のそれぞれは、複数の画素１１０を備えている。１つの画素ブロック１１は、複数（図１において６個）の画素１１０が含んで一組を構成する。

ＣＭＯＳセンサ１がラインセンサであれば、画素アレイ部１０における画素ブロック１１の配列は、一次元配列である。その配列は、例えば列方向において数千画素分になる。ＣＭＯＳセンサ１をスキャナなどの画像読み取り装置に搭載したときは、主走査方向に１ライン分の画像データを読み取りながら、被読み取り物を相対的に副走査方向へ移動させる。このような相対移動とともに複数のラインデータを次々と取得し、２次元の画像データを取得する。なお、画素アレイ部１０が複数備える画素１１０は、それぞれが光電変換部として機能する。

メモリアレイ部２０は、複数のメモリブロック２１を複数備えている。メモリブロック２１のそれぞれは、複数のメモリ回路２１０備えている。１つのメモリブロック２１は、１つの画素ブロック１１に対応している。１つのメモリブロック２１が備える複数のメモリ回路２１０のそれぞれは、１つの画素ブロックが備える複数の画素１１０に１対１の関係で対応し、一組を構成する。

また、メモリブロック２１は、垂直駆動回路５０からのタイミング制御に応じて、画素１１０及びメモリ回路２１０の動作タイミングを選択する選択スイッチ１２０を備えている。なお、メモリブロック２１が複数備えるメモリ回路２１０は、それぞれが電荷蓄積部として機能する。

図２に示すとおり、画素ブロック１１とメモリブロック２１の組は、それぞれ光の三原色である赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に対応する信号を出力する機能を備える。例えば画素ブロック１１は、６個の画素１１０（Ｒ画素１１０_Ｒ０、Ｒ画素１１０_Ｒ１、Ｇ画素１１０_Ｇ０、Ｇ画素１１０_Ｇ１、Ｂ画素１１０_Ｂ０、Ｂ画素１１０_Ｂ１）を備える。これに対応するように、メモリブロック２１は、６個のメモリ回路２１０（Ｒメモリ回路２１０_Ｒ０、Ｒメモリ回路２１０_Ｒ１、Ｇメモリ回路２１０_Ｇ０、Ｇメモリ回路２１０_Ｇ１、Ｂメモリ回路２１０_Ｂ０、Ｂメモリ回路２１０_Ｂ１）を備えている。

Ｒ画素１１０_Ｒ０とＲ画素１１０_Ｒ１は、赤色の光を透過させるカラーフィルタとオンチップマイクロレンズを備えている。同様に、Ｇ画素１１０_Ｇ０とＧ画素１１０_Ｇ１は、緑色の光を透過させるカラーフィルタとオンチップマイクロレンズを備えている。また、Ｂ画素１１０_Ｂ０とＢ画素１１０_Ｂ１は、青色の光を透過させるカラーフィルタとオンチップマイクロレンズを備えている。

１つの画素ブロック１１は、３色の色フィルタを１組にして、各色に対応する画素１１０の２つを１単位としている。メモリブロック２１は、画素１１０の１単位に対応する組を１単位としている。これらの構成によって、ＣＭＯＳセンサ１は、カラー画像を読み取ることができる。

なお、Ｒ画素１１０_Ｒ０とＲ画素１１０_Ｒ１の構成は、同じである。また、Ｇ画素１１０_Ｇ０、Ｇ画素１１０_Ｇ１、Ｂ画素１１０_Ｂ０、Ｂ画素１１０_Ｂ１の構成は、受光する光の色を定めるカラーフィルタが異なるのみで、その他はＲ画素１１０_Ｒ０と同じである。同様に、Ｒメモリ回路２１０_Ｒ０とＲメモリ回路２１０_Ｒ１の構成は同じであって、Ｇメモリ回路２１０_Ｇ０、Ｇメモリ回路２１０_Ｇ１、Ｂ画素１１０_Ｂ０、Ｂ画素１１０_Ｂ１も同じである。

したがって、以下の説明では、Ｒ画素１１０_Ｒ０とＲメモリ回路２１０_Ｒ０の組を代表例として用いることとする。なお、以下の説明において、上記すべての画素１１０及びメモリ回路２１０に共通する事項を説明するときは、単に「画素１１０」及び「メモリ回路２１０」と表記することもある。

なお、図１においてＣＭＯＳセンサ１における１カラムの構成に含まれる画素１１０とメモリ回路２１０は、６個を例示している。本実施形態に係るＣＭＯＳセンサ１における画素１１０をメモリ回路２１０がカラム構成に含まれる数は、この例に限定されるものではない。

画素１１０とメモリ回路２１０は、一体的に動作する。ここで、画素１１０とメモリ回路２１０の動作の概略を説明する。読み取り対象に対応した電荷を画素１１０が発生させる。この電荷に基づく信号レベルと、画素１１０を初期化したときの状態に基づくリセットレベルと、を画素１１０がメモリ回路２１０に転送する。

メモリ回路２１０は、画素１１０から転送された信号レベルとリセットレベルを容量素子において蓄積する。また、所定のタイミングにおいて、容量素子から読み出して、列信号処理部３０へ出力する。これら動作のタイミングは、垂直駆動回路５０を介した制御部６０の制御に基づく。

画素１１０からメモリ回路２１０へリセットレベルと信号レベルを転送する方式（電荷読み出し方式）は、グローバルシャッター方式が用いられる。また、メモリアレイ部２０から列信号処理部３０へリセットレベルと信号レベルを転送する方式（電荷読み出し方式）は、ローリングシャッター方式が用いられる。

グローバルシャッター方式とは、画素アレイ部１０が備える全ての画素ブロック１１に対して露光開始と露光終了を同時に行い、全ての画素１１０から電荷を同時に読み出してメモリアレイ部２０に転送する方式である。ローリングシャッター方式とは、画素アレイ部１０が備える画素ブロック１１における画素行ごとに、露光と電荷読み出しを行い、画素行ごとに順次電荷を読み出して、メモリアレイ部２０に転送する方式である。

列信号処理部３０は、メモリ回路２１０から出力されたリセットレベルおよび信号レベルをゲインアンプ３０１において増幅してＣＤＳ処理をする。その後、ＡＤ変換回路３０２においてデジタル信号へと変換する。変換されたデジタル信号は、ラインバッファ３０３に一時的に保持される。ラインバッファ３０３に保持されたデジタル信号は、水平駆動回路４０により、制御部６０の制御に基づく動作タイミングで順次読み出される。

水平駆動回路４０は、読み出したデジタル信号を水平方向に転送する。これにより、主走査方向１ライン分の画像データが得られる。この動作を副走査方向にスキャンしながら繰り返すことで、２次元の画像データを得ることができる。この場合、画素１１０からリセットレベルと信号レベルがメモリ回路２１０に転送されて蓄積され、読み出されて列信号処理部３０において処理され、水平駆動回路４０が出力するまでの時間が、主走査方向１ライン分のデータを取り出す周期（ライン周期）となる。

なお、メモリブロック２１に蓄積されたリセットレベルと信号レベルの読み出しは、垂直駆動回路５０の制御によって以下のような順番で行われる。まず、Ｒメモリ回路２１０_Ｒ０からに蓄積されているリセットレベルが読み出された後に、同じＲメモリ回路２１０_Ｒ０に蓄積されている信号レベルが読み出される。これに続いて、Ｒメモリ回路２１０_Ｒ１に蓄積されているリセットレベルが読み出されて、その後、同じＲメモリ回路２１０_Ｒ１に蓄積されている信号レベルが読み出される。

これと同じ順番で、Ｇメモリ回路２１０_Ｇ０、Ｇメモリ回路２１０_Ｇ１、Ｂメモリ回路２１０_Ｂ０、Ｂメモリ回路２１０_Ｂ１、の順で、それぞれリセットレベルと信号レベルが読み出される。

●画素１１０とメモリ回路２１０の構成の例
次に、画素１１０とメモリ回路２１０の詳細な構成について、図３の回路図を用いて説明する。図３において、画素１１０は、Ｒ要素に対応するものを例示しているので、符号の末尾に「Ｒ」を付している。画素１１０Ｒは、フォトダイオード１１１と、転送ゲート１１２と、ＦＤ領域１１３と、ＦＤ領域１１３等を初期化する第１リセットトランジスタ１１４と、第１定電流部７０からの供給電流により動作する第１増幅回路１１５と、を備える。

なお、Ｇ要素に対応する画素１１０Ｇ及びＢ要素に対応する画素１１０Ｂにおいても、画素１１０Ｒと同様の構成を備えていて、第１定電流部７０からの電流が供給されるように構成されている。これらの説明は省略する。

フォトダイオード１１１は、受光素子であり、光電変換素子である。フォトダイオード１１１は、入射光における光エネルギーに応じて電荷を生じさせる素子である。フォトダイオード１１１において生じた電荷は、転送ゲート１１２を介してＦＤ領域１１３に転送される。転送ゲート１１２は転送素子である。ＦＤ領域１１３に転送された電荷は、第１増幅素子を有する第１増幅回路１１５を介して電気信号として出力される。このときに出力される電気信号を「信号レベル」という。

第１リセットトランジスタ１１４は、第１リセット素子である。ＦＤ領域１１３は、フローティングディフュージョン領域である。第１リセットトランジスタ１１４の動作によって、ＦＤ領域１１３に第１リセット電圧（ＶＲＴ１）が印加されると、ＦＤ領域１１３とフォトダイオード１１１に生じて蓄積していた電荷は初期化される。

この初期化された状態のＦＤ領域１１３の電位は、第１増幅回路１１５を介して画素１１０から電気信号として出力される。このときに出力される電気信号を「リセットレベル」という。

即ち、信号レベルとは、画素１１０においてフォトダイオード１１１における画像読取り状態に応じて出力される電気信号である。また、リセットレベルとは、画素１１０においてフォトダイオード１１１の画像読取り状態ではなく、初期化された状態に応じて出力される電気信号である。

以下、信号レベルによってメモリアレイ部２０の容量素子に蓄積され読み出される電荷についても「信号レベル」と表現する。同様に、リセットレベルによってメモリアレイ部２０の容量素子に蓄積され読み出される電荷についても「リセットレベル」と表現する。

図３において、メモリアレイ部２０を構成するメモリ回路２１０は、Ｒ要素に対応するものを例示しているので、符号の末尾に「Ｒ」を付している。メモリ回路２１０Ｒは、ＲＧＢにおいて共有する構成である選択スイッチ１２０と、リセットレベル容量２１１と、信号レベル容量２１２と、リセットレベル選択スイッチ２１３と、信号レベル選択スイッチ２１４と、メモリ回路選択スイッチ２１５と、を備える。

また、メモリ回路２１０Ｒのメモリ回路選択スイッチ２１５には、第２定電流部８０からの供給電流により動作する第２増幅回路２２１が接続されている。メモリ回路選択スイッチ２１５と第２増幅回路２２１の間には第２リセットトランジスタ２２０が配置されている。

なお、Ｇ要素に対応するメモリ回路２１０Ｇ及びＢ要素に対応するメモリ回路２１０Ｂにおいても、メモリ回路２１０Ｒと同様の構成を備えていて、第２定電流部８０からの電流が供給されるように構成されている。これらの説明は省略する。

選択スイッチ１２０は、画素１１０からのリセットレベルと信号レベルの転送先させるメモリ回路２１０を選択するためのスイッチ素子である。選択スイッチ１２０の動作に応じて、画素１１０Ｒ、画素１１０Ｂ及び画素１１０Ｇからこれに対応するメモリ回路２１０への転送タイミングは制御される。

リセットレベル選択スイッチ２１３は、リセットレベル容量２１１にリセットレベルを蓄積するとき、又は、リセットレベル容量２１１からリセットレベルを読み出すときに動作するスイッチである。信号レベル選択スイッチ２１４は、信号レベル容量２１２に信号レベルを蓄積するとき、又は、信号レベル容量２１２から信号レベルを読み出すときに動作するスイッチである。リセットレベル選択スイッチ２１３と信号レベル選択スイッチ２１４の動作タイミングは、制御部６０の制御に基づいて垂直駆動回路５０からの制御信号による。

メモリ回路選択スイッチ２１５は、メモリ回路２１０からリセットレベル又は信号レベルを読み出して後段の列信号処理部３０へと出力するときに動作するスイッチである。メモリ回路選択スイッチ２１５の動作タイミングも、制御部６０の制御に基づいて垂直駆動回路５０からの制御信号による。

第２リセットトランジスタ２２０は、メモリ回路２１０が備える容量素子に第２リセット電圧（ＶＲＴ２）を印加して、各容量素子および回路配線における寄与容量を初期化するための第２リセット素子である。

メモリ回路２１０は、画素１１０が備える第１増幅回路１１５の出力側に接続され、複数の容量素子を備える容量回路である。

●画素１１０Ｒとメモリ回路２１０Ｒの動作
ここで、画素１１０Ｒとメモリ回路２１０Ｒの動作の流れについて、簡単に説明する。画素１１０Ｒとメモリ回路Ｒの動作は、すでに説明のとおり、制御部６０の制御に基づいて行われる。まず、制御部６０は、所定のタイミングで画素１１０Ｒの転送ゲート１１２又は第１リセットトランジスタ１１４を動作させて、画素１１０Ｒからメモリ回路２１０へ、リセットレベル又は信号レベルが出力させる。

また、制御部６０は、画素１１０Ｒからの出力タイミングに合わせてメモリ回路２１０Ｒの選択スイッチ１２０を動作させ、同様にリセットレベル選択スイッチ２１３又は信号レベル選択スイッチ２１４を動作させる。これによって、リセットレベル又は信号レベルがそれぞれに対応する容量素子に蓄積される。

また、制御部６０は、所定のタイミングでメモリ回路２１０Ｒのメモリ回路選択スイッチ２１５とリセットレベル選択スイッチ２１３又は信号レベル選択スイッチ２１４を動作させる。これによって、リセットレベル又は信号レベルは、それぞれ第２増幅回路２２１を介して列信号処理部３０が備えるゲインアンプ３０１に対し出力される。

また、制御部６０の制御に基づいて、所定のタイミングにおいて、第２リセットトランジスタ２２０を動作させる。具体的には、第２リセット電圧（ＶＲＴ２）をメモリ回路２１０の各容量に印加して、各容量が蓄積していた電荷を初期化する。

以上のように、ＣＭＯＳセンサ１は制御部６０が、各スイッチ素子の動作タイミングを制御することで、容量素子を含む全体的な初期化と、初期化に基づくリセットレベルの出力、又は、信号レベルの出力を、所定のタイミングで行うように制御する。

画素１１０からメモリ回路２１０へのリセットレベルと信号レベルの出力は、同時性が求められる。即ち、全ての画素１１０からメモリ回路２１０に向けてリセットレベルと信号レベルを転送する。したがって、画素１１０からメモリ回路２１０への転送（リセットレベルと信号レベル）は、グローバルシャッター方式に基づく動作になる。

なお、リセットレベルおよび信号レベルがメモリ回路２１０に蓄積された後は、同時性は不要である。そこで、各容量素子に蓄積しているリセットレベルと信号レベルを順次読み出すように、ローリング読み出し方式に基づく動作になる。

以上説明した本実施形態に係るＣＭＯＳセンサ１によれば、従来のリセットレベルと信号レベルの蓄積と読み出しを実行する処理とは異なるタイミングで、リセットレベルを取り出すための初期化とは別に初期化を実行することができる。これによって、リセットレベルや信号レベルの読み出し時（サンプリング時）におけるリセットノイズを低減させることができ、十分なリセット状態を確保することができる。即ち、画質の低下を抑えることができる。

また、本実施形態に係るＣＭＯＳセンサ１によれば、前のライン周期における残置成分の影響を抑えることができる。これは、リセットレベルや信号レベルのサンプリングより前段に初期化を実行することで、初期化不足による残置成分の混入を防ぐからである。

また、本実施形態に係るＣＭＯＳセンサ１によれば、電荷の蓄積は全て画素回路の外部の容量素子で行うので、フロートディフュージョン領域の容量を最小限にすることができる。これによって、電荷の変換効率を低下させることなく、リセットノイズの影響を低減することができる。

●画素１１０とメモリ回路２１０の構成の別例
ここで、本発明に係る固体撮像装置の別の実施形態に係るＣＭＯＳセンサ１ａについて説明する。図４は、ＣＭＯＳセンサ１ａが備える画素１１０Ｒとメモリ回路２１０ａＲの構成を示す回路図である。すでに説明したＣＭＯＳセンサ１と同様の構成については、説明を省略する。また、図４において、Ｇ要素に対応するメモリ回路２１０ａＧ及びＢ要素に対応するメモリ回路２１０ａＢにおいても、メモリ回路２１０ａＲと同様の構成を備えているので、説明を省略する。

ＣＭＯＳセンサ１ａが備えるメモリ回路２１０ａＲは、リセットレベル用の容量素子と信号レベル用の容量素子を設けずに共通の容量素子を設けて、この共通の容量素子をリセットレベルと信号レベルの蓄積及び読み出しに用いるように構成する。この場合、制御部６０は、リセットレベルと信号レベルの蓄積及び書き込みのタイミングを時系列で制御する。

メモリ回路２１０ａは、共通容量２１６に蓄積されたリセットレベル又は信号レベルの読み出しを完了するまでは、画素１１０からの信号レベル又はリセットレベルの転送と蓄積は行わない。リセットレベルと信号レベルを蓄積するための容量素子を共通化すると、リセットレベルと信号レベルを別々かつ同時の蓄積はできないからである。したがって、ＣＭＯＳセンサ１ａは、高速処理には適さない点があるが、容量素子を半分にできるから回路面積を縮小する点で効果を有する。

●固体撮像装置の第１制御方法
次に、本発明に係る固体撮像装置の制御方法の実施形態について説明する。ここでは、すでに説明したＣＭＯＳセンサ１（図３参照）の構成に基づいて、その動作を制御する方法について説明する。図５は、ＣＭＯＳセンサ１の制御方法の例を示すタイミングチャートである。まず、説明に用いる符号について説明する。ＣＭＯＳセンサ１の動作は、プリリセット期間と、メモリグローバル書き込み期間と、メモリローリング読み出し期間と、に区別される。プリリセット期間を示す符号を「Ａ」、メモリグローバル書き込み期間を示す符号を「Ｂ」、メモリローリング読み出し期間を示す符号を「Ｃ」とする。

プリリセット期間Ａは、ＣＭＯＳセンサ１を構成する素子（主に容量素子）の全体や、一部の素子に対して初期化を行う期間である。ＣＭＯＳセンサ１における初期化は、メモリグローバル書き込み期間Ｂでも行うことはできる。しかし、プリリセット期間Ａを設けることで、他の期間における「リセット」とは独立して「初期化」を行うことができる。これによって、いわゆるリセットノイズを低減することができる。

メモリグローバル書き込み期間Ｂは、画素１１０からメモリ回路２１０の容量素子へのリセットレベル又は信号レベルを蓄積する期間である。メモリローリング読み出し期間Ｃはメモリ回路２１０の容量素子に蓄積されているリセットレベル又は信号レベルを読み出して、列信号処理部３０へと出力する期間である。

図５において、符号「ＲＴ１」は、第１リセットトランジスタ１１４の動作タイミングを示す。符号「ＴＸ」は、転送ゲート１１２の動作タイミングを示す。符号「ＳＬ」は、選択スイッチ１２０の動作タイミングを示す。符号「Ｓｒｅｓ」は、リセットレベル選択スイッチ２１３の動作タイミングを示す。符号「Ｓｓｉｇ」は、信号レベル選択スイッチ２１４の動作タイミングを示す。符号「ＲＴ２」は、第２リセットトランジスタ２２０の動作タイミングを示す。符号「ＳＷ」は、メモリ回路選択スイッチ２１５の動作タイミングを示す。

上記の各符号において、それぞれのタイミングチャートを示す線分が「Ｈｉ」の区間は、それに対応するスイッチ及びゲート（図３参照）が動作して導通状態を維持する。即ち、各符号に対応する素子が「オン」の状態である。それ以外の区間は、スイッチ及びゲートは動作せず非導通状態を維持する。即ち、各符号に対応する素子が「オフ」の状態である。

まず、プリリセット期間Ａについて説明する。本実施形態に係る制御方法では、プリリセット期間Ａは、メモリグローバル書き込み期間Ｂの直前の期間になる。したがって、プリリセット期間Ａからメモリローリング読み出し期間Ｃまでの周期がライン周期になる。従来の固体撮像装置ではプリリセット期間Ａに相当する期間はなく、メモリグローバル書き込み期間Ｂとメモリローリング読み出し期間Ｃがライン周期になる。

プリリセット期間Ａでは、画素１１０とメモリ回路２１０が有する容量素子を初期化する。そこでまず、制御部６０は、後段のメモリグローバル書き込みの対象となるメモリ回路２１０のＳＷをオンにする（時刻ｔ１）。これによって、例えば、メモリ回路２１０Ｒが備えるメモリ回路選択スイッチ２１５が動作する。また、時刻ｔ１において、ＳｒｅｓとＳｓｉｇを共にオンにして、メモリ回路２１０が備えるリセットレベル容量２１１と信号レベル容量２１２を導通させる。ＲＴ２は、すでにオンになっている。

したがって、リセットレベル容量２１１と信号レベル容量２１２には、第２リセットトランジスタ２２０を介して第２リセット電圧（ＶＲＴ２）が印加される。これによって、メモリ回路２１０の容量素子や信号配線の寄生容量は、第２リセット電圧（ＶＲＴ２）によって初期化される。

また、制御部６０は、時刻ｔ１の後、時刻ｔ２までの間に、ＲＴ１をオンにしている。このときに画素１１０の容量（ＦＤ領域１１３）や信号配線の寄生容量は、第１リセット電圧（ＶＲＴ１）によって初期化される。

以上のプリリセット期間Ａにおいて、信号配線の寄生容量や電荷蓄積容量の全てをリセットすることができる。これによってＣＭＯＳセンサ１は、前段のライン周期において蓄積された電荷の影響を排除し、より正確なリセットレベルと信号レベルを用いて画像データの基になる信号を出力する。

次に、メモリグローバル書き込み期間Ｂについて説明する。まず、制御部６０は、ＳＬをオンにする（時刻ｔ２）。これによって選択スイッチ１２０が動作して電荷書き込みを行うメモリ回路２１０を決定する。また、制御部６０は、時刻ｔ２においてＳｒｅｓをオンにし、その後、ＲＴ１をオンにする。

これによって、画素１１０のリセット電圧（ＶＲＴ１）がＦＤ領域１１３に接続されて、ＦＤ領域１１３が初期化される。同時に、第１増幅回路１１５、選択スイッチ１２０、リセットレベル選択スイッチ２１３を介して、リセットレベル容量２１１にリセットレベルが蓄積される。その後、ＲＴ１をオフにして、Ｓｒｅｓをオフにする。

また、制御部６０は、Ｓｒｅｓをオフにした後に、Ｓｓｉｇをオンにし、これに続いてＴＸをオンにする。これによって、画素１１０のフォトダイオード１１１からの電荷は、転送ゲート１１２を介してＦＤ領域１１３に転送される。同時に、第１増幅回路１１５、選択スイッチ１２０、信号レベル選択スイッチ２１４を介して、信号レベル容量２１２に信号レベルが蓄積される。その後、ＴＸをオフにして、Ｓｓｉｇをオフにし、メモリグローバル書き込み期間Ｂの周期である時刻ｔ３において、ＳＬをオフにする。

以上説明した時刻ｔ２から時刻ｔ３の間において、全ての画素１１０とこれに対応するメモリ回路２１０は、リセットレベルと信号レベルの容量素子への蓄積（書き込み）を終了する。ここまでの処理は、画素アレイ部１０の全ての画素１１０において同時に行う電子シャッター制御を行うグローバルシャッター方式が用いられる。

次に、メモリローリング読み出し期間Ｃについて説明する。制御部６０が時刻ｔ３においてＳＬをオフにした後、ＳＷをオンにして該当するメモリ回路２１０を選択する（時刻ｔ４）。これと同時に制御部６０は、ＲＴ２をオフにする。

次に、制御部６０は、Ｓｒｅｓをオンにする（時刻ｔ５）。その後、時刻ｔ６までの間において、リセットレベル容量２１１に蓄積されているリセットレベルを読み出して、第２増幅回路２２１を介して列信号処理部３０に向けて出力する。リセットレベルの読み出しが完了すると（時刻ｔ６）、次に、ＲＴ２をオンにする（時刻ｔ７）。

制御部６０は、時刻ｔ８までＲＴ２をオンにする。この間において、第２増幅回路２２１の入力レベルが第２リセット電圧（ＶＲＴ２）によって初期化される。制御部６０は、第２増幅回路２２１の入力レベルの初期化に必要な期間（時刻ｔ７から時刻ｔ７）を経過したのち、ＲＴ２を再びオフにする。続いて、制御部６０は、Ｓｓｉｇをオンにする（時刻ｔ９）。

Ｓｓｉｇがオンになっている間（時刻ｔ１０まで）、信号レベル容量２１２から信号レベルが読み出される。読み出された信号レベルは、第２増幅回路２２１を介して列信号処理部３０に向けて出力される。制御部６０は、信号レベルの読み出しが完了すると、Ｓｓｉｇをオフにする（時刻ｔ１０）。

その後、制御部６０は、ＳＷをオンにし、ＲＴ２をオンにする（時刻ｔ１１）。その後、次のプリリセット期間Ａの始期（時刻ｔ１２）までが、メモリローリング読み出し期間Ｃとなる。以上の制御により、リセットレベルと信号レベルの読み出し完了する。読み出されたリセットレベルと信号レベルは、差分を抽出する相関二重サンプリング（ＣＤＳ）が施される。なお、リセットレベルと信号レベルの読み出し順は、上記の説明と真逆であってよい。

その後、制御部６０は、再度、ＲＴ２をオンにする（時刻ｔ１２）。これによって、第２増幅回路２２１の入力レベルは、第２リセット電圧（ＶＲＴ２）によって、初期化される。以上の制御は、複数の画素１１０に係るリセットレベルと信号レベルを順次読み出すので、ローリング読み出し方式である。以上のような処理を行う理由は、複数画素を同時に並列処理することで、より多くのカラム回路が必要になるからである。複数画素分を順次処理するローリング読み出しを用いる方が回路面積の点からも有利である。

以上の制御において、プリリセット期間Ａの開始（時刻ｔ１）からメモリローリング読み出し期間Ｃの終了（時刻ｔ１２）までを１ライン周期において全ての画素１１０に対して順次行う。これによって、リセットレベル容量２１１と信号レベル容量２１２に蓄積されているリセットレベルと信号レベルを十分に初期化した状態から、リセットレベルと信号レベルの蓄積と読み出しを行うことができる。

以上説明したとおりＣＭＯＳセンサ１は、リセットレベル容量２１１と信号レベル容量２１２を初期化するための専用の回路（第２リセットトランジスタ２２０）を備えている。また、ＣＭＯＳセンサ１は、メモリグローバル書き込み期間Ｂの前に「プリリセット期間Ａ」を設けている。プリリセット期間Ａの間に、画素１１０とメモリ回路２１０が備える容量素子や回路配線の寄与容量などを初期化することができる。したがって、１ライン周期の読み出しを行うときに、前段のライン周期における信号の残留分の影響を低減することができる。

●本実施形態に係る効果の説明
リセットレベル容量２１１や信号レベル容量２１２は、容量ばらつきや容量素子自体のリークを考慮すると、それぞれの容量値は大きい方が有利である。しかし、これらの容量を単に大きくするだけでは、電荷が蓄えられる前段の処理（前ライン周期）において読み出されたはずの電荷の残留分の影響が残る可能性がある。

即ち、リセットレベル容量２１１や信号レベル容量２１２などの容量素子において前段の処理タイミングにおけるデータを十分にリセットできず、次の蓄積タイミングで蓄積されるリセットレベルと信号レベルに影響を与える。そうすると、ＣＭＯＳセンサ１から出力される画像データに悪影響を与えることになる。

ＣＭＯＳセンサ１は、画素１１０が備える蓄積容量に対して、リセットを行うための第１リセットトランジスタ１１４を設けている。これによるリセット期間が、ＦＤ領域１１３や第１増幅回路１１５に関連する寄生容量成分を初期化するのに十分な期間であることが好ましい。この第１リセットトランジスタ１１４によるリセット処理をメモリ回路２１０が備える容量素子でも兼用することはできる。しかしその場合は、十分に初期化するための時間を長くとる必要がある。

そこで、ＣＭＯＳセンサ１は、メモリ回路２１０の初期化に用いる専用のリセット回路（第２リセットトランジスタ２２０）をさらに備える。また、ＣＭＯＳセンサ１は、プリリセット期間を設けている。これによって、メモリグローバル書き込み期間Ｂの前にメモリ回路２１０の備える容量素子の初期化を十分に行うことができる。

ＣＭＯＳセンサ１における上記の効果は、以下のようなときに特に発揮される。例えば、前段のライン周期で白レベルの信号を扱い、次のライン周期では黒レベルの信号を扱う場合などのように、ライン周期によって信号レベルの差が大きいときに、特に効果を発揮する。

即ち、上記のように、ライン周期によって扱う信号レベルの差が大きいときは、通常のリセット処理だけで十分な初期化ができない可能性が高い。この課題を解決すべく、ＣＭＯＳセンサ１では、通常の初期化とは独立したタイミングで全体を初期化するプリリセットを実行する。即ち、プリリセット期間Ａを設けている。これによって、メモリ書き込み時のリセットレベルを十分に確保できる。

●ＦＤにおけるリセット動作の例
ここで、第１リセットトランジスタ１１４による初期化とプリリセットとの関係について、図１１を用いて説明する。図１１において符号ＲＴ１は、第１リセットトランジスタ１１４の動作タイミングを示している。ＲＴ１がオンのとき、第１リセットトランジスタ１１４は動作してＦＤ領域１１３にリセット電圧（ＶＲＴ１）が印加される。これによって、ＦＤ領域１１３は初期化される。

符号ＦＤは、ＦＤ領域１１３におけるリセットレベルの例を示している。第１リセットトランジスタ１１４をハードリセットすれば、ＦＤ領域１１３のリセットレベルは、ＶＲＴ１のラインにまで上昇するはずである。しかし、図１１に示すように符号ＦＤにおける前段の信号の履歴が低い場合、第１リセットトランジスタ１１４をソフトリセットすると、第１リセットトランジスタ１１４の閾値分上がったレベルまでしかＦＤ領域１１３のリセットレベルは上昇しない。この場合、トリング時間が不十分の場合は、十分なリセットレベルを確保することが困難になる。

そこで、本実施形態に係るＣＭＯＳセンサ１は、リセットレベルの取り出しが必要な期間の前にプリリセットをかけている。これによって、最小限のリセット期間でより高いリセットレベルまで引き上げることができる。また、リセットレベルを引き上げることができることで、ダイナミックレンジを広くできる。

メモリ回路２１０が備える容量素子への書き込み時には、大きな容量素子が接続されるので、書き込み時間および容量書き込み時に発生するリセットノイズが発生することがある。しかし、プリリセット期間Ａにおいて容量素子の初期化を行うことで、次のリセットレベルの書き込み、信号レベルの書き込みの前段のライン周期における残留分を原因とする干渉やノイズ発生を最小限に抑えることができる

●容量素子におけるリセット動作の例
ここで、本実施形態に係る制御方法において、第２リセットトランジスタ２２０による初期化とプリリセットとの関係の例について、図１２を用いて説明する。図１２において、符号ＳＷは、メモリ回路選択スイッチ２１５の動作を示している。符号ＲＴ２は、第２リセットトランジスタ２２０の動作を示している。符号Ｓｓｉｇは、信号レベル選択スイッチ２１４の動作の例を示している。

符号Ｃｓｉｇは、信号レベル容量２１２を初期化した時のレベルと信号レベルが蓄積されたときのレベルを例示している。符号Ｃｓｉｇの下側の線は、第２リセットトランジスタ２２０によるプリリセットにおいて、信号レベル容量２１２が初期化されたときのレベルを表している。符号Ｃｃｉｇの上側の線は、信号レベルが蓄積されたときの信号レベル容量２１２のレベルを表している。

図１２に示すように、ＳＷがオンになった後、Ｓｓｉｇがオンになると信号レベル容量２１２に蓄積される信号レベルは上昇する。この場合、図１２に示すように、信号レベル容量２１２の初期化のレベルは、信号レベルのダイナミックレンジ（ＤＲ）の中央値（ＤＲ／２）にするとよい。これを、リセットレベルとすればよい。即ち、信号レベルのダイナミックレンジの中間値になるようにゲイン設定値に基づいて算出したダイナミックレンジの中央値をリセットレベルに設定すれば、効率的な初期化を行うことができる。

なお、第１リセットトランジスタ１１４の第１リセットレベル（ＶＲＴ１）と第２リセットトランジスタ２２０の第２リセットレベル（ＶＲＴ２）は、外部から供給可能であるから、任意の値に設定することもできる。この第２リセットレベル（ＶＲＴ２）は、選択するゲインの値によってもダイナミックレンジが異なる。この場合、制御部６０は、ゲイン設定を制御することで、第２リセットレベル（ＶＲＴ２）が最適な値に切り替わるように制御する。

●固体撮像装置の第２制御方法
次に、本実施形態に係るＣＭＯＳセンサ１の制御方法の別の例について説明する。すでに説明した実施形態と同様に、ＣＭＯＳセンサ１の構成に基づいて、その制御方法の説明をする。本実施形態に係る制御方法を示す図６のタイミングチャートは、すでに説明したタイミングチャートと共通する部分がある。そこで、すでに説明したタイミングチャートと異なる部分について説明する。なお、図６に用いている各符号は、図５において用いた符号と同じであるので、詳細な説明を省略する。

図６に示すように、本実施形態では、プリリセット期間Ａにおいて、リセットレベル容量２１１と信号レベル容量２１２の初期化は行わない（時刻ｔ１から時刻ｔ２）。

また、本実施形態では、メモリグローバル書き込み期間Ｂにおける制御は、すでに説明した実施形態と同様であるから、詳細な説明を省略する（時刻ｔ２から時刻ｔ３）。

本実施形態に係るメモリローリング読み出し期間Ｃでは、制御部６０はまず、ＲＴ２をオフにすると同時にＳＷをオンにする（時刻ｔ４）。続いて、制御部６０は、Ｓｒｅｓをオンにして、リセットレベルの読み出しを行う（時刻ｔ５）。

続いて、制御部６０は、ＲＴ２をオンにする（時刻ｔ６）。時刻ｔ６においてＲＴ２がオンになると、第２リセット電圧（ＶＲＴ２）によって、リセットレベル容量２１１と第２増幅回路２２１の入力レベルは初期化される。続いて、制御部６０は、Ｓｒｅｓをオフにする（時刻ｔ７）。したがって、時刻ｔ６から時刻ｔ７の間で、リセットレベル容量２１１の初期化が行われる。

続いて、制御部６０は、ＲＴ２をオフにし（時刻ｔ８）、続いて、Ｓｓｉｇをオンにする（時刻ｔ９）。これによって、信号レベル容量２１２からの信号レベルの読み出しが行なわれる。続いて、制御部６０は、ＲＴ２をオンにする（ｔ１０）。

時刻ｔ１０においてＲＴ２がオンになると、第２リセット電圧（ＶＲＴ２）によって、信号レベル容量２１２と第２増幅回路２２１の入力レベルを初期化する。続いて、制御部６０は、Ｓｓｉｇをオフにする（時刻ｔ１１）。したがって、時刻ｔ１０から時刻ｔ１１の間で、信号レベル容量２１２が初期化される。

以上のように、メモリローリング読み出し期間Ｃにおいて、リセットレベル容量２１１と信号レベル容量２１２のリセット処理を行う。この場合、リセットレベル容量２１１と信号レベル容量２１２から、リセットレベルと信号レベルを読み出した後に、ＳｒｅｓあるいはＳｓｉｇをオフにする前に、ＲＴ２をオンにしている。即ち、リセットレベル容量２１１と第２リセットトランジスタ２２０との接続切れる前に、あるいは、信号レベル容量２１２と第２リセットトランジスタ２２０との接続が切れる前に、これら容量素子を初期化している。

以上説明したＣＭＯＳセンサ１の制御方法によれば、時刻ｔ６および時刻ｔ１０において、すでに説明したプリリセット期間Ａにおける初期化と同様の初期化を行うことができる。この場合、画素１１０のＦＤ領域１１３と、画素１１０からメモリ回路２１０の容量素子までの間の寄生容量成分が初期化の対象になる。

したがって、プリリセット期間Ａにおける初期化と容量素子の初期化を同時に行うことができるので、プリリセット期間Ａを別途設ける場合よりも、初期化に要する時間を短くすることができる。

以上、本実施形態に係るＣＭＯＳセンサ１の制御方法によれば、プリリセット期間Ａにおけるリセット処理は不要になる。したがって、初期化に要する全体的な時間を短縮しながらも、リセットノイズを低減させることができる。

●固体撮像装置の第３制御方法
次に、本実施形態に係るＣＭＯＳセンサ１の制御方法のさらに別の例について説明する。本実施形態に係る制御方法を示す図７のタイミングチャートは、すでに説明した図５及び図６に示したタイミングチャートと共通する部分がある。そこで、すでに説明したタイミングチャートと異なる部分について説明する。なお、図７に用いている各符号は、図５及び図６において用いた符号と同じであるので、詳細な説明を省略する。

図７に示すように、本実施形態でも、プリリセット期間Ａにおいて、リセットレベル容量２１１と信号レベル容量２１２の初期化は行わない（時刻ｔ１から時刻ｔ２）。メモリグローバル書き込み期間Ｂにおける制御は、すでに説明した実施形態と同様であるから、詳細な説明を省略する（時刻ｔ２から時刻ｔ３）。

本実施形態に係るメモリローリング読み出し期間Ｃでは、制御部６０はまず、ＲＴ２をオフにすると同時にＳＷをオンにする（時刻ｔ４）。続いて、制御部６０は、Ｓｒｅｓをオンにして、リセットレベルの読み出しを行う（時刻ｔ５）。

続いて、制御部６０は、Ｓｒｅｓをオフにすると同時にＲＴ２をオンにする（時刻ｔ６）。その後、制御部６０は、ＲＴ２をオフにする（時刻ｔ７）。その後、制御部６０は、Ｓｓｉｇをオンにする（時刻ｔ８）。これによって、これによって、信号レベル容量２１２からの信号レベルの読み出しが行なわれる。

続いて、制御部６０は、ＳｓｉｇをオンにしたままでＲＴ２をオンにする（時刻ｔ９）。これと同時にＳｒｅｓをオンにする。したがって、時刻ｔ９から、第２リセット電圧（ＶＲＴ２）によって、リセットレベル容量２１１と信号レベル容量２１２と第２増幅回路２２１の入力レベルが初期化される。続いて、制御部６０は、ＳｒｅｓとＳｓｉｇとＳＷをオフにする（時刻ｔ１０）。したがって、時刻ｔ９から時刻ｔ１０の間で、リセットレベル容量２１１と信号レベル容量２１２の初期化を同時に行なう。

以上のように、本実施形態に係るＣＭＯＳセンサ１の制御方法によれば、リセットレベルと信号レベルの読み出し直後に、これらの初期化を同時に行う。これによって、リセットレベルと信号レベルの読出し間隔を短くできる。したがって、すでに説明した他の実施形態と比べると、後段において実行されるＣＤＳ処理への移行を早めることができる。

●容量素子におけるリセット動作の別例
ここで、本実施形態に係る制御方法において、第２リセットトランジスタ２２０による初期化とプリリセットとの関係の別例について、図１３を用いて説明する。図１３において、符号ＳＷは、メモリ回路選択スイッチ２１５の動作を示している。符号ＲＴ２は、第２リセットトランジスタ２２０の動作を示している。符号Ｓｒｅｓは、リセットレベル選択スイッチ２１３の動作の例を示している。符号Ｓｓｉｇは、信号レベル選択スイッチ２１４の動作の例を示している。

符号Ｃｓｉｇは、信号レベル容量２１２に信号レベルが蓄積されたときのレベルを例示している。符号Ｃｒｅｓは、第２リセットトランジスタ２２０によるプリリセットにおいて、信号レベル容量２１２が初期化されたときのレベルを表している。

ＣＭＯＳセンサ１が備える全ての画素１１０における信号レベルが白レベルであった場合、信号レベル容量２１２に対するリセット電流は、第２リセット電圧（ＶＲＴ２）との電位差により大きな値になる。そこで、図１３に示すように、リセットレベルと信号レベルの読み出し完了後において、前段のライン周期におけるリセットレベルを保持しているリセットレベル容量２１１と信号レベル容量２１２を短絡して接続する。

即ち、リセットレベル容量２１１と信号レベル容量２１２を容量結合させることで、信号レベル容量２１２に蓄積されている信号レベルを引き上げる。これによって、第２リセット電圧（ＶＲＴ２）との電位差は小さくなり、過大なリセット電流が流れることを防ぐことができる。

なお、信号レベル容量２１２の容量は、常に、リセットレベルが書き込まれることを考盧して、第２リセット電圧（ＶＲＴ２）のレベルを、電流集中を抑制するための最適値に設定することもできる。

●固体撮像装置の第４制御方法
次に、本実施形態に係るＣＭＯＳセンサ１の制御方法のさらに別の例について説明する。本実施形態に係る制御方法を示す図８のタイミングチャートは、すでに説明した図５、図６及び図７に示したタイミングチャートと共通する部分がある。そこで、すでに説明したタイミングチャートと異なる部分について説明する。なお、図８に用いている各符号は、図５等において用いた符号と同じであるので、詳細な説明を省略する。

図８に示すように、プリリセット期間Ａにおいて、制御部６０は、ＳｒｅｓとＳｓｉｇをともにオンにする。この状態を維持している間に、制御部６０は、ＲＴ１をオン−オフする。これによって、第１リセットトランジスタ１１４を介してＦＤ領域１１３に第１リセット電圧（ＶＲＴ１）が印加される。そして、第１増幅回路１１５を介して、第１リセット電圧（ＶＲＴ１）がリセットレベル容量２１１と信号レベル容量２１２を初期化する。

また、図８に示すように、本実施形態に係るメモリグローバル書き込み期間Ｂにおける制御は、すでに説明した実施形態と同様であるから、詳細な説明を省略する（時刻ｔ２から時刻ｔ３）。

本実施形態に係るメモリローリング読み出し期間Ｃでは、制御部６０はまず、ＲＴ２をオフにして、ＳＷをオンにする（時刻ｔ４）。続いて、Ｓｒｅｓをオンにする（時刻ｔ５）。これによって、リセットレベルが読み出されて、第２増幅回路２２１を介して、列信号処理部３０へ出力される。

次に制御部６０は、Ｓｒｅｓをオフにすると同時に、ＲＴ２をオンにする（時刻ｔ６）。これによって、第２増幅回路２２１の入力ノードが第２リセット電圧（ＶＲＴ２）によって初期化される。続いて、制御部６０は、ＲＴ２をオフにする（時刻ｔ７）。

次に、制御部６０は、Ｓｓｉｇをオンにする（時刻ｔ８）。これによって、信号レベルが読み出されて、第２増幅回路２２１を介して、列信号処理部３０へ出力される。続いて、制御部６０は、Ｓｓｉｇをオフにすると同時に、ＲＴ２をオンにし、ＳＷをオフにする（時刻ｔ９）。

以上のように本実施形態に係る制御方法では、メモリ回路２１０が備える容量素子の初期化は、画素１１０の第１リセットトランジスタ１１４から第１増幅回路１１５を介して、画素１１０のリセットレベルを用いて行う。また、第２増幅回路２２１の入力ノードの初期化は、第２リセットトランジスタ２２０を介して第２リセット電圧（ＶＲＴ２）を用いて行う。

即ち、本実施形態では、メモリ回路２１０が備える容量素子（リセットレベル容量２１１と信号レベル容量２１２）の初期値を画素１１０のリセットレベルにすることができる。これによって、次のライン周期におけるリセットレベルの書き込み、信号レベルの書き込み、のいずれの初期状態も画素１１０のリセットレベルになるので、書き込み時の初期状態としては最適な値となる。

●固体撮像装置の第５制御方法
次に、本実施形態に係るＣＭＯＳセンサ１の制御方法のさらに別の例について説明する。本実施形態に係る制御方法を示す図９のタイミングチャートは、すでに説明した図５等に示したタイミングチャートと共通する部分がある。そこで、すでに説明したタイミングチャートと異なる部分について説明する。なお、図９に用いている各符号は、図５等において用いた符号と同じであるので、詳細な説明を省略する。

図９に示すように、プリリセット期間Ａにおいて、Ｓｒｅｓのみをオンにして、その状態を維持している間において、ＲＴ１をオン−オフにしている。これによって、第１リセットトランジスタ１１４を介してＦＤ領域１１３に第１リセット電圧（ＶＲＴ１）が印加される。そして、第１増幅回路１１５を介して、第１リセット電圧（ＶＲＴ１）がリセットレベル容量２１１を初期化する。

また、図９に示すように、本実施形態に係るメモリグローバル書き込み期間Ｂにおける制御は、すでに説明した実施形態と同様であるから、詳細な説明を省略する（時刻ｔ２から時刻ｔ３）

本実施形態に係るメモリローリング読み出し期間Ｃでは、制御部６０はまず、ＲＴ２をオフにすると同時にＳＷをオンにする（時刻ｔ４）。続いて、制御部６０は、Ｓｒｅｓをオンにして、リセットレベルの読み出しを行う（時刻ｔ５）。

続いて、制御部６０は、Ｓｒｅｓをオフにすると同時にＲＴ２をオンにする（時刻ｔ６）。その後、制御部６０は、ＲＴ２をオフにする（時刻ｔ７）。その後、制御部６０は、Ｓｓｉｇをオンにする（時刻ｔ８）。これによって、これによって、信号レベル容量２１２からの信号レベルの読み出しが行なわれる。

続いて、制御部６０は、ＳｓｉｇをオンにしたままでＲＴ２をオンにする（時刻ｔ９）。したがって、時刻ｔ９から、第２リセット電圧（ＶＲＴ２）によって、信号レベル容量２１２と第２増幅回路２２１の入力レベルが初期化される。続いて、制御部６０は、ＳｒｅｓとＳｓｉｇとＳＷをオフにする（時刻ｔ１０）。したがって、時刻ｔ９から時刻ｔ１０の間で、信号レベル容量２１２の初期化が同時に行われる。

本実施形態に係る制御方法は、リセットレベル容量２１１の初期化を第１リセットトランジスタ１１４により行って、信号レベル容量２１２の初期化を第２リセットトランジスタ２２０により行うように制御する。本実施形態に係る制御方法では、信号レベルはダイナミックレンジの中央付近を信号レベル容量２１２の初期値を合わせることができる。即ち、リセットレベル、信号レベルそれぞれ用途に応じた初期値を設定することができる。

●固体撮像装置の第６制御方法
次に、すでに説明したＣＭＯＳセンサ１ａに係る制御方法の例について、図１０に示すタイミングチャートを用いて説明する。すでに説明したとおり、ＣＭＯＳセンサ１ａは、リセットレベルと信号レベルを蓄積する容量素子を単一の容量素子により構成する。即ち、単一の容量素子に対して時系列的にリセットレベルと信号レベルの書き込みと読み出しを行う必要がある。

そこで、本実施形態に係る制御方法は、図１０に示すように、プリリセット期間Ａの次にリセットレベル書き込み期間Ｄ１が続き、その後、メモリローリング読み出し期間Ｃになる。その後さらに、信号レベル書き込み期間Ｄ２になり、これに続いて、再度のメモリローリング読み出し期間Ｃになる。

制御部６０は、まず、時刻ｔ１から時刻ｔ２のプリリセット期間Ａにおいて、ＲＴ１をオンにする。これによって、第１リセットトランジスタ１１４の働きにより、ＦＤ領域１１３が初期化される。ＣＭＯＳセンサ１ａは、共通容量２１６への書き込み制御が選択スイッチ１２０により行われる。したがって、ＳＬがオンになったときに共通容量２１６への書き込みが行われる（時刻ｔ２）。ＳＬがオンの間に、共通容量２１６にはリセットレベルが蓄積されて初期化される（時刻ｔ２から時刻ｔ３）。

次に、制御部６０は、メモリローリング読み出し期間Ｃ（時刻ｔ３から時刻ｔ８）において、まず、ＲＴ２をオフにする（時刻ｔ４）。これは、共通容量２１６からリセットレベルを取り出すための前処理に相当する。続いて、制御部６０はＳＷをオンにする（時刻ｔ５）。これによって、対象となっているメモリ回路２１０の共通容量２１６からリセットレベルを読み出す。

続いて、制御部６０は、ＲＴ２をオンにする（時刻ｔ６）。これによって、共通容量２１６は、第２リセット電圧（ＶＲＴ２）によって初期化される。続いて、制御部６０は、ＳＷをオフにする（時刻ｔ７）。これによって、対象となっているメモリ回路２１０ａの選択が解除される。

続いて、制御部６０は、信号レベル書き込み期間Ｄ２（時刻ｔ８から時刻ｔ９）において、ＳＬをオンにし、その状態を維持したままで、ＴＸをオンにする。これによって、フォトダイオード１１１からＦＤ領域１１３に電荷が転送され、第１増幅回路１１５を介して共通容量２１６に信号レベルが蓄積される。

続いて、時刻ｔ９以降のメモリローリング読み出し期間Ｃにおいて、ＲＴ２をオフにし（時刻ｔ１０）、ＳＷをオンにして（時刻ｔ１１）、対象となっているメモリ回路２１０の共通容量２１６に蓄積されている信号レベルを読み出す。続いて、制御部６０は、ＲＴ２をオンにする（時刻ｔ１２）。これによって、共通容量２１６は、第２リセット電圧（ＶＲＴ２）によって初期化される。続いて、制御部６０は、ＳＷをオフにする（時刻ｔ１３）。これによって、対象となっているメモリ回路２１０ａの選択が解除される。

以上の制御を１ライン周期内で完了させることで、１ライン分のデータ転送を完了する。なお、本実施形態に係るプリリセット期間Ａの制御は、図６を用いて説明した制御方法と同様であるが、これに限るものではない。本実施形態では、共通容量２１６の初期化をプリリセット期間Ａにおいて実行してもよい。その場合、信号レベルの書き込みの前にも共通容量２１６の初期化を行う期間を設ける必要がある。

次に、本発明に係る画像読取装置の実施形態について説明する。図１４は、本実施形態に係るＭＦＰ（Ｍｕｌｔｉ Ｆｕｎｃｔｉｏｎ Ｐｒｉｎｔｅｒ）１０００の外観を示す斜視図である。ＭＦＰ１０００は、プリンタ、ファクシミリ、スキャナ、複写機として利用可能な複合機である。ＭＦＰ１０００は、原稿台上に載置された原稿を読み取るための固体撮像装置を備えている。

ＭＦＰ１０００において、すでに説明した本発明に係る固体撮像装置に係る各実施形態（ＣＭＯＳセンサ１など）を用いることができる。この場合、ＣＭＯＳセンサ１を原稿に対して相対的に、主走査方向に移動させながら副走査方向の走査を繰り返して行うことで、原稿上の画像を読み取ることができる。

これによって、ノイズが少なく読み取り精度のよい画像読取装置を得ることができる。

１ ＣＭＯＳセンサ
１０ 画素アレイ部
２０ メモリアレイ部
３０ 列信号処理部
４０ 水平駆動回路
５０ 垂直駆動回路
６０ 制御部
１１０ 画素
１１４ 第１リセットトランジスタ
２１０ メモリ回路
２１１ リセットレベル容量
２１２ 信号レベル容量
２１５ メモリ回路選択スイッチ
２２０ 第２リセットトランジスタ

特開２０１０−２１９９７４号公報

Claims (11)

1. 入射光に応じて電荷を発生する光電変換素子と、前記電荷をフローティングディフュージョン領域に転送する転送素子と、前記フローティングディフュージョン領域に転送された前記電荷を増幅して出力する第１増幅素子と、前記フローティングディフュージョン領域を初期化する第１リセット素子とを備える画素回路と、
   前記第１増幅素子の出力側に接続され、前記画素回路のリセットレベルと信号レベルを蓄積する容量素子を備える容量回路と、
   前記画素回路と前記容量回路の動作を制御する制御回路と、
   を備え、
   前記制御回路は、前記第１リセット素子による前記フローティングディフュージョン領域の初期化に続いて、
   前記第１リセット素子による前記容量素子へのリセットレベルの蓄積と、前記フローティングディフュージョン領域の初期化と、を同時に実行する、
   ことを特徴とする固体撮像装置。
2. 前記容量回路は、前記容量素子を初期化する第２リセット素子を備え、
   前記制御回路は、前記リセットレベルが前記容量素子に蓄積される前に前記第２リセット素子による初期化を実行する、ことを特徴とする請求項１記載の固体撮像装置。
3. 前記容量回路は、前記容量素子を初期化する第２リセット素子を備え、
   前記制御回路は、前記容量素子に蓄積された前記リセットレベルと前記信号レベルの読み出しが完了した後に、前記第２リセット素子による初期化を実行する、ことを特徴とする請求項１記載の固体撮像装置。
4. 前記容量回路は、前記容量素子を初期化する第２リセット素子を備え、
   前記制御回路は、前記容量素子からの前記リセットレベルと前記信号レベルの読み出しが完了した後に、前記容量素子を互いに短絡させて容量結合させてから、前記第２リセット素子による初期化を実行する、ことを特徴とする請求項１記載の固体撮像装置。
5. 前記容量回路は、前記容量素子を初期化する第２リセット素子を備え、
   前記制御回路は、前記容量素子への前記リセットレベルを蓄積する前の第１リセット素子による初期化と同時に、前記第２リセット素子による前記容量素子の初期化を実行する、ことを特徴とする請求項１記載の固体撮像装置。
6. 前記制御回路は、前記第１リセット素子における初期化のレベル又は前記第２リセット素子における初期化のレベルを任意の値に設定する、ことを特徴とする請求項２乃至５のいずれか１項に記載の固体撮像装置。
7. 前記制御回路は、前記第２リセット素子における初期化のレベルが前記光電変換素子に係るダイナミックレンジの中間値になるように設定する、ことを特徴とする請求項２乃至６のいずれか１項に記載の固体撮像装置。
8. 前記制御回路は、前記リセットレベル又は前記信号レベルが蓄積される前記容量素子に対して、前記第１リセット素子による初期化を実行する、ことを特徴とする請求項１記載の固体撮像装置。
9. 前記制御回路は、前記リセットレベル又は前記信号レベルが蓄積される前記容量素子に対して、前記第２リセット素子による初期化を実行する、ことを特徴とする請求項２記載の固体撮像装置。
10. 入射光に応じて電荷を発生する光電変換素子と、前記電荷をフローティングディフュージョン領域に転送する転送素子と、前記フローティングディフュージョン領域に転送された前記電荷を増幅して出力する第１増幅素子と、前記フローティングディフュージョン領域を初期化する第１リセット素子と、を備える画素回路と、
    前記第１増幅素子の出力側に接続され、前記画素回路のリセットレベルと信号レベルを蓄積する容量素子と、前記容量素子を初期化する第２リセット素子とを備える容量回路と、
    前記画素回路と前記容量回路の動作を制御する制御回路と、
    を備え、
    前記制御回路は、前記リセットレベルが前記容量素子に蓄積される前に前記第１リセット素子による初期化と、第２リセット素子による前記容量素子の初期化とを、同時に実行する、
    ことを特徴とする固体撮像装置。
11. 請求項１乃至１０のいずれか一項に記載の固体撮像装置を備える画像読取装置。