CN1132371A - 半导体器件和运算器件、信号转换器和信号处理系统 - Google Patents

半导体器件和运算器件、信号转换器和信号处理系统 Download PDF

Info

Publication number
CN1132371A
CN1132371A CN95120308A CN95120308A CN1132371A CN 1132371 A CN1132371 A CN 1132371A CN 95120308 A CN95120308 A CN 95120308A CN 95120308 A CN95120308 A CN 95120308A CN 1132371 A CN1132371 A CN 1132371A
Authority
CN
China
Prior art keywords
input
signal
output
input end
nmos pass
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN95120308A
Other languages
English (en)
Inventor
小川胜久
宫脇守
大图逸男
坂下幸彦
光地哲伸
大内朗弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP6265042A external-priority patent/JPH08125136A/ja
Priority claimed from JP01409795A external-priority patent/JP3412943B2/ja
Application filed by Canon Inc filed Critical Canon Inc
Publication of CN1132371A publication Critical patent/CN1132371A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/15—Correlation function computation including computation of convolution operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/607—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers number-of-ones counters, i.e. devices for counting the number of input lines set to ONE among a plurality of input lines, also called bit counters or parallel counters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06J—HYBRID COMPUTING ARRANGEMENTS
    • G06J1/00—Hybrid computing arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00—Image analysis
    • G06T7/20—Analysis of motion
    • G06T7/223—Analysis of motion using block-matching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/42—Sequential comparisons in series-connected stages with no change in value of analogue signal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/02—Indexing scheme relating to groups G06F7/02 - G06F7/026
    • G06F2207/025—String search, i.e. pattern matching, e.g. find identical word or best match in a string
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00—Indexing scheme for image analysis or image enhancement
    • G06T2207/10—Image acquisition modality
    • G06T2207/10016—Video; Image sequence
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/80—Simultaneous conversion using weighted impedances
    • H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
    • H03M1/804—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices with charge redistribution

Abstract

利用半导体器件，降低电路尺寸，增加运算速度，和降低功耗。在该器件中，电容器(202)通过开关(203)连接到多个输入端(IN-1至IN-n)，每个电容器的一端(b)被共同连接，和该公共连接端被连接到一读出放大器(205)，在悬浮点处包括一复位装置(207)，该悬浮点是电容器的公共连接端和读出放大器的输入之间的接点。另外，降低了制造成本，增加了产量。

Description

半导体器件和运算器件、信号 转换器和信号处理系统
本发明涉及半导体器件和运算器件，信号转换器件和使用该半导体器件的信号处理系统，特别是涉及能进行并行算术运算的半导体器件，和能进行例如相关计算的运算器件，用于进行信号的A/D(模-数)或D/A(数-模)转换的信号转换器件，和使用该半导体器件的信号处理系统。
近年来，基于信号处理的改进，对实现能以高速处理大容量数据的低成本的运算器件变得极为重要。
特别是，能用于动态图象的运动检测的相关计算器件技术，高精度模-数(A/D)转换器件技术、扩展频谱(SS)通讯技术，以及在GHz序列方面的类似需求的信号处理技术。
通常，当利用半导体集成电路实现这样的功能时，总是利用若干半导体芯片实现并行算术运算以达到高速处理，或者利用最新的微设计制版技术标准(latest micro-layout rule)将电路集成在相当大的芯片上。
例如，在图1所示的图象传感系统情况下，来自传感单元160的时间序列模拟信号输出，通过A/D转换器140转换为数字信号并被暂存在帧存储器139中，该传感单元160中的图象传感元件141以两维形式排列，作为一种区域(面积)传感器。这些信号利用算术运算电路138进行处理，该处理过的信号从算术运算输出电路150输出。特别是，通过在不同时间获得的数据之间执行相关算术运算，能够输出一目标的运动量(ΔX，ΔY)或类似数值。
然而，为实现动态图象的实时处理，在算术运算处理中的处理步骤量是非常大的，和为获得较逼真的图象，该电路尺寸将以级数增加，其结果是导致低的处理速度。例如，对一种设备提出的要求是，能够以相当的速度处理动态图象扩展/压缩方式所提出的MPEG2方法。
如上述并行算术运算处理的问题，运算速度降低的问题和由于电路尺寸增加而出现的耗散功率增加的问题，还有制造成本增加的问题和由于电路尺寸增加而出现的产量降低的问题。
此外，当前对于算术运算处理电路的多数逻辑电路被公开在1973年5月11日第132至144页上的Nikkei电子学的“EconomicalMajority logic IC Realized by CMOS”上，它作为一种数字信号处理方法。该参考文献描述的是基于CMOS技术的电路。在该情况下不仅由于基于CMOS技术的元件的增加和算术运算处理级数的增加，相类似地就出现了电路尺寸增加，功率耗散增加和运算速度降低的问题。
能完成并行算术运算处理的通常的半导体器件中，由于如需要作并行算术运算的信号数量的增加那样，电路尺寸以级数增加，所以制造成本增加了而产量降低了。由于在电路中尺寸的增加而导致的例如导线延迟量的增加而使在电路中算术运算的时间量增加，而使运算速度降低，另外，功率耗散也可观地增加了。
特别是在具有大量输入端的算术运算电路中，在进行并行算术运算中，由于漂移而导致运算结果产生误差，由此而不能实现精确的算术运算。
本发明已经考虑到上述问题并且它的一个目的就是提供一种具有高可靠性的半导体器件，它能消除信号噪声并能实现精确运算。
本发明的另一个目的是提供一种仅由少量元件例如晶体管构成的半导体器件，它能改进针对小信号的灵敏度。
本发明另一个目的是提供一种半导体器件，它能实现降低电路尺寸，增加运算速度和降低功率耗散，从而达到降低制造成本并增加产量。
本发明还有另一个目的是提供一种半导体器件，它能获得精确计算结果而不用降低运算速度。
本发明还有另一个目的是提供一种半导体器件，它能进行高精度检测和对电势变化的比较测定。
本发明还有另一个目的是提供一种半导体器件，它包括若干输入端，若干电容器，每个电容器都有一端通过开关电连接到输入端中的相应一端，一个读出放大器共同连接到每个电容器的其它端，和连接到这些电容器公共连线上的一复位元件。
本发明还有另一个目的是提一种半导体器件，它包括若干输入端，和通过电容器共同连接到分别的输入端的比较/测定单元，其中比较/测定单元的输入和输出部分能通过一开关被电连接。
本发明还有另一个目的是提供一种半导体器件，在该半导体器件中通过检测低电压执行比较/测定处理，仅当一电势变化超过在反相器的输入端的电势被复位到一中间电平之后所产生的随机电势电平时，一反相器放大器才被反相。
本发明还有另一个目的是提供一种运算器件，一种信号转换器，和一种信号处理系统，所有这些都利用以上所述半导体器件。
本发明还有另一个目的是提供一种半导体器件驱动方法，该方法能实现以上目的。
本发明还有另一个目的是提供一种驱动半导体器件的方法，该半导体器件中的若干输入端通过电容器被共同连接，比较/测定单元的输入部分被连接到公共连接部分，和，开关被设置在比较/测定单元的输出和输入部分之间。该驱动方法的步骤包括：
启动开关将比较/测定的输入和输出部分置成相同电势；
关断开关将比较/测定单元的输入部分置成浮动状态(floatingstate)；
通过若干输入端中的至少一端提供电压；
将比较/测定单元的输入部分被置成浮动状态的电势从中间电平转换到所希望的电平；
通过其余输入端提供电压，以便使比较/测定单元完成反相操作。
图1是用于解释图象传感装置的配置的方框图；
图2、4、6、7、8、9、11、13、14、20、22、23和24是用于分别解释本发明半导体器件的等效电路图；
图3A至3C，5A至5C，10A至10J，15A至15C，21A至21E，25A至25G，和26A至26I分别是用于解释在本发明中操作时序的时序图；
图12和16是分别用于解释本发明的运算器件的结构框图；
图17是用于解释使用本发明的半导体器件总体配置的方框图；
图18A是用于解释使用本发明半导体器件的信号处理系统的方框图；
图18B是用于解释象素部分的配置的等效电路图；
图18C是用于解释一种算术运算内容的视图；
图19是用于解释半导体器件的电路配置的电路图。
通过利用该半导体器件或利用使用该半导体器件的装置能解决上述问题。该半导体器件包括若干输入端，若干电容器，每个电容器都有一端通过一开关被电连接到输入端中相应的一个，共同连接到这些电容器的每一个的其它端的一读出放大器，和连接到这些电容器的公共连线的一复位元件。
那就是，采用这种配置，从多个输入端来的多数位信号能以高精度完成，并且具有小的电路尺寸。
通过连接复位元件到每个电容器的两端，能实现高速度高精度电路。如果上述读出放大器由一斩波反相器构成，而当不使用该反相器时，该放大器具有关断该斩波反相器的功能，这样就能实现低功耗读出放大器，该放大器被阻止去处理例如阈值电压Vth中这样变量的变量。如果该读出放大器由锁存正反馈放大器构成，和该放大器具有用于连接该放大器输入和输出的一开关，那么就能实现具有高复位速度，高增益，高输出速度和低功耗的读出放大器。
另外，一差分放大器被用作为读出放大器，和放大器具有操作开/关功能。该放大器的输出和输入端被短路以获得负反馈效果。辅助电容器被充/放电以建立输出到零的偏移，和输出端被控制去取消Vth偏移。利用这种配置可实现高精度算术运算，因而，通过增加输入端数就能实现高灵敏度、高速运算。
在上述半导体器件中，构成读出放大器的反相器可具有一种配置，在该种配置中，第一NMOS晶体管的源极和漏极被分别连接到地和第一PMOS晶体管的漏极，第一PMOS晶体管的源极被连接到最高电势，第一NMOS晶体管的栅极被连接到第一PMOS晶体管的栅极以构成反相器的输入端，在第一NMOS晶体管和第一PMOS晶体管之间该漏极接触端作为反相器的输出。
在该半导体器件中，构成读出放大器的反相器可以是转换反相器，和第二反相器可以被设置在该转换反相器的输出一侧，以便于在输出信号从转换反相器传输到第二反相器之后关断该转换反相器。
在该半导体器件中，该读出放大器可以是锁存正反馈放大器。在此情况下，锁存正反馈放大器最好是配置成：第一和二NMOS晶体管共源，它们的晶体管栅极被分别连接到相反一侧的晶体管漏极；第一和第二PMOS晶体管共源，它们晶体管的栅极被分别连接到相反一侧的晶体管漏极；第一NMOS晶体管的漏极和第二NMOS晶体管的栅极之间的接点被连接到第一PMOS晶体管的漏极和第二PMOS晶体管的栅极之间的接点，以构成锁存正反馈放大器的输入部分，和第二NMOS晶体管的漏极和第一NMOS晶体管的栅极之间的接点被连接到第二PMOS晶体管的漏极和第一PMOS晶体管的栅极之间的接点，以构成该锁存正反馈放大器的输出部分。另外，该锁存正反馈放大器最好具有设置在第一和第二NMOS晶体管的共源和最低电势之间的第一开关，和设置在第一和第二PMOS晶体管的共源和最高电势之间的第二开关。
在上述半导体器件中，当锁存正反馈放大器从OFF(关断)状态移至ON(导通)状态时，最好是在输入信号被传输到输入端之后导通该第一开关，和稍延迟后导通第二开关。
上述半导体器件可以有用于连接该锁存正反馈放大器的输出和输入端的一开关。
上述半导体器件中可以有在锁存正反馈放大器和电容器公共连接部分之间的一开关，和复位元件分别连接到正反馈放大器的输入和输出部分和电容器的公共连接部分。
另外，在上述半导体器件中，差分放大器可以被用作为读出放大器。
在上述半导体器件中，差分放大器最好是具有这种配置：第一和第二NMOS晶体管构成一共源差分对时，一电流源被设置在该共源和最低电势之间；第一NMOS晶体管的栅极和漏极被分别连接到正输入端和第一PMOS晶体管的漏极和源极；第二NMOS晶体管的栅极和漏极被分别连接到负输入端和第二PMOS晶体管的漏极；第一PMOS晶体管的栅极和漏极之间的接点被连接到第二PMOS晶体管的栅极；第一和第二PMOS晶体管的源极被连接到最高电势，从而构成电源镜式有源负载。该差动放大器最好是利用正输入端传送一信号到下一级，该正输入端是第一NMOS晶体管的栅极，作为一信号输入端，和，第二NMOS晶体管和第二PMOS晶体管的漏极之间的接点作为一输出端。
在上述半导体器件中，电流源最好是能被导通和关断。
上述半导体器件可具有连接到第二NMOS晶体管的栅极的一辅助电容，和用于连接第二NMOS晶体管的栅极和漏极的一开关。
在包括若干半导体器件的一半导体电路中，每个半导体器件都与上述半导体器件相同，从若干半导体器件的第一半导体器件的输出和/或从第一半导体器件的反相输出被输入到第二半导体器件。
在上述半导体器件中，当对应于多个输入端的电容器的最小电容由C来表示时，那么，共同连接的电容器的总电容器值最好被设置成是最小电容器C的奇数倍或几乎是奇数倍。
另外，相应于本发明，一半导体器件最好是包括若干个输入端，和通过电容器共同连接到这些输入端的一比较/测定单元，其中该比较/测定单元的输入和输出部分能通过开关进行电连接。
采用这种配置，由于针对于小电流的响应精度能被改进，所以能以较高的精度进行。另外，只用简单地配置和少量元件就能获得精度的增加。
上述半导体器件能被用于能进行相关计算的运算器件。
上述半导体器件能被用于信号转换器，该信号转换器用于将模拟信号输入到该半导体器件的多个输入端和输出相应于这些模拟信号(A/D转换)的一数字信号或输入这些数字信号到半导体器件的多个输入端和输出相应于这些模拟信号(D/A转换)的一数字信号。
本发明还能用于包括运算器件或信号转换器这两者的信号处理系统。
上述信号处理系统可以包括用于输入图象信号的一图象输入装置，在此情况下，芯片尺寸能被降低，和许多算术运算和包括许多步骤的许多类型的运算能被可靠、稳定地完成。
上述信号处理系统可以包括用于存贮信息的一存贮器。在此情况下，通过利用上述具有多个输入端的半导体器件进行信号处理中，特别是降低了电路尺寸并获得了处理速度的增加。
在驱动一半导体器件的方法中，其中若干个输入端通过电容被共同连接，一比较/测定单元的输入端被连接到共同连接端，在比较/测定单元的输出和输入端之间设置一开关。该方法是最好进行以下步骤：导通开关，使比较/测定的输入和输出端处于同一电势；关断开关，置比较/测定单元的输入端在一浮动状态；通过若干输入端中的至少一个输入端提供一电压；被置成浮动状态的比较/测定单元的输入端的电势从一中间电平偏移至一所希望的电平；通过其余输入端提供电压，以引起比较/测定单元完成一反相操作。
采用这种驱动操作，该比较/测定单元的输入端的电势通过予先的任意电势值被从中间电平偏移，如此，通过其余输入端提供该电压值，以只用少量元件就能使所述比较/测定单元能任意和容易改变地执行反相操作。
在本发明中，该比较/测定单元会首先由于电势值的影响而引起反相，该输入端的电势值是予先被偏移的。甚至，假如引起了这样的反相，本发明的作用也没有丢失。那就是通过对其余输入端施加一定电压，使比较/测定单元再次引起反相而能获得本发明的作用。
另外，输入端的电势予先被偏移的偏移量能根据若干电容器的电容值之间的比率任意设置。这种设置操作从而能容易完成而不需要基于外部信号的任何特殊控制。
下面将参照附图详细描述本发明的实施例。
第一实施例
参照图2所示多输入逻辑电路单元描述本发明的第一实施例。参考图2，该电路包括n输入端IN-1，IN-2，…，IN-n；n输入操作电容器202-1，202-2，…202-n；开关203-1，203-2，…，203-n，用于将输入端IN-1至IN-n与输入操作电容器202-1至202-n连接或断开；读出放大器205；在读出放大器中205中的第一反相器206；在读出放大器205中的第二反相器204；读出放大器205的输出211；复位开关207，它用于复位点(b)，在该复位点使读出放大器205的输入和输入操作电容器202-1至202-n的公共连接端这二者复位到复位电势210；寄生在点(b)的寄生电容209，例如在输入操作电容器的公共连接端或在读出放大器的输入电容处的寄生电容。
图3A至3C是该实施例的多个输入逻辑电路单元的操作的时序图。复位电压VR，用于复位输入操作电容器202-1至202-n的输入端，和输入信息信号±VS被时分输入给输入端IN-1至IN-n。当输入信号是处于复位电平时，一传递脉冲T被导通至复位点(a)，使之达到复位电压VR，该复位点(a)是作为输入操作电容器202-1至202-n的输入端。假设，例如电源电压是5V，那么，大约电源电压的一半，即约2.5V被用作复位电压VR。复位电压不限于这一电压，可以使用不同的电压。
几乎在同一时刻，服务于读出放大器205中的反相器206的输入端和输入操作电容器202-1至202-n的公共连接端的点(b)，通过利用复位脉冲RES导通复位开关207，而使点(b)复位到由复位电源210所确定的DC值。复位电源210的值被置成接近逻辑反相电压的值，在该值上，反相器206的输出被反相。以这种方式，点(b)被复位。
接着，在这一状态下，复位脉冲RES和传递脉冲T被无效。在输入信号从复位电压VR变化到信息信号VS之前，该传递脉冲T被无效，和输入电容器202-1至202-n的输入端被稳定复位。每个输入端因而被置于处在复位电压VR的浮动状态。点(b)在几乎同时被置成浮动状态或稍加延迟的关断开始时刻。点(b)，即反相器206的输入电势，基于如下理由被稳定置于接近于由复位电源置成的逻辑反相电压的一个值。当传递脉冲T从导通状态变化到关断状态时所引起的复位开关的波动稍加延迟了复位脉冲RES的时序。这保持了反相器206的输入处于低阻抗。
在这一方式中复位脉冲RES被禁止之后，输入信号从复位电压VR变化到信息信号VS。在该变化的点处，在开关操作中或类似动作中产生超调或失调，开关噪声，和类似情况由于这一理由，上述开关被启动在导通/关断范围而不是噪声范围。输入信号从复位电平VR变化到信息信号VS，如传递脉冲T被使得再次传递信号到上述噪声范围外的位置处的输入操作电容器202-1至202-n。
假设每个n输入操作电容器202-1至202-n具有电容值Ci，和寄生电容具有电容值Co。在此情况下，当一个输入端的电压变化时，共同连接部分(b)，即反相器206的一端的电势由于下式的电容分布而相对复位电压变化。
       (Ci×V)/(Co+nCi)〔V〕    …(1)其中V是输入电压的电压变化。假设，例如，输入端一侧(a)的电势被复位到2.5V，那么上述电势从复位电压变化到相应于低电平的0V或相应于高电平的5V。
那就是，当从复位电压变化±2.5V被当作输入信号输入到一个输入端时，反相器206的输入端的复位电压依下式变化。
      ±〔2.5×Ci)/(Co+nCi)〔V〕    …(2)
当反相器206的输入电压从复位电压，即接近于逻辑反相幅度的值变化时，反相器206的输出电压被反相。当信号被分别输入到N个输入端时，N个电容分布输出的和被输入到反相器206的输入端。其结果是，对应于输入到每个电容的输入端侧(a)的电势变化，一高电平或低电平信号呈现在读出放大器205的输出端211。
采用上述配置，可以实现多输入逻辑电路，在该电路中甚至在复位信号和信息信号通过公共端被输入的情况下，信号变化所引起的噪声由连接到每个输入端的开关所切断，从而允许精确的算术运算。另外，该电路比一般二进制逻辑电路少很多晶体管的情况下能进行并行算术操作。可以减小芯片尺寸，降低功耗。
第二实施例
图4是本发明第二实施例，图4的电路图表示多输入逻辑电路单元。参照图4，该电路包括：复位开关201-1至201-n，它对应于n个输入以相同时序进行操作；相应于n个输入端的输入操作电容器202-1至202-n；信号传递开关203-1至203-n，它相应于n个输入以相同时序进行操作；读出放大器205；在读出放大器205中的第一反相器206；在感应放大器中的第二反相器204；复位电源208，用于通过复位开关201-1至201-n对输入操作电容器202-1至202-n进行复位；读出放大器205的输出端211；包括在输入操作电容器202-1至202-n和读出放大器205中的输入电容的寄生电容209；第二复位开关207；和复位电源210，用于对第一反相器206的输入端部分进行复位。
参照图4，该电路包括n个输入端IN-1，IN-2，…，IN-n。输入操作电容器202-1至202-n的电容值可以相同可以不同。
图5A至5C是该实施例电路操作的时序图。该实施例的操作将参照图5A至5C加以描述。首先，每个输入操作电容器202-1至202-n的输入端(a)，利用复位脉冲RES被复位到由复位电源208所决定的DC电势。假设，例如，电源电压是5V，大约电源电压的一半，即2.5V被用作为复位电压VR。复位电压VR不限于此电压，也可使用不同电压。
几乎在同一时刻，第二复位开关207被导通，将在读出放大器205中的反相器206的输入端复位到由第二复位电源210所决定的电压值。第二复位电源210的值被设置到接近逻辑反相电压的值，在此电压下，反相器206的输出被反相。在此方式中，输入操作电容器的公共连接部分是(b)，在此状态下，复位脉冲RES被关断。在此情况下，当复位开关207在同一时刻被关断作为复位开关201-1至202-n的关断定时或稍微延迟的关断定时的时候，公共连接部分(b)，即反相器206的输入端被设置到接近于由第二复位电源210所设立的逻辑反相幅度。这是因为由复位开关所引起的电压波动在短时间内保持为低阻抗。
接着，当传递脉冲T被置成高电平时，传递开关201-1至201-n被导通。其结果是，进到输入端IN-1至IN-n的输入信号被分别传递到输入操作电容器202-1至202-n。
假设，n个输入操作电容器202-1至202-n的每一个都具有电容值Ci，和寄生电容器具有电容值Co。在此情况下，当公共连接部分(b)的一个输入端的电压变化时，那么公共连接部分(b)，即反相器206的一个输入端的电势由于下式的电容分布而相对复位电压而变化。
           (Ci×V)/(Co+nCi)〔V〕    …(3)其中V是输入电压的电压变化。假设，例如，输入端侧@的电势被复位到2.5V，那么上述电势从复位电压变化到相应于低电平的0V或相应高电平的5V，即，当从复位电压发生±2.5V的变化被输入时，电势从反相器206的输入端的第二复位电压的变化依据于下式。
       ±〔(2.5×Ci)/(Co+nCi)〔V〕    …(4)
当反相器206的输入电压从第二复位电压，即接近于逻辑反相幅度值的电压变化时，反相器206的输出电压被正反相或负反相。当信号被分别输入到N个输入端IN-1至IN-n时，N个电容分布输出的和被输入到反相器206的输入端。其结果是，相应于输入到每个电容的输入端侧(a)的电势变化而在读出放大器205的输出端211呈现高或低的电平信号。
采用上述配置，能实现这样的电路，该电路是相应于输入至多输入端的多个输入信号，没有噪声的进行稳定的、可靠的，和高速度的并行算术运算。另外，该电路可由比一般二进制逻辑电路所用晶体管的数量要少的晶体管构成。由此该电路适合于降低功耗以及增加运算速度。
第三实施例
图6是本发明的第三实施例，参考图6，该电路包括n个输入端IN-1至IN-n作为多输入端；n个输入操作电容器202-1至202-n；对应于n个输入的复位开关201-1至201-n；对应于n个输入的信号传递开关203-1至203-n；读出放大器205；在读出放大器205中的反相器206；在读出放大器205中的第二反相器204；用于连接或断开反相器206的输入输出通路的复位开关212；连接到每个复位开关201-1至201-n的一端的复位电源208；输出端211，和包括在电容器202-1至202-n和读出放大器205的反相器输入电容的寄生电容209。输入操作电容器202-1至202-n的值可以相同或不同。
图5A至5C所示上述操作时序能应用于该实施例。该实施例的操作将参考图5A至5C来加以描述。输入操作电容器202-1至202-n的所有输入端(a)侧，利用复位脉冲RES被同时复位到由复位电源208所决定的DC电势。假设，例如，电源电压是5V，那么大约电源电压的一半，即约2.5V被用作为复位电压208。该复位电压不限于该电压，可以利用不同的电压。
几乎在同一时刻，用于电连接该读出放大器205中的反相器206的输入和输出端的复位开关212与复位脉冲RES同步地被导通。当反相器206的输入和输出端被导通时，该输入/输出端电压由于负反馈而最终收敛到逻辑反相电压值。当反相器206的输入大于逻辑反相电压值时，输出是低电平。当输入大于逻辑反相电压值，输出是高电平。
当复位脉冲RES被无效时，电容器202的输入侧(a)被复位到复位电压源208的复位电压值，和电容器202的公共连接侧(b)被复位到接近反相器206的逻辑反相电压值。结果是，电容器202的两端被复位。
接着，传递开关201-1至201-n由传递脉冲T而被导通，以便去分别传递信号到输入操作电容器202-1至202-n。
假设，n个输入操作电容器202-1至202-n的每个都有电容值Ci，和寄生电容有电容值Co。在此情况下，当公共连接部分(b)的一个输入端的电压变化时，公共连接部分(b)，即反相器206的一端的电势由于下式的电容分布而随复位电压变化。
        (Ci×V)/(Co+nCi)〔V〕    …(5)其中V是输入电压的电压变化。如果，例如，输入端侧(a)的电势被复位到2.5V的话，那么，上述电势从复位电压变化到相应于低电平的0V或者变化到相应于高电平的5V。那就是，当从复位电压的±2.5V的变化被输入时，该电势根据下式从反相器206的输入复位电势而变化。
       ±〔(2.5×Ci)/(Co+nCi)〕〔V〕    …(6)
当反相器206的输出电压从复位电压，即从接近于逻辑反相幅度的值变化时，反相器206的输出电压被反相。当信号被分别输入到N个输入端时，电容分布输出的和被输入到反相器206的输入端。其结果是，对应于输入到每个电容的输入端侧(a)的电势变化，一高电平或低电平信号呈现在读出放大器205的输出端211。
采用上述配置，由于反相器206的输入/输出负反馈的作用，该反相器206的输入端准确地收敛于逻辑反相电势值。甚至，假如，由于制造偏差，该逻辑反相电压值发生变化，该反相器输入端仍能自动收敛于逻辑反相电压。由于这一理由，具有精确算术运算能力的多个输入逻辑电路能被实现。另外，由于该电路依据多个输入信号能以高速进行并行算术运算，所以它以比普通二进制逻辑电路少用晶体管的配置就能实现增加运算速度和降低功耗这二方面。
第四实施例
图7是利用第三实施例的第四实施例的电路图。参照图7，用作为复位开关的NMOS晶体管400的栅极、源极和漏极被分别连接到复位控制信号RES406，复位电压413，和输入操作电容器410-1。电源标记404被设置到与复位电压413相同的电势，和以后将被使用。一对NMOS晶体管401和PMOS晶体管402构成一传输门，用作为信号传递开关。NMOS晶体管401的漏极和源极端被分别连接到PMOS晶体管402的相应电极。NMOS晶体管401的栅极被连接到传递控制信号T414。PMOS晶体管402的栅极通过反相器403被连接到传递控制信号T414。对应于一个输入的输入开关单元405具有复位开关400和用于信号传递的传递门401和402。
如果有n个输入端IN-1407，IN-2408，…，IN-N409，相应于n个输入端准备n个输入开关单元405。如果有n个输入，该电路包括n个输入操作电容器410-1至410-n。每个输入操作电容器410-1至410-n的一端被连接到输入开关单元中的一个的输出，该输入开关单元即是构成传输门的每个复位NMOS晶体管400的漏极端和构成传输门的每个NMOS晶体管401和每个PMOS晶体管的公共漏极端之间的接点。每个输入操作电容器的一端接收一复位电压或信号信息。该电路还包括位于输入操作电容器410-1至410-n的公共端和读出放大器250的输入端之间的接点的寄生电容450。
下面将描述读出放大器250的内部电路。读出放大器250包括构成第一反相器的一对NMOS和PMOS晶体管421和420。NMOS晶体管421的源极和漏极被分别连接到GND(地)和PMOS晶体管420的漏极。PMOS晶体管420的源极被连接到电源电压422。NMOS晶体管421的栅极被连接到PMOS晶体管420的栅极。这些栅极之间的接点被连接到输入操作电容器410-1至410-n的公共连接端和由NMOS晶体管423构成的第二复位开关的一端(漏极或源极)。
第一反相器，即PMOS晶体管420的漏极和NMOS晶体管421的漏极之间的接点的输出被连接到NMOS晶体管423的另一端和由NMOS和PMOS晶体管425和424构成的传输门的输入。NMOS晶体管425的漏极和源极被分别连接到PMOS晶体管424的漏极和源极。PMOS晶体管424的栅极直接连到控制信号TT427。NMOS晶体管425的栅极通过反相器426连接到控制信号TT。由NMOS和PMOS晶体管429和428构成的第二反相器被连接到传输门的输出端。第二反相器，即PMOS428和NMOS429的漏极之间的接点的输出变成逻辑输出并输出到外部单元。
图5时序图能被用于该电路的电路操作。图7表示第三实施例的更详细的晶体管元件。该元件的工作原理与第四实施例是相同的。
每个输入操作电容器410-1至410-n的输入端(a)，通过复位开关NMOS400利用复位脉冲RES被复位到由复位电源413所决定的DC电势。假设，例如，电源电压是5V，大约电源电压的一半，即大约2.5V被用作为复位电源413。复位电压VR不限于此电压，可以使用不同的电压。
几乎在同一时刻，用于电连接该在读出放大器中的由NMOS和PMOS晶体管421和420构成的反相器的输入和输出端的复位开关NMOS晶体管423被与同复位控制信号RES相同步地被导通。当反相器的由NMOS和PMOS晶体管421和420构成的输入和输出端被导通时，输出以相反相位负反馈给输入。最后，输入/输出端收敛于逻辑反相电压值。那就是，当由NMOS和PMOS晶体管421和420构成的反相器的输入大于逻辑反相电压值时，输出变成低电平。当输入少于逻辑幅度时，输出变成高电平。其结果是，输出收敛于逻辑反相电压值。
当复位脉冲RES被禁止时，每个输入操作电容器410-1至410-n的输入端(a)被复位到复位电压源413的复位电压值，和输入操作电容器410-1至410-n的公共连接侧(b)被复位到由NMOS和PMOS晶体管421和420构成的反相器的逻辑反相电压值。随着该操作，每个输入操作电容器410-1至410-n的两端被复位。
接着，传递开关NMOS晶体管401和PMOS晶体管402由传递脉冲T所导通去传递输入信号到输入操作电容器410-1至410-n。
假设，n个输入操作电容器410-1至410-n的每一个都具有电容值Ci，和寄生电容具有电容值Co。在此情况下，公共连接部分(b)的一端随着在由电容分布作用的一个输入端处的电势变化而变化。其结果是，公共连接部分(b)，即由NMOS和PMOS晶体管421和420构成的反相器的电势根据下式而变化。
        (Ci×V)/(Co+nCi)〔V〕    …(7)其中V是输入电压的电压变化。假设，例如，输入端侧(a)的电势被复位到2.5V，电势从复位电压大约变化到相应于低电平的0V或相应于高电平的5V。那就是，当从复位电压发生±2.5V的变化被输入时，公共连接部分的电势从由NMOS和PMOS晶体管421和420构成的反相器的输入复位电压的变化由下式决定。
        ±〔(2.5×Ci)/(Co+nCi)〕〔V〕    …(8)
当由NMOS和PMOS晶体管421和420构成的反相器的输入电压从复位电压，即逻辑反相电压值发生变化时，该由NMOS和PMOS晶体管421和420构成的反相器的输出电压对应于变化被正向或负向反相。
当信号被分别输入到N个输入端时，N个电容分布输出的和被输入到由NMOS和PMOS晶体管421和420构成的反相器的输入端。其结果是，由NMOS和PMOS晶体管421和420构成的反相器的输出对应于输入到每个电容的输入端侧(a)的电势变化从复位电压产生变化。当这种变化被稳定到一确定等级时，控制信号TT427被激发去导通由NMOS和PMOS晶体管424和425构成的传输门，从而传递一信号到由NMOS和PMOS晶体管429和428构成的第二反相器的输入门。其结果是，逻辑高电平或低电平被确定和从第二反相器的输出端431输出，即读出放大器205的输出。
采用上述配置，由于反相器的输入/输出负反馈作用，在复位操作中，反相器的输入端精确收敛于逻辑反相电压值。由于这一原理，甚至如果由于制造偏差而存在逻辑反相电压值的偏差，该反相器的输入端也能自动收敛于该逻辑反相电压。从而，能够高精度算术运算的多个输入逻辑电压能被实现。另外，由于该电压根据多个输入信号以高速度进行并行算术运算，这样就用比普通二进制逻辑电路所用晶体管数目要少的电路配置就能实现运算速度增加和降低功耗。
第五实施例
参照图8作为第五实施例将描述读出放大器部分的另一电路配置。在图8中如图7那样相同标号指明的部件具有与图7相应部件有相同功能，这样省略其中的详细描述。
该实施例的配置不同于第四实施例，即该在读出放大器250中的由NMOS和PMOS晶体管421和420构成的反相器从电源线422和反相器空闲态的地断开，以防止从反相器中通过电流，从而进一步降低功耗。
将更详细描述这种配置。NMOS晶体管421的源极不是连接于GND，而是连接到作为开关的NMOS晶体管435的漏极。PMOS晶体管420的源极不是连接到电源线422，而是连接到作为开关的PMOS晶体管434的漏极。NMOS晶体管435的源极和栅极被分别连接到GND和输入一控制信号S1的控制端433。PMOS晶体管434的源极和栅极被分别连接到电源线422和被输入一控制信号S2的控制端432。
该电路的基本运行如下。当完成输入信号的传递，和第一反相器的输出变化时，传递门被打开，去传递该信号到第二反相器。之后，控制信号S1被设置在使NMOS晶体管435关断的低电平，和控制信号S2被设置在使PMOS晶体管434关断的高电平，从而由第一NMOS和PMOS晶体管421和420构成的反相器被关断。随着这种操作，防止了不需要的穿透电流的产生，而用在读出放大器250的斩波反相器，即由NMOS和PMOS晶体管421和420构成的反相器未被使用，从而达到降低功耗的目的。由于该实施例的运行几乎与第四实施例相同，因此其中的一些描述被省略。
第六实施例
参照图9将描述作为第六实施例的读出放大器的另一种电路配置。图9中相同标号所标明的部件与图7、8中的那些相应部件具有相同功能，从而将省略其中一些详细描述。
该实施例的配置不同于第四或第五实施例的配置，其中使用一锁存放大器电路的正反馈放大器被用在读出放大器205中，以代替斩波反相器。
参照图9，NMOS晶体管508和509具有共源端，而它们的栅极被分别连接到在相对侧的晶体管的漏极。PMOS晶体管510和511具有一共源端，而它们的栅极被分别连接到在相对侧的晶体管的漏极。NMOS晶体管508的漏极和NMOS晶体管509的栅极之间的接点被共同连接到PMOS510的漏极和PMOS511的栅极之间的接点。该共同接点用作为锁存放大器的输入端(c)。NMOS晶体管509的漏极和NMOS晶体管508的栅极之间的接点被共同连接到PMOS晶体管511的漏极和PMOS晶体管510的栅极之间的接点。该共同接点用作为输出端(b)。采用这种配置就构成了锁存读出放大器。
图10A至10J是用于解释该实施例运行的时序图。第六实施例的运行将参照图10A至10J描述。在多个输入侧的控制传递脉冲信号T和复位脉冲信号RES使用如下。如在第三实施例中描述的，每个输入操作电容器410-1至410-n的输入端侧(a)利用复位控制信号RES被复位，和利用控制信号T传输输入信号。当通过控制信号RDS将输入操作电容器410-1至410-n复位时，在控制端516的控制信号R被同时激活去复位输入操作电容器410-1至410-n的公共连接侧(b)，以便通过NMOS晶体管500至复位电势404。几乎在同一时刻，控制信号PR被激活去复位锁存读出放大器的输入点(c)和输出点(d)，以便通过NMOS晶体管504和512至复位电势404。在此时刻，第二信号传递开关NMOS晶体管503被关断，以便将锁存读出放大器的输入点(c)同输入操作电容器410-1至410-n的公共连接部分(b)断开电连接，从而复位各个点。
随着这种操作，相等的负载寄生电容被等价地附加到锁存读出放大器205的输入和输出端，以便能实现精确的复位操作。NMOS和PMOS晶体管501和502具有一共漏和一共源。源极和漏极被分别连接到复位电源和锁存读出放大器的输入端(c)。NMOS晶体管501的栅极被连接到GND，和PMOS晶体管502的栅极被连接到电源422。两个晶体管处于关断状态。在第四实施例中的由NMOS和PMOS晶体管425和424构成的输出传递门被连接到点(d)。由于这一原理，这种配置被设置成在输出传递门中给输入端(c)附加一等价于寄生电容的电容。类似地，通过第二信号传递开关NMOS503将NMOS晶体管513作为附加的等价寄生电容给输出端(d)。另外，NMOS晶体管513产生的噪声等价于当第二信号传递NMOS晶体管503被导通时产生的噪声，从而防止了读出放大器的上述操作。
参考以上描述，当点(a)、(b)、(c)和(d)在初始复位操作中被复位时，锁存读出放大器205由NMOS和PMOS晶体管507和506设置在关断状态。NMOS晶体管507的源极、漏极和栅极被分连接到GND，锁式读出放大器的NMOS晶体管508和509的共源点，和在控制端519的控制信号EV。PMOS晶体管506的源极、漏极和栅极被分别连接到电源422，锁存读出放大器的PMOS晶体管510和511的共源点，和在控制端514的控制信号LT。当分别的点被复位时，控制信号EV是低电平，和控制信号LT是高电平。NMOS开关507和PMOS开关506是在关断状态。为便于加速点(d)和(c)达到复位电势的转换，该电路包括一均衡开关NMOS晶体管505，以便于输入输出路径的导通。均衡开关NMOS晶体管505的源(或漏)，漏(或源)，和栅极被分别连接到点(c)，点(d)和在控制端515的控制信号EQ。
均衡开关NMOS晶体管505在进行初始复位操作的同一时间，由控制信号EQ导通，和在复位操作完成之前立即被关断。用这种操作，锁存读出放大器的输入和输出点(c)和(d)被高速复位。
接着，控制信号RES被禁止，和每个输入操作电容器410-1至41O-n的输入端(a)的复位被完成。在同一时刻或稍微延迟之后，控制信号R和RP被禁止，以便完成复位操作。在该状态下，当传递控制信号T被启动和输入信号被输入到输入操作电容器410-1至410-n的输入端时，对应于n个输入信号的电容器分布输出的和象在公共连接侧(b)处的变化那样变化。在这一变化的同一时刻或稍微延迟之后，控制信号CN被激活去导通第二信号传递NMOS晶体管503，以便传输信号到锁存放大器的输入点(c)。
当第二信号传递NMOS晶体管保持导通时，控制信号EV首先被激活去导通开关NMOS晶体管507，和然后控制信号CN被禁止。接着，控制信号LT被置于低电平，以便完全导通锁存放大器。在此时刻，如在输入点的电势随复位电势上升，由于正反馈，点(c)和(d)分别迅速收敛于高电平和低电平。如果该电势随复位电势下降，由于正反馈，点(c)和(d)迅速收敛于低电平和高电平。
由于只有轻微电流在锁存读出放大器中流动，当进行复位操作和信号电平变化时，及正反馈作用的使用，其增益是高的。从而，具有高增益和低功耗的高速特性能够被实现。
为便于使该锁存读出放大器适当处理甚至是更小的输入信号，复位控制脉冲信号RES和反相的脉冲 通过一确定的等价电路输入到读出放大器的输入端。通过连接该等价电路，由于在NMOS晶体管的栅极和漏极中的当该晶体管被关断时产生的重叠电容引起的电压变化能被消除。每一端从而能够被复位到具有较高精度的所希望的电势。作为等价电路，例如可以使用一电容或由具有共漏和共源端的PMOS和NMOS晶体管构成的电路。由于利用连接这样一个等价电路，每个输入端能被以较高精度复位，从而读出放大器的输入端的电势能被精确设置。这就允许读出放大器去适当处理通过电容器变化小的信号。
类似地，通过利用上述技术，被提供有控制信号R、CN和PR的各个NMOS开关对于较小信号也能正确操作。
第七实施例
参照图11，下面将描述作为第七实施例的读出放大器的部分的另一种电路配置。图11中的相同标号指明与图7、8和9中的那些部件具有相同的功能，和从而将省略详细描述。
第七实施例的配置不同于第五实施例，其中一差分放大器被用于读出放大器，代替第五实施例中的斩波反相器。
参照图11，NMOS晶体管600和601构成一具有共源的差分对。该NMOS晶体管600和601在它们漏极都分别具有PMOS有源负载602和603作为负载以构成电流镜式差分放大器电路。PMOS有源负载602的漏极和栅极被短路并被连接到第二差分放大器，和在NMOS晶体管601和PMOS有源负载603之间的接点被连接作为输出到第二差分放大器。NMOS晶体管604的漏极被连接到差分对NMOS晶体管600和601的共源部分并作为一恒流源。当控制端607的控制电势DON等于或低于阈值电势Vth时，该恒流源被关断，和在应用任意电压时，该恒流源被设置成一预定电流值。在控制电势DON被启动去激发第一第二差分放大器之后，在控制端614的控制信号R被激发去导通一复位NMOS晶体管605。用这一操作，第一差分放大器的门电势被复位到复位电势404。
控制信号R然后被关断，去设置该第一差分放大器的门在浮动状态，和，NMOS晶体管606通过控制端OC被导通，从而短路该NMOS晶体管601的漏极和源极。电容器608被连接到NMOS晶体管601的栅极。PMOS有源负载603和NMOS晶体管601之间的漏极电流的差向电容器608充电或从其中放电。
采用这一操作，即使由于负反馈的作用，该NMOS晶体管的阀值电势Vth在运算对NMOS晶体管600和601之间被偏移，那么总的差分放大器系统的运行也能补偿这种偏移。其结果是，NMOS晶体管601的栅极电压被确定为以致于在PMOS有源负载603和NMOS晶体管601之间的漏极电流差变为零。在此情况下，第一差分对的输出偏移被控制到变为零，和输入偏移被消除。
在此情况下，当传递控制脉冲T被激活时，和信号被输入到输入操作电容器410-1至410-n时，在公共连接侧(b)，即NMOS晶体管600的栅极处对应于N个输入信号的电容分布输出的和发生变化。该变化由第一差分对NMOS晶体管600和601放大并作为差分信号输入到第二差分对晶体管NMOS和PMOS609和610。该NMOS晶体管609和610具有共源结构和分别在漏极处具有PMOS有源负载611和612，这样构成电流镜式电路。用于恒流源并由控制信号DON控制的NMOS晶体管613的漏极被连接到共源部分。这样激活第二差分对609和610。
从第一差分对输出的输出差分信号被输入到第二差分对NMOS晶体管609和610的栅极，以便再次放大。其结果是，对应于输入信号，具有逻辑电平的一高或低电平信号被输出到PMOS有源负载612的漏极和NMOS晶体管610的漏极之间的接点。
如上所述，读出放大器205具有差分放大结构，和每个差分对具有偏移消除功能。采用这种结构，从差分放大的高增益中能进行小信号的测定。即使多输入端数的增加，对应这种增加，差分增益也有保障，并能实现精确特性的测定。其次，能实现晶体管数的降低，运算速度的增加，和功耗的降低。
第八实施例
下面参照图12将描述应用上述半导体器件的第八实施例的相关计算电路。参照图12，该电路包括多数运算电路块21-A，21-B，和21-C，每个都有7个输入端；反相器22；比较器23；输入端组24和25，其信号类似于输入到多数运算电路块21-A的7个输入信号；输入端26，27和28，用于接收来自于上述多数运算电路块的输出信号，和分别连接于输入端26，27和28的电容器29、30和31。当连接到一普通输入端的电容由C表示时，则电容器29、30，和31分别具有电容值4C，2C和4C。
参照图12，输入信号与相关系数33一起被分别输入到比较器23。当输入信号和相关系数33相互一致时，每个比较器23输出一高电平信号，否则，比较器23输出一低电平信号。来自比较器23的输出被分别输入到多数计算电路块21-A至21-C。假设来自比较器23的输出被输入到7输入多数运算电路块21-A。在此情况下，如果输入的多数是高电平，即7输入中的4个或更多是高电平，则多数运算电路块输出一高电平信号。该输出状态由表1中的“S3”指明。
               表1
输入 S3 S2 S1
    0/7     0     0     0
    1/7     0     0     1
    2/7     0     1     0
    3/7     0     1     1
    4/7     1     0     0
    5/7     1     0     1
    6/7     1     1     0
    7/7     1     1     1
类似地，11输入多数运算电路块21-B，它具有，例如，等价于输入端26的7输入和4输入的的电容值4C，当7输出端的6个或更多个输入是高电平时输出一高电平信号(由于来自反相器22的输出是低电平，没有信号输入到输入端26)。该输出状态由表1中的“S2”指明。假设块21-A和21-B这二者被置为高电平，在此情况下，多数运算电路块21-C具有总的13个输入，具有等价于输入端28的7输出和4输入的电容值4C，和等价于输入端27的2输入的电容值2C，当7个或更多个高电平信号被输入到7输入端时，输出一高电平信号。该输出状态由表1中的“S1”指明。
尤其是，表1中的“S3”表示，对应于高电平信号数的从7输入多数运算电路块输出值。其次，如图12所示，从7输入多数运算电路块21-A的输出的极性由反相器22反相，该合成信号被送到多数运算电路块21-B的加权输入端26。图13表示多数运算电路块21-B的电路配置的一个例子。参考图13，电容器29具有电容值比连接到另一输入端路径的电容器C大4倍。假设，连接到输入端路径的电容器的值由C表示。在此情况下，图13中的电路是11输入多数运算电路块，其中的11个电容器被共同连接，和来自加权输入端的信号被送到11个电容器中的4个电容器，而指明输入到多数运算电路块21-A的那些信号被提供给其余7端。如果，例如，第一块21-A的7输入中的4个或更多个输入是高电平，那么，如上所述，提供给第二块21-B的加权输入端的是低电平信号。如果提供给输入端的而不是下一块21-B的加权输入端的7信号中有6个或更多个信号是高电平，那么，11输入多数运算电路确定输入信号的多数是高电平，并输出一高电平信号。如果第二块21-B的7输入是4个或更多，5个或更少的话，它确定输入的多数不是高电平，并输出一低电平信号。如果输入给第一块21-A的7输入中的3个或更少是高电平，那么提供给加权输入端一高电平信号。如果，从而输入给第二块21-B的7输入中的两个或更多，3个或更少是高电平，由于“4”+“2”或“4”+“3”是6或更多，从而确定为多数，输出一高电平信号。如果输入第二块21-B的7输入中的1个或更少是高电平，由于“4”+“0”或“4”+“1”少于6，输出一低电平信号。表1中的“S2”表明多数运算电路块21-B对应于高电平信号数的输出值。
当来自多数运算电路21-A和21-B的输出的反相信号分别提供给多数运算电路块21-C的两个加权端时，它分别具有电容值4C，比输入端28的电容4倍大，和电容值2C，比输入端27的电容两倍大，表1中的“S1”表明能被获得的输出。采用这种电路配置，如表1所示，多个输入的输入数，在其中的信号和相关系数相互一致时，输出能转变为具有3位数的二进制数。
图14是多数运算块的电路图，该电路与图4所示电路基本相同。参考图14，该块包括复位开关41；电容器42；信号传递开关43，感应放大器205，在读出放大器205中的第一反相器46；在读出放大器205中的第二反相器44；用对第一反相器46的输入端进行复位的第二复位开关47；复位电源48；第二复位电源50；输出端51；和在电容器42的公共连接部分的一端处的寄生电容49，该寄生电容不限于此。
图15A至15C是用于解释图14中多数运算电路的运行的时序图。以下将参照图15A至15C描述该电路的操作。首先，每个电容器42的一端被复位脉冲RES复位。假设，例如，电源电压是5V，约电源电压的一半，即约2.5V，被用作为复位电压。复位电压不限于该电压，可以使用不同的电压。几乎在同一时刻，在读出放大器205中的反相器46的输入端利用导通复位开关47来进行复位。在此情况下，复位电压被设置在接近于逻辑反相电压，在此电压下，反相器46的输出被反相。
当复位脉冲RES被禁止时，电容器42的两端保持在复位电压。当每个信号传递开关43利用传递脉冲T被导通时，一输入信号被传输到每个电容器42的一端。其结果是，电容器42的一端的电势从例如复位电压的2.5V变化到对应于低电平的0V或对应于高电平的5V。假设，每个电容器42具有电容Ci，寄生电容具有电容值Co，和N个电容器42被平行连接。在此情况下，电容器42的公共连接部分的一端的电压从接近于反相器46的逻辑反相电压的值依据下式的电容分布而变化。
        (Ci×V)/(Co+NCi)〔V〕    …(9)
当反相器46的输入端电压从逻辑反相电压变化时，反相器46的输出端电压对应于该变化而被反相。当信号被分别输入到N个输入端时，电容分布输出的和被输入到反相器46的输入端。如果N个输入的多数信号是高电平，反相器46的输入端向比逻辑反相电压较高的电势移动，和一个高电平信号被输出到读出放大器205的输出端51。如果N个输入的多数信号是低电平信号，一低电平信号被输出到输出端51。
采用上述配置，图14中所示电路作为多数运算电路，用于输出多个输入的多数的逻辑值。那就是，如第二实施例所已经描述的图4中的电路能被作为多数运算电路操作。
第九实施例
参照图16和表2将描述第九实施例。该实施例是采用本发明的三位模数转换器(以下称为A/D转换器)。参照图16，该A/D转换器包括一输入，两输入，和三输入算术电路单元121-A，121-B，和121-C；反相器122；用于分别从上述算术电路单元接收输出信号的输入端123，124和125；和分别连接到输入端123，124，和125的电容器126，127和128。当连接到普通输入端的电容由C表示时，那么电容126，127和128分别具有电容值为C/2，C/2，和C/4。该A/D转换器还包括模拟输入端129；置位输入端130；分别具有电容值C/4和C/8和分别连接到置位输入端130，和数字输出信号端S1，S2和S3的电容器131和132。
假设在该实施例中是5V电源，参照图16，读出放大器输入到被复位到0V的算术电路单元121-A，和读出放大器输入到被复位到约2.5V的算术电路单元121-B和121-C。另外，信号输入端123，124和125和在输入端130的输入操作电容器202被复位到5V。假设，置位输入端130被置到0V，和输入端129的输入电压被从0V变化到模拟信号电压。在此情况下，如果在算术电路单元121-A的模拟输入信号被置位到2.5V或更多，在该单元中的读出放大器输入电压超过逻辑反相电压(在此情况下是2.5V)，和一高电平信号被输出。表2中的“S3”表示结果。
                    表2
模拟输入信号电压     S3     S2     S1
  0.0≤VA＜0.625     0     0     0
  0.625≤VA＜1.25     0     0     1
  1.25≤VA＜1.875     0     7     0
  1.875≤VA＜2.5     0     1     1
  2.5≤VA＜3.125     1     0     0
  3.125≤VA＜3.75     1     0     1
  3.75≤VA＜4.375     1     1     0
  4.375≤VA＜5.0     1     1     1
当模拟输入信号是2.5V或更多时，输入端123的复位电压从5V复位电压变到0V。在此情况下，在算术电路单元121-B中的读出放大器的输入端的电势变化由下式给定。{C×VA-(C/2)×5-(C/4)×5}/(C+C/2+C/4)〔V〕  …(10)
其中VA模拟输入信号电压。
从该公式可看出，当模拟信号电压VA是3.75V或更多时，该算术电路单元121-B输出一高电平信号，和当模拟信号电压VA降落到2.5V范围(含2.5V)至3.75V(不含3.75V)时，输出低电平信号。表2中的“S2”表示其结果。
类似地，表2中的“S1”表示从算术电路单元121-C的输出。
按照该实施例，如表2所示，用于转换模拟信号电压为三位数字信号并输出该信号的A/D转换器能用非常少的配置加以实现，并可实现增加运算速度和降低功耗。
该实施例示范了三位A/D转换器，非常明显，本发明并不限于此，能够容易地应用到具有更多位的A/D转换器。
该实施例示范了使用电容器的快速A/D转换器。然而，本发明不限于此，非常明显，例如，本发明可应用于A/D转换器的编码电路部分，在该部分中，输入到电阻阵列的信号与参考信号相比较，并且该比较结果由编码器编码，可以获得以上描述的相同效果。
如上所述，在一电路单元中，对应于多个输入端的每一个的每个电容装置的一端被共同连接，来自公共连接部分的信号输入到读出放大器，如果连接于多个输入端的电容中的最小电容由C表示，该电容器的电容和几乎是最小电容C的奇数倍。
不用任何控制输入端，仅由最小电容构成一相关电路。如在图12中的第八实施例所述，甚至可采用若干控制输入端，连接于各控制输入端的电容具有电容值2C和4C，它们是偶数。这些电容值和奇数的输入信号端处的电容值的和是最小电容C的奇数倍或几乎是奇数倍。采用这种配置，从所希望的基准值能清楚地鉴别一个值，因而运算精度能被改进。
以上所述同相关电路相联系，如果，二进制D/A转换器的最低位LSB信号输入电容由C表示，下一位具有电容2C，和下一位具有电容4C。即，电容C被依次倍乘。多个输入端处的电容和从而是最小电容C的奇数倍或几乎是奇数倍，从而实现高精度D/A转换。
关于图16中第九实施例中所述的A/D转换器，用于清楚确定模拟信号电平是否大于或小于整个范围的1/2的分布数是算术电路单元121-A中的一个(1C)，和在算术电路单元121-B中用于清楚确定1/4，2/4，3/4，或4/4的分布数是3，即是一个奇数。那就是，对应于涉及最小值C/4的1+2+4＝7的这些值的和是一奇数，即一个奇数倍。在算术电路单元121-C中，最小值是C/8，和C/4，C/2，和C，即C的倍数被加以设置，所以1+2+4+8＝15，即被设置为奇数倍。
采用这些配置，由于能实现高精度算术运算，所以不必使用大电容就能执行算术运算。因而，能降低功耗和增加运算速度。
上述实施例示范了相关计算装置和A/D转换器。然而，本发明并不限于此。非常明显，即使本发明应用于逻辑电路，例如数模转换器，加法器，或减法器中，也能获得如上所述的相同效果。
假设本发明被用于D/A转换器。在此情况下，如果用于接收LSB数据的电容由C表示，随着位数的增高依次倍乘电容C为2C、4C，和8C就能实现二进制数模转换。在此情况，一共同连接电容的一端处的信号可由一MOS源极跟随器放大器接收。
第十实施例
图18A和18B示明了本发明第十实施例。在第十实施例中，本发明的技术和普通电路技术相结合实现了用于运动图象或类似内容的运动检测芯片。参照图17，运动检测芯片包括分别存贮标准数据和基准数据的存贮器单元161和162；相关计算单元163；用于控制整个芯片的控制单元164；用于相加相关计算单元163来的相关结果的加法器165；存贮来自加法器165的相加结果的最小值的寄存器166；作为比较器和存贮最小值地址的比较存贮器单元167；和输出缓冲器/输出结果存贮单元168。标准数据串被输入到输入总线169，和用于同标准数据串相比较的基准数据串被存贮到输入总线170。存贮器单元161和162由SRAM构成，SRAM由普通CMOS电路构成。
来自基准数据存贮器单元162和标准数据存贮器单元161的数据输入和寄送到相关计算单元163，由本发明的相关计算电路执行相关计算。该数据从而被高速并行算术运算处理。由于此原理，用少量元件就获得高速运算并降低芯片尺寸，从而降低了成本。该相关计算结果在加法器165中被相关计算的划分(Scoring)(求值)，和该结果值同寄存器单元166的值进行比较，在该寄存器单元166中的在上述相关计算被存贮之前，通过比较存贮单元167该最大相关结果(相加值是最小值)。假设，当前运算结果小于原先计算结果的最小值，在此情况下，结果值被重新存贮在寄存器单元166。如果原先结果较小，该结果被保持。采用这种操作，最大相关结果被存贮在寄存器单元166中，和所有数据串被计算。之后，该计算结果通过输出总线171作为16位信号被输出。
注意，控制单元164，加法器165，寄存器166，比较存贮单元167，和输出缓冲器/输出结果存贮单元168是由普通CMOS电路构成。该电路配置包括在本发明中用于加法器和类似装置的复位元件，特别是，能实现读出放大器的精确计算和高速处理。如上所述，另外还有运算速度的增加，成本的降低，电流损耗的降低以及从而功耗的降低，这些内容的实现是因为算术运算是在电容基础上被执行的。该芯片从而适用于便携装置，例如8毫米VTR摄象机或类似装置。
第十一实施例
参照图18A至18C描述本发明的第十一实施例。该第十一实施例同结合有本发明的技术而获得的芯片配置以及光学传感器(固态图象传感元件)相联系，适用于在图象数据被读出之前进行高速图象处理。
图18A是本发明的芯片的总体配置的方框图。图18B是本发明的芯片的象素部分配置的电路图。图18C是用于解释本发明的芯片的操作内容的视意图。
参照图18A至18C，该芯片包括光接收部分141，每个都包括一光电转换元件；行存贮器143、145、147和149；相关计算单元144和148；和算术输出单元150。图18B所示的每个光接收部分141包括耦合电容器151和152，用于连接光信号输出端142和146至输出总线；双极型晶体管153；连接到双极型晶体管153的基极区域的电容器154；和开关MOS晶体管155。入射在图象数据感应单元160的图象数据由双极型晶体管153的基极区域进行光电转换。
对应于光电转换的光载流子输出由双极晶体管153的发射极读出，以提高相应于输入存贮的电荷信号的输出总线142和146的电势。采用上述操作，在垂直方向中的象素相加的结果由行存贮器147读出，和在水平方向中的象素加的结果由行存贮器143读出。如果在一区域中被提高的双极晶体管153的基极电势由一解码器(未示出)通过象素部分的电容器154来选择，那么，在X或Y方向的图象数据感应单元160的任意区域中的相加的结果能被输出。
假设，如图18C所示，图象数据156和157在时间t1和时间t2被分别输入，在此情况下，当在Y方向上输出被相加时，则相加的结果变成指明图18C中车辆的运动状态的图象信号158和159。这些数据被分别存贮在图18A中的行存贮器147和149中。另外，在水平方向上的数据被分别存贮在行存贮器143和145中。
非常明显，图18C中的图象信号的数据串输出158和159，这种数据对应于图象的运动被彼此移位。相关计算单元148计算该移位量。类似地，当在水平方向上的数据由相关计算单元144计算时，在两维平面上的物体的运动能由非常简单的方法检测。
本发明的相关计算电路能被用于相关计算单元144和148。合成电路比普通电路具有较少量的元件，和该元件被设置在传感象素的间距处。设计的这种配置基于来自传感器的模拟信号进行算术运算。很明显，如果本发明的A/D转换器被设置在行存贮器单元和输出总线之间，也能正确进行数字相关计算。
作为本发明的传感器元件，如上描述了双极型元件。甚至假如，使用MOS元件，仅只使用光电二极管不用任何放大晶体管也能获得有效的传感器元件。
在该实施中，执行了在不同时间获得的数据串的相关计算。然而，要被识别的大量特性数据的X和Y的投影结果被存贮在一存贮单元中，也能实现图形识别。
如上所述，采用本发明的图象输入单元和相关计算电路和类似内容，能获得如下效果：
(1)同普通传感器相比，由于进行并行算术运算，对数据的并行的读出代替了数据的串行读出处理，从而实现了高速运动检测和图形识别处理。
(2)可以形成包括一传感器的单芯片半导体器件，并且在不增加外围电路尺寸下能实现图象处理。能以低成本实现以下高性能产品。
(a)调整面向用户的TV屏幕的控制装置；
(b)调整面向用户的空气调节器风向的控制装置；
(c)带有8毫米VTR摄象机的跟踪控制装置；
(d)工厂中标记识别装置；
(e)用于自动鉴别人的机器人；和
(f)车辆相互距离控制装置。
上而描述了本发明的组合和图象输入单元。很明显，本发明对语言识别处理和类似内容以及图象数据处理也是有效的。
图19是一种电路的简单举例，它有通过电容器共同连接在一起的多个输入端，它适用于利用具有其输入端被连接到公共连接端的一反相放大器的半导体电路去比较/测定低电压。
参照图19，该电路包括信号输入端1，2，3，…，n；电容C1，C2，C3，…Cn；反相放大器输入端10；反相放大器输出端100；设置在反相放大器的输出和输入端之间的开关M1；和该开关M1的控制端20。在该配置中，当电势差VH被提供给第一信号输入端，而开关M1是在关断状态和反相放大器的输入端是在悬空状态时，在反相放大器的输入端处产生的电压幅度Vfg由下式给定。
   Vft＝VH*C1/〔C1+C2+C3+…+Cn〕    …(11)
假设，例如，C1＝C2＝C3…＝Cn，Vfg是VH/n。假设C1＝(C2)/2＝(C3)/4＝…(Cn)/2(n-1)，Vfg是VH/2(n-1)。也就是，对应于n值，电压幅度Vfg极大地降低了(当n＝8和VH＝5V时，分别获得625mV和20mV)。
为便于检测这样小的电压变化，例如，开关M1被导通，用以箝位反相放大器输入端电压为该反相器的传输特性的中间电平上并在输入信号送到每个信号输入端之前将反相放大器置于最佳电压增益的工作点上。之后，如上所述，开关M1被关断，和输入信号被送到一确定的信号输入端。甚至，例如，在反相放大器的输入端处产生的电压幅度有10mV那样低，由于反相放大器的电压增益是高的，该反相放大器仍由该低电压反相。其结果是，能实现高精度电压变化的检测和比较/测定。
假设，该电路被设计成这样，即该反相放大器响应于正向电压的变化迅速反相，该变化电压是在该反相放大器被箝位到中间电平之后送到每个信号输入端，该电路不能直接应用于，例如反相该反相放大器的控制操作，只有当电势的变化超过在放大器被箝位/复位到该中间电平之后所产生的一任意电势电平才可以。
以下将详细描述设计来用于解决这个问题的下述实施例。
第十二实施例
图20是用于解释本发明的第十二实施例的电路图，参照图20，该电路包括信号输入端1，2，3，…，n；用于将反相放大器的输入端的电势Vfg偏移到所希望电平的控制端200；电容C1，C2，C3，…，Cn，Cd；反相放大器的输入端10；反相放大器的输出端100；设置在反相放大器的输出和输入端之间的开关M1；和开关M1的控制端20。
图21A至21E是用于解释本发明操作的时序图。以下参照图21A至21E详细描述该操作。
在箝位/复位间隔TCP中，信号VCP被置于高电平，和开关M1被导通，这样反相放大器的输入端的电势被箝位到反相器的传输特性的中间电平VinV。在此时刻，所有信号输入端1，2，3，…，n被置位在低电平，和控制端200被置位在高电平。
信号VCP被置在低电平以便关断开关M1，和设置反相放大器的输入端在悬浮状态。此后控制端200在悬浮状态，其结果是，被置于悬浮状态的反相放大器的输入端的电势Vfg通过电容Cd从中间电平VinV偏移ΔV。
如果低电平和高电平之间的电势差由VH表示，则ΔV由下式给定。
ΔV＝VH*Cd/{C1+C2+C3+…+Cn+Cd}    …(12)假设，电容C1，C2，C3，…Cn和电容Cd的比率可任意设置的话，从中间电平VinV的偏移量能被设置到任意值。假设，例如，C1＝(C2)/2＝(C3)/4＝…(n/2(n-1))，和Cd＝C1/2，那么对于n＝8和VH＝5V的条件下ΔV是约为10mV。很明显，从中间电平VinV的偏移量能被精确控制。
被设置在悬浮状态的反相放大器输入端的电势Vfg以这种方式由控制端200加以电平偏移之后，信号电压被分别送到处于有效间隔Tact中的信号输入端1，2，3，…，n。令信号电压V1，V2，V3，…Vn分别送到信号输入端1，2，3，…，n，应用每个信号电压的情况下，在反相放大器的输入端产生的电势Vfg由下式给定。
     Vfg＝Vinv-ΔV+{VIC1+V2C2+V3C3+…
  +VnCn}/{C1+C2+C3+…+Cn}          …(13)该等式是基于等式(12)和C1+C2+C3+…+Cn＞＞Cd。从等式(13)可以看出，虽然反相放大器的输入端的电势Vfg在应用每个信号电压的基础是上升的，除非上升量超过初始设置的偏移值ΔV，该反相放大器不反相。
只有当每个信号电压上升并且上升量超过偏移量ΔV之后，该反相放大器才被反相。如上所述，在该实施例中，通过检测低电压执行比较/测定，反相放大器只有当电势差超过从中间电平产生的任意电势电平时才能被反相。
在该实施例中，反相放大器被用作为比较/测定单元。然而本发明不限于此，任何等价于反相放大器功能的器件都能被使用，例如，能使用普通差分输入型放大器或类似器件。
很明显，对每个信号输入端，都需要适于开关低电平置位操作和信号电压输入操作的开关。
另外，很明显，为实现上述一系列驱动操作，该电路需要具有一控制电路装置，该装置被合乎逻辑地设计成能产生一开关信号给每个信号输入端的开关，设置在反相放大器中的开关的一控制信号，和一控制信号在适当时序偏移该反相放大器的输入端电势。作为这样的控制电路，例如，使用延迟元件的电路，由组合逻辑元件获得的电路，或使用由时钟控制的逻辑元件的电路，这些都能被使用。
第十三实施例
图22是用于解释本发明第十三实施例的电路图，参考图22，该电路包括信号输入端1，2，3，…n；用于将反相放大器的输入端的电势Vfg偏移到所希望电平的控制端200；电容C1，C2，C3，…，Cn，Cd；反相放大器的输入端10，反相放大器的输出端100；设置在反相放大器的输出和输入端之间的开关M1；和开关M1的控制端20。
该实施例的特征在于，用于控制设置在反相放大器的输出和输入端之间的开关的ON/OFF信号或它的反相信号被用作为将反相放大器的输入端的电势Vfg偏移到希望电平的控制信号，这一点不同于第十二实施例。从而用较简单的配置实现所希望的功能。
反相放大器输入端的电势Vfg被偏移到所希望电平的时序能被延迟，它是利用在反相放大器的输出和输入端之间设置的开关中适当插入延迟元件或在输出输入端之间的类似装置来关断此开关所产生的时序。
该实施例的操作与第十二实施例基本相同。
第十四实施例
图23是用于解释本发明第十四实施例的电路图，在该实施例中，由每个都与上述实施例的电路都相同的8个电路构成的一8位多步式A/D转换器。模拟信号Vin通过模拟开关输入给8个电路中的每一个，每个电路对应1位。在最高有效位(MSB)，进行1/2电平测定。在较低位，在1/4电平，1/8电平，1/16电平，…处进行测定操作。在较高位的测定结果被依次反馈作为对较低位的输入信号。在较低位处，是在模拟信号Vin和来自较高位的信号的基础上进行电平测定。
在描述本发明的A/D转换器的总的操作之前，现在首先将描述每位配置的电路。
图24是8位A/D转换器的第0位至第7位中的第4位的详细的内部电路配置。模拟信号Vin被输入到多个输入端中的一个，一高位输出信号Dn+1的反相信号被输入到其余输入端中的每一个。另外，开关M1被设置在第一反相放大器的输出和输入端之间。
控制信号VC用于将第一反相放大器的输入端的电势Vfg偏移到一希望电平，用于控制开关的信号VCP被输入。该电路还包括在适当定时处用于传递信号到低位的若干开关和反相器。令N代表A/D转换器的总位数，n是位数(n＝0至N-1；0＝LSB；N-1＝MSB)，和j是电容数(j＝1至N-n-1)，被连接到每个输入端的电容(Cin，C1，C2，…，Cd)具有如下关系：
            Cj＝Cin/2(N-n-j)
                Cd＝Cin/2(N-n)    …(14)
图25A至25G是图24中的电路的操作时序图和在每部分的电势变化。参照图25A至25G将描述该电路的操作。
在箝位/复位间隔TCP中，信号VCP被置于高电平，和开关M1被导通，这样，第一反相放大器的输入端的电势被箝位到反相器传输特性的中间电平Vin。在此时刻，模拟信号输入端被置于低电平。另外，每个信号输入端通过传递反相器被置于高电平，和控制端VC被置于高电平。
当信号VCP被置于低电平，以便导通开关M1并置反相放大器的输入端在悬浮状态之后，该第一反相放大器的输入端的电势Vfg通过电容Cd从中间电平Vin偏移ΔV。
令VH表示在低电平和高电平之间的电势差，那么，第n位的ΔVn由下式给定。
     ΔVn＝VH*Cd/{∑Cj+Cin+Cd}  …(15)依据等式(14)和(15)，在，例如，LSB(n＝0)处的ΔV是VH/511。如果VH＝5V，ΔV大约是10mV。当n＝1，ΔV是VH/255，当n＝2，ΔV是VH/127，其它值的ΔV用同样方式能被计算出来。在处于悬浮状态的第一反相放大器的输入端的电势Vfg通过在这一方式中的控制端Vc和电容Cd偏移到该希望电平之后，模拟信号Vin以斜线形式(form of a ramp)被输入到模拟信号输入端，和输出信号Dn+1的反相信号从高位通过传递反相器为每一位被输入到该电路的每个信号输入端。在初始阶段，在所有位的输出信都被置于低电平。
在初始阶段，输入模拟信号，在例如，LSB处的第一反相放大器的输入端处产生的电势Vfg由下式给定。
Vfg＝Vinv-ΔV+{VinCin}/{∑Cj+Cin+Cd}    …(16)从等式(16)可以看出，在LSB处，在模拟线性信号电压被输入之后，该第一反相放大器的输入端的电势Vfg逐渐上升，和，如上所述，只有当上升量超过由电势Vfg第一次被偏移的电势量ΔV(10mV)时，该第一反相放大器才被反相。其结果是，对应于LSB的输出信号变化到高电平。当模拟信号Vin的电平进一步上升时，如参照由n＝1所指明的位所描述的相同的情况就产生了。然而，在由n＝1指明的位处，在第一反相放大器被反相的电势上升量是20mV(5V/255)，是在LSB处电势上升量两倍的。
在以上描述的基础上，将进一步描述本发明的多步式A/D转换器的总操作。在箝位/复位间隔TCP中的操作被完成，和对每一位的第一反相放大器的输入端的电势Vfgn被设置在如上所述的一预定电平之后，提供模拟信号Vin，这样，如图26A至26I所示，随着预定的斜率电势上升。其结果是，对每一位的第一反相放大器的输入端的电势Vfgn通过电容Cin以线性形式也上升。如果电势Vfgn的变化量对模拟信号Vin的变化量的比率由电压增益Gn表示的话，则电压增益Gn由下式给定。
      Gn＝Cin/{Cin+∑Cj+Cd}  …(17)
根据等式(17)，当对于各位的第一反相放大器的输入端的所有电容的值都相同时，那么，对于各位的增益Gn也相同。如图26A至26I所示，对于各位的第一反相放大器的输入端的所有电势Vfg1随着模拟信号Vin的变化具有相同的上升斜率。
当对于最低有效位(LSB)的第一反相放大器的电势Vfg0上升10mV，达到随着模拟信号Vin的电平上升达到中间电平Vinv时，对于LSB的第一反相放大器被反相。其结果是，如图26A至26I所示，对于LSB的输出端D0被置于高电平。
当模拟信号Vin的电平进一步上升时，对下一较高位的第一反相放大器的输入端的电势Vfg1上升10mV，达到中间电平Vinv，在此时刻，该反相放大器被反相。其结果是，如图26A至26I所示，第一位的输出端D1被置为高电平。
当第一位的输出端D1被设置为高电平时，该反相的信号被反馈到低位(LSB)。在此时刻，对于LSB的第一反相放大器的输入端的电势Vfg0的电压值，由于通过电容Cn来第n位的反馈电压而引起的波动由下式给定。
    dvn＝VH*Cn/{Cin+∑Ci+Cd}  …(18)根据等式(14)和(18)，依据从，例如，第一位的反馈电压的电势Vfg0的电压值dv1是VH/255。当VH是5V时，电压值是约为-20mV。在这种方式中，对于LSB的第一反相放大器的输入端的电势Vfg0由于来自第一位的反馈电压而变化到负侧。在这种方式中，当电势Vfg0被重新置于初始置位电平(Vinv-10mV)时，如图26A至26I所示，第一反相放大器的输入端的电势Vfg0变得低于中间电平Vinv。由于这一原理，LSB的第一反相放大器被再次反相。其结果是，LSB的输出端D0被置于低电平。其次，模拟信号继续上升，如图26A至26I所示，高位的反相放大器被反相，和结果的反相信号被反馈到低位。其结果是，各位的输出端被依次置位到希望值，并最终实现一8位A/D转换。
如上所述，当本发明应用于A/D转换器时，对多步式A/D转换器要求的三个基本过程，即D/A转换，模拟减法，和比较，通过对每位利用一功能电路的单个电路就能有效实现(元件量少和低功耗)，在该电路中，多个输入端通过电容器被公共连接，反相放大器的输入端被连接到该公共连接端，和反相放大器的输入端的电势能被精确设置到一任意电势。
如上所述，根据本发明，复位元件被连接到该半导体器件的电容的公共连接端，在该器件中，用于多变量信号的电容被分别连接到多个输入端，和该电容的公共连接端被连接到读出放大器。采用这种配置，由于复位电压能被置于适当值，所以器件可靠性得以改善，和每个信号的噪声分量能被消除，该器件从而能被精确操作。
另外，由于利用本发明的半导体器件的用于并行算术运算的电路由比普通的CMOS型逻辑电路的元件量要少的晶体管构成，所以针对小信号的灵敏度能被改进。
在信号处理系统中，例如使用本发明半导体器件的相关计算电路，能降低电路尺寸，增加运算速度，和降低功耗，此外还降低制造成本和增加产量。
根据本发明提供的半导体器件具有多个输入端，多个输入端通过电容器被共同连接，反相放大器的输入端被连接到该公共连接端，和一开关被设置在反相放大器的输出和输入端之间。在该器件中，在开关被导通以便使反相放大器的输入和输出端这二者都被置于同一电势之后，开关被关断，以便设置反相放大器的输入端在浮动状态。之后，一电压送到多个输入端的至少一个输入端，以便将处于悬浮状态的反相放大器的输入端的电势偏移到希望的电平，和信号电压被分别送到其余输入端。采用这种驱动操作，只有当电势变化超过在由非常少量的元件经济地实现的反相放大器的输入端处产生的任意电势电平时，才能实现该反相放大器的反相功能，由检测低电压就能执行比较/测定的操作。
也就是，用于执行反相操作的比较/测定单元所需要的输入电压值能被很容易地设置到任意值。
进而，随着这种功能的使用，只用非常少量的元件就能经济地实现一多步式A/D转换器。
很明显，本发明并不限于上述实施例和以上描述，各种变化和修改都在本发明的精神范围之内。另外，上述读出放大器和比较/测定单元并不限于上述配置，和能由其它配置和电路所代替。进而，例如，开关，有开关操作功能的元件，例如晶体管，或这种元件的组合能被适当应用。如也可使用比较/测定单元，反相器和类似装置。

Claims (34)

1.一种半导体器件，包括：多个输入端；多个电容，每个电容都有一端通过一开关对应连接于所述输入端中的一个；公共同连接于所述电容的每一个的其它端的读出放大器；和公共连接于所述电容的每一个的复位元件。
2.根据权利要求要求1的器件，其中所述复位元件包括设置在每个所述电容的两端处的复位元件。
3.根据权利要求1的器件，其中所述读出放大器包括一反相器。
4.根据权利要求3的器件，其中所述反相器具有这样一种配置，在这种配置中，第一NMOS晶体管的源极和漏极被分别连接到地和第一PMOS晶体管的漏极，所述第一PMOS晶体管的源极连接到一最高电势，所述第一NMOS晶体管的栅极连接到所述第一PMOS晶体管的栅极，以便构成所述反相器的一个输入，和在所述第一NMOS晶体管和所述第一PMOS晶体管之间的漏极接点作为所述反相器的一个输出。
5.根据权利要求3的器件，其中所述反相器是一开关反相器。
6.根据权利要求5的器件，进一步包括，在所述开关反相器的输出侧上的一第二反相器。
7.根据权利要求3的器件，进一步包括，用于连接所述反相器的输出和输入的开关。
8.根据权利要求1的器件，其中所述读出放大器包括一锁存型正反馈放大器。
9.根据权利要求7的器件，其中所述锁存型正反馈放大器具有这样一种配置，在该配置中，第一和第二NMOS晶体管具有共源端，所述NMOS晶体管的栅极被分别连接到在相对侧的所述NMOS晶体管的漏极，第一和第二PMOS晶体管具有共同的源极，所说PMOS晶体管的栅极分别联接到在相对侧的所说PMOS晶体管的漏极，在所述第一NMOS晶体管的漏极和所述第二NMOS晶体管的栅极之间的接点被连接到所述第一PMOS晶体管的漏极和所述第二PMOS晶体管的栅极之间的接点，以构成所述锁存型正反馈放大器的输入部分，和，所述第二NMOS晶体管的漏极和所述第一NMOS晶体管的栅极之间的接点连接到所述第二PMOS晶体管的漏极和所述第一PMOS晶体管的栅极之间的接点，以构成所述锁存型正反馈放大器的输出部分，所述锁存型正反馈放大器包括在所述第一和第二NMOS晶体管的共源和一最低电势之间的第一开关装置，和在所述第一和第二PMOS晶体管的共源和最高电势之间的第二开关装置。
10.根据权利要求9的器件，其中当所述锁存型正反馈放大器从关断状态变化到导通状态时，所述第一开关装置被导通和所述第二开关装置在输入信号被传输到所述输入端之后，根据所述第一开关装置在稍加延迟后被导通。
11.根据权利要求8的器件，进一步包括用于连接所述锁存型正反馈放大器的输出和输入端的一开关。
12.根据权利要求8的器件，进一步包括在所述锁存型正反馈放大器的输入和所述电容的公共连接部分之间的开关装置，和分别设置用于所述正反馈放大器的输入部分和输出部分和所述电容的公共连接部分的复位元件。
13.根据权利要求1的器件，其中所述读出放大器是一差分放大器。
14.根据权利要求12的器件，其中所述差分放大器具有这样一种配置，在这种配置中，第一和第二NMOS晶体管构成一具有共源的差分对，电流源被设置在共源和一最低电势之间，所述第一NMOS晶体管的栅极和漏极被分别连接到正输入端和第一PMOS晶体管的漏极和源极，所述第二NMOS晶体管的栅极和漏极被分别连接到输入端和第二PMOS晶体管的负漏极，所述第一PMOS晶体管的栅极和漏极之间的接点被连接到第二PMOS晶体管的栅极，和所述第一和第二PMOS晶体管的源极被连接到最高电势点，从而构成电流镜式型有源负载，所述差分放大器能利用所述输入端传送一信号到下一级，该输入端是所述第一NMOS晶体管的栅极，作为信号输入端，和利用所述第二NMOS晶体管和所述第二PMOS晶体管的漏极之间接点作为输出端。
15.根据权利要求14的器件，其中所述电流源能被导通和关断。
16.根据权利要求14的器件，进一步包括用于所述第二NMOS晶体管的栅极的辅助电容，和用于连接所述第二NMOS晶体管的栅极和漏极的一开关。
17.一种半导体电路包括多个半导体器件，每个器件都等同于权利要求1中所定义的所述半导体器件，其中从所述多个半导体器件的所述第一个半导体器件的输出和/或从第一半导体器件的反相输出被输入到所述多个半导体器件的第二个半导体器件。
18.权利要求权利要求1的器件，其中，当对应于所述多个输入端的所述电容装置的最小电容由C来表示的话，那么所述共同连接的电容装置的总的电容值是该最小电容C的奇数倍或儿乎是奇数倍。
19.一种相关计算电路，通过使用权利要求1所限定的所述半导体器件执行算述运算。
20.一种信号转换器，用作包括权利要求1所限定的所述半导体器件的A/D转换器，其中模拟信号被输入到所述半导体器件的多个输入端，和对应于模拟信号的数字信号被输出。
21.一种信号转换器用作包括权利要求1所定义的所述半导体器件D/A转换器，其中数字信号被输入到所述半导体器件的多个输入端，和对应于数字信号的模拟信号被输出。
22.一种信号处理系统，包括权利要求19中限定的所述相关计算器件，权利要求20中限定所述信号转换器，和权利要求21中限定的所述信号转换器中的一个。
23.一种信号处理系统，包括权利要求1限定的所述半导体器件和用于输入一图象信号的图象输入装置。
24.一种信号处理系统，包括权利要求1限定的所述半导体器件和用于存贮信息的存贮器。
25.一种半导体器件，包括多个输入端，和通过电容装置共同连接到所述输入端的比较/测定装置，其中所述比较/测定装置的输入和输出部分能通过开关装置进行电连接。
26.根据权利要求25的器件，进一步包括在导通所述开关装置以便使所述比较/测定装置的输入和输出部分被设置到同一电势之后，用于关断所述开关装置以便使所述比较/测定装置的输入部分被设置到悬浮状态的装置。
27.根据权利要求26的器件，进一步包括通过所述多个输入端的至少一个输入端提供一电压，使处于悬浮状态的所述比较/测定装置的输入部分的电势从中间电平偏移到一希望电平的装置。
28.根据权利要求27的器件，进一步包括通过所述多个输入端的其余输入端提供的电压，使所述比较/测定装置去完成反相操作的装置。
29.根据权利要求28的器件，进一步包括这样一种装置，利用在所述多个输入端的至少一个输入端提供一高电平信号，使所述比较/测定装置的输入部分处于悬浮状态之后，用于给输入部分提供一低电平信号，以便设置所述比较/测定装置的输入和输出部分到同一电势。
30.根据权利要求28的装置，进一步包括用于提供用于导通/关断所述开关装置的一信号或该信号的反相信号到所述多个输入端的至少一个输入端的装置。
31.一种驱动半导体器件的方法，该半导体器件具有多个输入端，所述多个输入端通过电容装置被共同连接，一比较/测定装置的输入端被连接到该公共连接端，和开关装置被设置在所述比较/测定装置的输出和输入端之间，该驱动方法包括如下步骤：
导通所述开关装置，设置所述比较/测定的输入和输出端为同一电势；
关断所述开关装置，设置所述比较/测定装置的输入端处在悬浮状态；
通过所述多个输入端的至少一个输入端提供一电压；
将处于悬浮状态的所述比较/测定装置的输入端的电势从中间电平偏移到一希望电平；和
通过所述多个输入端的其余输入端提供电压，以便使所述比较/测定装置完成反相操作。
32.根据权利要求31的方法，其中利用在所述多个输入端的至少一个输入端提供一高电平信号，使所述比较/测定装置的输入部分被置于悬浮状之后，将一低电平信号提供给输入部分，设置所述比较/测定装置的输入和输出部分至同一电势。
33.根据权利要求31的方法，其中用于导通/关断所述开关装置的一信号或该信号的反相信号被提供给所述多个输入端的至少一个输入端。
34.根据权利要求31的方法，其中通过任意设置所述每个电容装置的数值的比率来任意控制偏移量。
CN95120308A 1994-10-28 1995-10-27 半导体器件和运算器件、信号转换器和信号处理系统 Pending CN1132371A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP265042/94 1994-10-28
JP6265042A JPH08125136A (ja) 1994-10-28 1994-10-28 半導体装置とこれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器、及び演算処理システム
JP14097/95 1995-01-31
JP01409795A JP3412943B2 (ja) 1995-01-31 1995-01-31 半導体装置及びその駆動方法

Publications (1)

Publication Number Publication Date
CN1132371A true CN1132371A (zh) 1996-10-02

Family

ID=26349999

Family Applications (1)

Application Number Title Priority Date Filing Date
CN95120308A Pending CN1132371A (zh) 1994-10-28 1995-10-27 半导体器件和运算器件、信号转换器和信号处理系统

Country Status (5)

Country Link
US (1) US5835045A (zh)
EP (1) EP0709794B1 (zh)
KR (1) KR100485301B1 (zh)
CN (1) CN1132371A (zh)
DE (1) DE69529388T2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114353941A (zh) * 2020-10-12 2022-04-15 茂达电子股份有限公司 高线性度数字调控的光传感器和方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2170666A1 (en) * 1995-03-17 1996-09-18 Taewon Jung Complementary multiplexer with low disabled-output capacitance, and method
JPH09129864A (ja) 1995-10-30 1997-05-16 Canon Inc 半導体装置及びそれを用いた半導体回路、相関演算装置、信号処理システム
JP3456099B2 (ja) * 1996-08-16 2003-10-14 ソニー株式会社 チョッパーコンパレータおよびａ／ｄコンバータ
KR100209224B1 (ko) * 1996-12-27 1999-07-15 김영환 고속 다중화기
KR100456508B1 (ko) * 1996-12-28 2005-02-02 주식회사 엘지생활건강 흡수체를이용한분말세제조성물및그의제조방법
JPH1125201A (ja) * 1997-07-02 1999-01-29 Tadahiro Omi 半導体集積回路
JPH1127116A (ja) 1997-07-02 1999-01-29 Tadahiro Omi 半導体集積回路、電圧コントロールディレイライン、ディレイロックドループ、自己同期パイプライン式デジタルシステム、電圧制御発振器、およびフェーズロックドループ
JPH1125200A (ja) * 1997-07-02 1999-01-29 Tadahiro Omi 半導体集積回路
US6127857A (en) * 1997-07-02 2000-10-03 Canon Kabushiki Kaisha Output buffer or voltage hold for analog of multilevel processing
KR100448993B1 (ko) * 1997-09-09 2004-11-26 씨제이 주식회사 입상고밀도비이온성세제조성물및그제조방법
JP3478760B2 (ja) * 1999-05-19 2003-12-15 キヤノン株式会社 信号処理回路及びそれの駆動方法並びに放射線撮像システム
US6486812B1 (en) * 1999-08-16 2002-11-26 Semiconductor Energy Laboratory Co., Ltd. D/A conversion circuit having n switches, n capacitors and a coupling capacitor
US7324144B1 (en) * 1999-10-05 2008-01-29 Canon Kabushiki Kaisha Solid image pickup device, image pickup system and method of driving solid image pickup device
US6717151B2 (en) * 2000-07-10 2004-04-06 Canon Kabushiki Kaisha Image pickup apparatus
US6800836B2 (en) 2000-07-10 2004-10-05 Canon Kabushiki Kaisha Image pickup device, radiation image pickup device and image processing system
US6456123B1 (en) * 2000-08-08 2002-09-24 National Semiconductor Corporation Method and apparatus for transferring a differential voltage to a ground referenced voltage using a sample/hold capacitor
JP3479506B2 (ja) * 2000-10-18 2003-12-15 有限会社リニアセル・デザイン 加重平均値演算回路
KR100420466B1 (ko) * 2001-11-28 2004-03-02 씨제이 주식회사 고농축 광촉매 분말 표백세제의 제조방법
JP4013572B2 (ja) * 2002-02-06 2007-11-28 セイコーエプソン株式会社 出力回路、入力回路、電子回路、マルチプレクサ、デマルチプレクサ、ワイヤードｏｒ回路、ワイヤードａｎｄ回路、パルス処理回路、多相クロック処理回路およびクロック逓倍回路
JP2004153444A (ja) * 2002-10-29 2004-05-27 Renesas Technology Corp チョッパ型コンパレータ
US6946894B2 (en) * 2003-06-12 2005-09-20 Winbond Electronics Corporation Current-mode synapse multiplier circuit
US7046071B1 (en) * 2003-08-04 2006-05-16 Xilinx, Inc. Series capacitor coupling multiplexer for programmable logic devices
JP2005286477A (ja) * 2004-03-29 2005-10-13 Renesas Technology Corp データスライサ
US7131092B2 (en) * 2004-12-21 2006-10-31 Via Technologies, Inc. Clock gating circuit
JP5843527B2 (ja) 2011-09-05 2016-01-13 キヤノン株式会社 光電変換装置
JP5529214B2 (ja) * 2012-06-28 2014-06-25 株式会社アドバンテスト 試験装置用の電源装置およびそれを用いた試験装置
US11296708B2 (en) 2019-12-27 2022-04-05 Kepler Computing, Inc. Low power ferroelectric based majority logic gate adder
US11018672B1 (en) 2019-12-27 2021-05-25 Kepler Computing Inc. Linear input and non-linear output majority logic gate
US10944404B1 (en) 2019-12-27 2021-03-09 Kepler Computing, Inc. Low power ferroelectric based majority logic gate adder
US11374574B2 (en) 2019-12-27 2022-06-28 Kepler Computing Inc. Linear input and non-linear output threshold logic gate
US11922131B2 (en) 2020-10-08 2024-03-05 Applied Materials, Inc. Scalable, multi-precision, self-calibrated multiplier-accumulator architecture
US11681776B2 (en) * 2020-10-08 2023-06-20 Applied Materials, Inc. Adaptive settling time control for binary-weighted charge redistribution circuits
US11165430B1 (en) 2020-12-21 2021-11-02 Kepler Computing Inc. Majority logic gate based sequential circuit
US11381244B1 (en) 2020-12-21 2022-07-05 Kepler Computing Inc. Low power ferroelectric based majority logic gate multiplier
US11290112B1 (en) 2021-05-21 2022-03-29 Kepler Computing, Inc. Majority logic gate based XOR logic gate with non-linear input capacitors
US11705906B1 (en) * 2021-05-21 2023-07-18 Kepler Computing Inc. Majority logic gate having ferroelectric input capacitors and a pulsing scheme coupled to a conditioning logic
US11303280B1 (en) 2021-08-19 2022-04-12 Kepler Computing Inc. Ferroelectric or paraelectric based sequential circuit
US11705905B1 (en) 2021-12-14 2023-07-18 Kepler Computing, Inc. Multi-function ferroelectric threshold gate with input based adaptive threshold
US11664370B1 (en) 2021-12-14 2023-05-30 Kepler Corpating inc. Multi-function paraelectric threshold gate with input based adaptive threshold
US11652482B1 (en) 2021-12-23 2023-05-16 Kepler Computing Inc. Parallel pull-up and pull-down networks controlled asynchronously by threshold logic gate
US11855627B1 (en) 2022-01-13 2023-12-26 Kepler Computing Inc. Asynchronous consensus circuit using multi-function threshold gate with input based adaptive threshold
US11750197B1 (en) 2022-04-20 2023-09-05 Kepler Computing Inc. AND-OR-invert logic based on a mix of majority OR minority logic gate with non-linear input capacitors and other logic gates
US11765908B1 (en) 2023-02-10 2023-09-19 Kepler Computing Inc. Memory device fabrication through wafer bonding

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2536922A1 (fr) * 1982-11-26 1984-06-01 Efcis Comparateur logique a plusieurs fonctions
FR2599526A1 (fr) * 1986-05-29 1987-12-04 Centre Nat Rech Scient Additionneur mos et multiplicateur binaire mos comprenant au moins un tel additionneur
US4760346A (en) * 1986-09-30 1988-07-26 Motorola, Inc. Switched capacitor summing amplifier
JPS6481082A (en) * 1987-09-24 1989-03-27 Fuji Photo Film Co Ltd Arithmetic circuit
JPH01106517A (ja) * 1987-10-19 1989-04-24 Mitsubishi Electric Corp 比較回路
EP0510604A3 (en) * 1991-04-23 2001-05-09 Canon Kabushiki Kaisha Semiconductor device and method of manufacturing the same
EP0510667B1 (en) * 1991-04-26 1996-09-11 Canon Kabushiki Kaisha Semiconductor device having an improved insulated gate transistor
JPH05196659A (ja) * 1991-11-08 1993-08-06 Yamaha Corp チョッパ型比較器
US5341050A (en) * 1992-03-20 1994-08-23 Hughes Aircraft Company Switched capacitor amplifier circuit operating without serially coupled amplifiers
JPH0629850A (ja) * 1992-05-11 1994-02-04 Takayama:Kk Ａ／ｄコンバータ
JP3055739B2 (ja) * 1993-01-13 2000-06-26 シャープ株式会社 乗算回路
US5461381A (en) * 1993-12-13 1995-10-24 Motorola, Inc. Sigma-delta analog-to-digital converter (ADC) with feedback compensation and method therefor
DE4402952A1 (de) * 1994-02-01 1994-06-23 Tobias Sander Verfahren zur Analog - Digital - Wandlung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114353941A (zh) * 2020-10-12 2022-04-15 茂达电子股份有限公司 高线性度数字调控的光传感器和方法
CN114353941B (zh) * 2020-10-12 2023-12-29 茂达电子股份有限公司 高线性度数字调控的光传感器和方法

Also Published As

Publication number Publication date
KR100485301B1 (ko) 2005-11-22
DE69529388T2 (de) 2003-06-12
EP0709794B1 (en) 2003-01-15
DE69529388D1 (de) 2003-02-20
KR960015153A (ko) 1996-05-22
US5835045A (en) 1998-11-10
EP0709794A2 (en) 1996-05-01
EP0709794A3 (en) 1997-07-23

Similar Documents

Publication Publication Date Title
CN1132371A (zh) 半导体器件和运算器件、信号转换器和信号处理系统
CN1201164C (zh) 磁场传感器
CN1166065C (zh) 具有节能电路的模数转换器及其控制方法
CN1301588C (zh) 温度补偿型振荡器
CN1183499C (zh) 驱动电路及驱动方法
CN100350739C (zh) 电路
CN101040441A (zh) 采样保持电路以及使用该电路的流水线模数转换器
CN1437083A (zh) 基准电压发生电路和方法、显示驱动电路、显示装置
CN1783958A (zh) 用于检测物理量分布的半导体设备及电子装置
CN101043207A (zh) 差动放大器、数模转换器以及显示装置
CN1645918A (zh) 半导体装置及其控制方法、信号处理方法和电子设备
CN1677846A (zh) 差动放大器、数字/模拟转换器和显示装置
CN1697323A (zh) 计数器、模数转换方法和转换器、半导体器件及电子装置
CN1941616A (zh) 差动放大器、数字模拟变换器以及显示装置
CN1254456A (zh) 输出缓冲电路
CN1722212A (zh) 模拟缓冲器及其驱动方法，具有该缓冲器的显示设备
CN1540870A (zh) 比较电路和偏置补偿装置
CN1521714A (zh) 显示装置的驱动电路
CN1134564A (zh) 半导体器件，具有该器件的电路，和相关计算装置，信号转换器和利用该电路的信号处理系统
CN1129065C (zh) 一种半导体器件、算术逻辑及使用它们的信号处理系统
CN1133293C (zh) 扩频通信方式中的信号接收装置
CN1503452A (zh) 半导体装置及其驱动方法
CN1280763C (zh) 半导体装置的驱动方法
CN1272763C (zh) 显示装置
CN1526200A (zh) 电平变换电路

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication