CN1761158A

CN1761158A - 模数转换器

Info

Publication number: CN1761158A
Application number: CNA2005101126366A
Authority: CN
Inventors: 安德鲁·詹姆士·克林吉安
Original assignee: Wolfson Microelectronics PLC
Current assignee: Core Logic International Ltd; Cirrus Logic International UK Ltd; Cirrus Logic International Semiconductor Ltd
Priority date: 2004-10-11
Filing date: 2005-10-11
Publication date: 2006-04-19
Anticipated expiration: 2025-10-11
Also published as: GB2419047B; US20060077086A1; GB0422560D0; TW200633396A; CN100527632C; US7106240B2; GB2419047A

Abstract

描述了一种再循环类型的模数转换器(ADC)。在一实施例中，ADC包括三个存储和残余确定单元，其可与运算放大器及合适的比较器装置合作以再次提供用于模数转换的残余信号。为增强在循环开始时的建立，第一存储和残余确定单元被使用一次，而其余再循环在其它两个存储和残余确定单元中进行。另一实施例提供一种再循环ADC级，包括多个电容器排组，其可操作以接通和断开与ADC级的其它元件的连接，以便再循环用于计算数字输出的另外的位的残余值。每个排组包括多个电容器，及用于依次将每个排组与所述其它元件连接的合作开关装置。

Description

模数转换器

技术领域

本发明涉及一种模数转换器(ADC)，且具体而言涉及一种再循环或算法ADC。

背景技术

管线ADC如今普遍用于需要以1MHz到100MHz采样速率的10到16位分辨率的应用，例如用于数字化CCD或CMOS线或面图像传感器的输出，或者用于数字化模拟视频信号。基本的管线ADC包括级联的几个级。每个级使用比较器来提取最高有效位，且然后该级减去对应于所提取位的模拟信号，并且放大剩余残余，以便下一级使用。一般通过使用多个比较器，每级提取多于一位。而且，某些设置允许每个级的输入的超范围(over-ranging)适应比较器偏移，从而若每个级减去精确量并给出精确模拟增益，则最终的数字输出转换保持精确。一般使用开关电容器技术将这些ADC实施在CMOS中。然而，亦使用过其它技术，如开关电流。

在实际中，特别是在输入信号振幅可广泛变化的情况下，与图像传感器或通信链路一样，一般的实施具有之前为具有可控增益的放大器，称为可编程增益放大器(PGA)。该增益常常是数字可控的，但在一些系统中可由其它装置控制，如电压控制或电流控制。

PGA被控制成放大或衰减输入信号以使它的振幅用完ADC的全尺度输入范围的基本部分(在可行的情况下尽可能多)。以这种方式，相对于信号源，涉及该信号源的ADC热噪声被成比例地保持尽可能低，并且因此其影响被最小化；同样，提供给ADC的信号被最大化。这样，通过使用PGA，有可能利用ADC的全有效分辨率。

为了不降低ADC的性能，PGA应当至少与ADC一样为线性。PGA还应当可操作以线性地且快速地适应于(settle into)ADC的输入阻抗，并且在所设定的增益值的宽范围内保持该适应行为。同样，CMOS开关电容器技术常常用于该PGA，尽管替换亦是可能的，如运算放大器电路，其使用多抽头电阻器梯(multiple-tapped resistor ladder)，或双极乘法器元或其它压控放大器。

PGA运算放大器常常可提供比ADC运算放大器大的设计挑战。需要具有足够的增益带宽以在最大增益(比方说20dB或更大)典型地以采样周期的一半精确地建立，但当以较高的反馈因子配置以给出小于一的闭环增益时必须保持稳定。PGA运算放大器的涉及输入的噪声低亦是必要的，即使是在放大小输入信号时，并且其周围的电容器或电阻器将具有低阻抗以使噪声最小。因此，操作电流常常将与ADC中的所有放大器的一样大。尽管ADC中的运算放大器亦必须在采样周期的一半内建立，它们可针对固定闭环增益而被最优化，并且将仅接收经放大的输入信号，因此可以是较高的噪声并且驱动较高阻抗的电路，因而功率最小化将较不关键。而且，PGA必须建立至(settle to)ADC的全分辨率，而ADC运算放大器仅必须建立至随后级的分辨率。

例如，对于10Ms/s的采样速率，采样周期将是100ns。这样，PGA将需要在50ns内建立至ADC的分辨率内(比方说14位)，所述50ns是该采样周期的一半。假定单极建立模型，这意味着在50ns内建立至10个时间常数，即以5ns的时间常数，或者30MHz的闭环带宽。如果PGA被设置为增益10，这因而需要具有近似300MHz的开环增益带宽的运算放大器，但在闭环增益＜＜1稳定。

在实际中，考虑到时钟欠重叠，可用的建立时间(settling time)可小于50ns，并且转换(slewing)、时钟注入效应(clock injection effects)、或其它二阶效应可能需要更快的运算放大器。

这固有地比在ADC中难以实现，所述ADC具有例如2的闭环增益，因此需要60MHz的增益带宽并且仅需要针对常数增益A＝2是稳定的。

每级提取一位的n位管线ADC需要n个分离的级，每个包括运算放大器、比较器和开关电容器阵列。这使用相当大的硅面积，每个级增加了晶片成本，但这些ADC在制造成本很重要的高容量(high-volume)消费者设备中常常是需要的。而且每个级消耗功率，而诸如数字相机的许多应用是电池供电的便携式设备，因此低功率是重要的。每级提取多于一位的管线ADC具有较少的级，但每个级较为复杂、消耗较多的面积和较多的功率，因此就功率和面积而言的净节省是有限的。

这样，理想的将是以固态装置的工作面积(active area)的改进使用来获得管线ADC的性能。进一步理想的将是以改进的功耗来获得管线ADC的性能。

在可以利用改进的功耗来实现固态装置的工作面积的改进使用的情况下，在某些情形中，可能需要牺牲这些性能准则上的改进以有利于其它性能准则，如噪声、分辨率和/或线性度方面的改进性能。

对于给定的制造技术，存在一性能阈，在该阈，对于设计者来说越来越难以获得较高的速度或较好的性能而不消耗大量的额外功率或者需要复杂且消耗面积的拓扑或需要特别的技能和新电路技术的发明。然而，使用一般的0.35μm CMOS，对于本领域的适当技术人员来说，非常有可能设计能够在实施以(比方说)12位分辨率、工作直至30Ms/s的ADC中使用的运算放大器而不达到该性能阈。

对于处于较低采样速率的应用，比方说3Ms/s，一种可能性是在连续的30Ms/s时钟循环中使用相同的适度设计的30Ms/s放大器来实施连续级的处理，而不是为每个级专用仅以3Ms/s工作的放大器。这导致类似于循环(亦称为再循环或算法)ADC的电路体系结构。对于给定的采样速率，这需要较快的建立，因为用于n级的所有处理都需要压缩在一个采样时钟循环。主要问题在于，现在PGA必须以3Ms/s采样速率的小部分来驱动输入电容器。

现在将对与现有技术的特定实施例相当的电路设计的实例加以描述，其中有对其特征、操作和某些缺点的讨论。

图1a示出开关电容器PGA 10，其驱动每级1位的开关电容器管线ADC 20，ADC 20每级提取1位。管线ADC的一个级22被详细示出，而第二级示意性地示出，应理解另外的级待添加至该级的输出，直至达到所需的分辨率。

开关电容器PGA 10包括运算放大器12，其非反相输入系于地。可变输入电容Ca1的一个端子经由开关Sw1连接到在使用中其上接收输入信号Vin的输入。另一个开关Sw3位于输入电容Ca1的同一端和地之间。另外的开关Sw4将输入电容Ca1的另一端子连接至地，并且另外的开关Sw2将后一端子连接到运算放大器12的反相输入。在使用中，开关Sw1和Sw4在收到时钟信号φ1时闭合，如所标记的，并且开关Sw2和Sw3在收到另一个时钟信号φ2时闭合。

系统由这些二阶段(two-phase)、非重叠时钟φ1、φ2来驱动，其时序图在图1b中示出。由于所述时钟是非重叠的，依赖于成为高的时钟信号之一的动作在依赖于成为高的另一时钟信号的动作之前完成，因为所述两个时钟信号从不同时为高。在以下描述中为方便起见，φ1成为高的阶段(phase)表示为“阶段φ1”，而φ2成为高的阶段类似地表示为“阶段φ2”。

第二反馈电容Ca2连接在运算放大器12的输出和反相输入之间，并且亦在阶段φ1闭合的开关Sw5跨接在该反馈电容Ca2。

管线ADC 20的所示第一级22包括另外的运算放大器24，其非反相输入系于地。该级亦分别包括第一和第二输入电容器C1a和C1b，以及以通常方式的快闪ADC 26和DAC 28。快闪ADC将其输入与一个或多个基准电平比较，所述基准电平可包括地。它可被当作一个或多个比较器的集合。快闪ADC 26的输出连接到DAC 28的输入并且亦包括从ADC级22提取的位的输出。DAC 28的输出经由在阶段φ1开关的开关Sw9反馈到第一输入电容器C1a的一端。第一输入电容器的同一端经由在阶段φ2开关的开关Sw8连接于至级22的输入，其接收从输入PGA 10输出的信号Vsig。

另一个输入电容器C1b的一个端子经由阶段φ2开关Sw7连接到级22的同一输入。该端子亦经由另外的阶段φ1开关Sw6连接到运算放大器24的输出。

第一输入电容器C1a的另一个端子经由阶段φ2开关Sw13连接至地，并且经由另一阶段φ1开关Sw12连接到运算放大器24的反相输入。类似地，第二输入电容器C1b的另一个端子经由阶段φ2开关Sw11连接至地，并且经由另一阶段φ1开关Sw10连接到运算放大器24的反相输入。

所述反相输入经由阶段φ2开关Sw14进一步连接到运算放大器24的输出；级输入Vsig经由另一阶段φ2开关Sw15馈送到快闪ADC 26中。在该实例中，其是1位快闪ADC，功能等价于简单的比较器，其感测输入电压Vsig大于或小于地。其数字输出驱动DAC 28，在此情况下为简单的1位DAC，其递送等于+Vref或-Vref的转换结果信号或电压，这取决于Vsig的极性。

参照图1b的时序图，所述PGA的开关Sw1、Sw4和Sw5由第一时钟信号φ1驱动闭合。开关Sw2和Sw3由第二时钟信号φ2驱动闭合，如图1a所示。

现在将描述所述输入PGA的操作。在阶段φ1，通过闭合如所示的开关Sw1和Sw4，输入电容Ca1在Vin和地之间被充电。同时，电容Ca2由跨在其端子上的闭合的开关Sw5放电，并且经由通过该开关Sw5所形成的短路，运算放大器反相输入由运算放大器12驱动至虚地。

在另一阶段φ2，当阶段φ1开关断开时，Ca1的输入侧通过闭合适当的开关Sw2和Sw3而接地，并且通过将Ca1的电荷传递到Ca2上，运算放大器迫使Ca1的另一端(通过闭合阶段φ2开关Sw2而连接于其)到虚地。通过Ca1和Ca2的公用节点上的电荷守恒，运算放大器输出Vsig＝(Ca1/Ca2)*Vin。PGA 10的增益通过改变Ca1和Ca2来设定-在实际实施中，其每个通常将通过由CMOS开关选择的并联电容器排组(bank)来实施。

现在将描述ADC的级1的操作。在阶段φ2，输入PGA的运算放大器12亦经由阶段φ2开关Sw7、Sw11、Sw8和Sw13将ADC输入电容器C1a、C1b充电至Vsig。这是管线ADC的熟知的采样步骤。

在ADC的级1，在阶段φ2期间，运算放大器24由开关sw14复位以将其反相输入上的寄生现象(parasitics)放电至地。

然后，先前闭合的开关Sw7、Sw11、Sw8、Sw13和Sw14断开，从而保持存储在电容器C1a和C1b上的Vsig。这是“保持”步骤，且因此该设置是ADC的熟知的“采样和保持”方面。

在接下来的阶段φ1，C1a的Vsig端借助于阶段φ1开关Sw9开关至Vdac，并且C1b的Vsig端借助于对应的阶段φ1开关Sw6连接至运算放大器输出Vout1。这些电容器的另一端分别经由开关Sw10和Sw12连接至在运算放大器反相输入所创建的虚地。

与可连接至级输入的板相对的Ca1和C1b的板上的总电荷因而是Vdac*C1a+Vout1*C1b。然而，在先前阶段φ2结尾时这些板上的总电荷是Vsig*(C1a+C1b)。使这些电荷相等，得到：

Vdac*C1a+Vout1*C1b＝Vsig*(C1a+C1b)

在该实例中，C1a被选择成与C1b相等，因此：

Vdac+Vout1＝2*Vsig

因此

Vout1＝2*Vsig-Vdac

例如，如果Vsig＝+Vref，则Vdac＝+Vref，并且Vout1＝+Vref。

如果Vsig＝+10mV，则Vdac＝+Vref，因此Vout1＝20mV-Vref。

如果Vsig＝-10mV，则Vdac＝-Vref，因此Vout1＝-20mV+Vref。

传递特性在图2a中示出。该残余信号2*(Vsig+/-Vref/2)在φ1对ADC第二级的输入电容器充电，从而准备好又在接下来的阶段φ2给出其输出。

该设置所具有的缺点是，除非快闪ADC比较器的输入偏移小于1LSB(对于14位，Vref＝1V，1LSB＝1W16384＝60μV，就对合理响应时间所需的偏移电压和过驱动来说其是不实际的)，级1的极限输出将超过或不达到后续处理的全尺度输入范围，因此在输入被扫过信号范围时，整个管线ADC将展示遗漏或复制的码。这对于传递特性的影响在图2b中示出。

为避免这一点，对该设置的众所周知的修改将快闪ADC 26中的单个比较器替换成具有阈+/-(Vref/2)的比较器对，其可被当作二阈比较器，并且将二电平DAC替换成具有三个可能转换结果或输出的三电平DAC：

Vdac＝{-Vref，0，+Vref}.

该修改的传递函数在图2c中示出。如果存在比较器误差，则对应管线级的输出将超过+/-Vref，但由于随后级的有用输入范围现在被扩展经过+/-Vref，这仅仅改变了在下游生成以补偿的码，且因此可校正比较器中的合理误差。该技术已知为数字误差校正(DEC)。

DEC亦放松比较器输入过驱动规范，这是因为存在用于比较器的“无关(don’t care)”电平的宽带，例如+/-(Vref/10)或100mV，而不是1LSB或60μV。这样，简单的比较器就足以对较大的过驱动迅速做出反应，并因此可设计成几乎在φ2的结尾对输入采样，并且准备好在非重叠时钟φ1的起始时驱动DAC，从而允许PGA运算放大器(或在多级转换器的以后级的情况下，ADC运算放大器)有最大的时间来建立，即输入信号采样周期的几乎一半。

如以上所述，进一步的修改是通过使用给出较少但较复杂的级并由此在对功率、面积和性能的最优化中引入额外的自由度的较高分辨率快闪ADC(或多阈比较器)和DAC，每级提取两个或更多位。为说明这个变化，图3示出包括用于每级提取2位的电容器排组结构40的ADC级。

在所述电容器排组结构中，提供了五个电容器C1a、C1b、C1c、C1d和C1e。四个电容器(C1a到C1d)中的每个的第一端子经由在第一时钟阶段φ1闭合的开关(分别为Sw29、Sw26、Sw25、Sw22)连接到Vdac。所述四个电容器(C1a到C1d)中的每个的同一端子经由在第二时钟阶段φ2闭合的开关(分别为Sw28、Sw27、Sw24、Sw23)连接到Vsig。

所述四个电容器中的每个的另一个端子与第五电容器C1e的端子一样，每个经由在第一时钟阶段φ1闭合的相应的开关(Sw39、Sw36、Sw35、Sw32、Sw30)连接到运算放大器24的反相输入。所述五个电容器端子亦经由在第二时钟阶段φ2闭合的相应的开关(Sw38、Sw37、Sw34、Sw33、Sw31)连接至地。

第五电容器C1e的相对端子经由在第一时钟阶段φ1闭合的开关Sw20连接到运算放大器24的输出。该输出亦经由在第二时钟阶段φ2闭合的开关Sw21连接至地。

复位开关Sw40跨运算放大器的输出和反相输入而连接，在复位阶段φR期间闭合。

级输入Vsig经由另一个阶段φ2开关Sw41馈送到快闪ADC中，其数字输出驱动DAC，递送转换结果信号或电压Vdac。

在该实例中，快闪ADC电平是-3/4*Vref、-1/4*Vref、+1/4*Vref和+3/4*Vref，并且电容器阵列由4个相等输入电容器C1a、C1b、C1c、C1d和第五电容器C1e组成，第五电容器C1e由此在第一时钟阶段φ2接地，然后在交替的时钟阶段φ1被切换入反馈，而输入电容器连接到DAC，其输出是{-Vref，-Vref/2，0，+Vref/2，+Vref}之一。

图3中所示的DAC可包括电阻器分压器以产生这些电平。可替换地，为避免该分压器，在阶段φ1对C1a、C1b、C1c、C1d的开关可通过如下来修改：添加由DAC控制字来控制的额外开关，从而根据所述DAC控制字以(4，0)(3，1)(2，2)(1，3)(0，4)的组合将它们开关至+Vref和-Vref，以产生对应于-Vref，-Vref/2，0，+Vref/2，+Vref的净电荷(即-Vref*Ctot，-Vref/2*Ctot，...，其中Ctot＝C1a+C1b+C1c+C1d)。这些开关可以是直接受控于所述DAC控制字的额外串联开关，或者可以是如所示直接连接在+/-Vref和相应电容器之间但受控于从所述DAC字得出的位并且以适当的时钟阶段来选通的开关Sw29等。

尽管以上参照图1到3所述的实例全部依赖于提供几个级来构建所需分辨率的ADC，将有利的是减小运算放大器和电容器排组的数量以减小芯片面积和总功耗，特别是针对完全处于技术的速度能力之内的所需采样速率。

“Efficient Circuit Configurations for Algorithmic Analog to DigitalConverters”(K.Nagaraj，IEEE Trans.On Circuits and Systems II vol.40 No.12，1993年12月)描述了一种再循环ADC设置，其中电容器排组被用于存储残余电压以便于重新提供给转换装置。

图4示出类似的设置，提供了与图1中所示ADC 20相同的简单功能，但使用仅一个放大器和快闪ADC。该示意图类似于图1，但添加了第二电容器排组C2a、C2b。

这样，如图4中所示，DAC 28的输出经由在阶段φ1开关的开关Sw59反馈到第一输入电容器C1a的一端。第一输入电容器的同一端经由在阶段φ2开关的开关Sw58连接到节点A，该节点经由在阶段φ2的子阶段φ2x闭合的开关Sw51连接于到级22(其接收从输入PGA 10输出的信号Vsig)的输入，并且经由在阶段φ2的子阶段φ2y闭合的开关Sw50连接到运算放大器24的输出。

该排组中的另一个输入电容器C1b的一个端子经由阶段φ2开关Sw57连接到级22的同一节点A。该端子亦经由另外的阶段φ1开关Sw56连接到运算放大器24的输出。

第一输入电容器C1a的另一个端子经由阶段φ2开关Sw68连接至地，并且经由另一个阶段φ1开关Sw69连接到运算放大器24的反相输入。类似地，第二输入电容器C1b的另一个端子经由阶段φ2开关Sw67连接至地，并且经由另一个阶段φ1开关Sw66连接到运算放大器24的反相输入。

另一个电容器排组C2a、C2b在反阶段(anti-phase)被钟控到原始ADC输入排组C1a、C1b。这是由于DAC 28的输出经由在阶段φ2y开关的开关Sw55反馈到该排组的第一输入电容器C2a的一端而发生的。第一输入电容器C2a的同一端经由在阶段φ1开关的开关Sw54连接到运算放大器24的输出。

该排组中的另一个输入电容器C2b的一个端子经由阶段φ1开关Sw53连接到运算放大器24的输出。该端子亦经由另外的阶段φ2y开关Sw52连接到运算放大器24的输出。

第一输入电容器C2a的另一个端子经由阶段φ1开关Sw64连接至地，并且经由另一个阶段φ2y开关Sw65连接到运算放大器24的反相输入。类似地，第二输入电容器C2b的另一个端子经由阶段φ1开关Sw63连接至地，并且经由另一个阶段φ2y开关Sw62连接到运算放大器24的反相输入。

开关Sw60在阶段φ2将在节点A处的电压提供给快闪ADC 26，而在阶段φ1，将运算放大器的输出上的电压借助于开关Sw61提供给快闪ADC 26。

跨运算放大器的复位开关Sw70亦被提供。

图5a示出适当的钟控方案，在此为简单起见仅示出6位转换。

基础的操作原理是电容器C2a、C2b在一个阶段对运算放大器的输出采样，该输出基于由对应于DAC输出或转换结果信号Vdac的C1a上的电荷所产生的当前在C1b上的电荷以及由于先前运算放大器输出所导致的先前在C1a和C1b上的电荷。然后在下一阶段，C1a、C1b基于存储在C2a、C2b上的先前运算放大器输出和更新的Vdac来对运算放大器输出采样。这以再循环方式继续，直到已达到所需的分辨率程度。

现在将参照示出适当钟控方案的图5a来描述图4的设置的操作。

a)在转换循环的第一阶段(φ2x)，Vsig经由在级输入上插入的附加开关Sw51对C1a和C1b充电。快闪ADC对该Vsig采样并锁存其输出以便于以后由DAC使用。在该阶段的结尾，C1a、C1b被切断以存储所采样的Vsig。

b)然后，运算放大器由φR来复位。对于该第一阶段，该动作将与以上的φ2x阶段同时进行，这是因为运算放大器输出不被使用，但在后续阶段，这将使所需运算放大器输出短路(short out)。这样，在所示的实例中，阶段φR包括一信号，其针对所有循环在完成阶段φ1、φ2x和φ2y的每个之后闭合复位开关，如图5a所示。

c)在下一阶段φ1，残余2*(Vsig+/-Vref/2)出现在运算放大器输出上。这是以针对图1所述的类似方式而产生的，其中C1b用作反馈电容器并且C1a由DAC驱动，它本身由先前锁存的快闪ADC输出驱动。快闪ADC对运算放大器输出信号采样，并且再次锁存其输出以便于以后由DAC使用。运算放大器输出被轮转馈送(fed round)以对C2a和C2b充电。然后所有电容器在该阶段的结尾再次被隔离。

d)然后运算放大器复位(通过闭合开关φR)，为下一阶段作好准备。

e)在下一阶段φ2y，C2b用作反馈电容器，C2a由DAC根据先前快闪ADC输出来驱动，并且运算放大器经由开关Sw50(其中在φ2x闭合的Vsig开关Sw51，在该阶段断开)将接下来的残余递送到C1a、C1b。

f)然后运算放大器再次复位(φR)，为下一阶段φ1作好准备。

g)在下一阶段φ1，如(b)所配置的，接下来的残余出现在运算放大器，并且被反馈到C2a、C2b。所述循环然后从(d)继续，直到提取了所需数量的位。

h)一旦已经提取所需数量的位，则整个过程以Vsig的新采样从步骤(a)重新开始。

以上针对图4描述的循环每个阶段包括一个复位，类似于图1中的运算放大器复位。然而，没有必要每个循环都复位。在该实施例的理想实施中，将理解仅有必要在操作恰好开始时复位运算放大器，例如在上电时，这是因为运算放大器反相输入将在每个阶段结束之前建立回到很接近于虚地电压，此时那个节点上的电容器被切断，使反相输入电压保持不变，仍处于它所复位到的电压，并因此不需要另外的复位。

然而，运算放大器的不完全的建立，连同那个节点上的寄生电容，可导致从一个阶段传播到下一个阶段的某种残余虚地信号电荷。假定在输出建立到小于1LSB，并且寄生电容小于信号电容，该效应将在几个转换期间是可忽略的，但在成千的转换内，所得到的误差可能积累。还有，存在其它二阶效应的可能性，如通过开关时钟馈通的某种电荷抽运。此外，在该节点上将会有与真实开关关联的某种小但非零的泄漏电流。

因此，通常方便的是在时钟阶段φ2x期间，每个完整的转换复位一次，在此情况下图5b的钟控设置是可能的，从而给出用于每个阶段的几乎完整的半采样周期而不是仅四分之一采样周期。为了转换N位，需要N/2个时钟循环。因此，12位5Ms/s转换器将需要6x5Ms/s＝30Ms/s的时钟，并且运算放大器在小于1/(2*30Ms/s)＝16.7ns内建立，与较常规的30Ms/s多级管线转换器相同。

将理解，快闪ADC中的比较器需要每半循环进行采样。典型地，这样的快闪ADC将包括钟控的比较器，其需要每个循环之前的复位阶段。将有可能使用并联的两个快闪ADC，在交替的阶段上来复位每个。可替换地，并且优选地，假定所述ADC将如以上所讨论的很快地以足够的精度做出响应，则可引入ADC时钟，示为φRS。然后当φRS低时快闪ADC复位，其可操作以在φRS的上升沿采样，并且在φRS的下降沿将数据锁存到DAC控制字中。时钟φRS在φ2的下降沿或在其之前不久上升，并且在φ1的上升沿或在其之前不久下降。

注意以上方案可容易地扩展以允许通过将快闪ADC比较器电平设置成+/-Vref/2并将Vdac设置成{-Vref，0，Vref}借助以上所述的DEC来进行比较器偏移校正。

在图4的设置中，在前的PGA仍仅具有φ2x的宽度(在该实例中16.7ns)，以适应于ADC输入电容器。如以上所讨论的，理想的是使可用于PGA放大器建立的时间最大，以减小其所需的增益带宽要求并因此减小其面积和功率要求。

通过拉长包括φ2x的初始阶段的接通时间(on-time)可获得某种改进，但对于给定的输入采样速率，这意味着减少用于其余转换阶段的时间，因此仅获得了有限的改进，而没有将用于以后级的可用建立时间减小到16.7ns以下很多。

发明内容

本发明的一个方面通过以下改进了再循环或算法ADC的先前实施例：将电容器和开关的使用结合到ADC中以允许在ADC中使用仅一个放大器，如运算放大器，同时仍允许用于对应PGA的采样周期的大部分适应于ADC输入。

本发明的另一个方面提供了一种具有用于单个放大器如运算放大器的两个反馈单元的再循环ADC，特征在于在具有初始采样的初始步骤中使用第三反馈单元。以这种方式，作为整个转换循环的部分的建立时间可减小。

本发明的另一个方面提供了一种使用再循环方法将模拟信号转换成数字等价的方法，并且其中第一再循环装置在第一循环中使用，而第二和第三再循环装置在后续转换循环中交替使用。

本发明另外的方面提供了一种设备，其可操作以接收模拟信号并且作为响应，产生在给定时刻与所述模拟信号的振幅值等量的数字信号，所述设备包括：再循环模数转换器，包括快闪转换装置；和残余确定装置，具有第一和第二存储装置，其可交替操作以一方面存储用于提供给所述快闪转换装置的电压而另一方面接收残余确定装置的操作结果。所述设备进一步包括开关装置，其可操作以将所述存储装置之一开关成第一和第二接收模式之一，在第一模式中，所述开关装置可操作以接收要转换的模拟信号，并且在所述第二模式中，所述开关装置又可操作以接收残余确定装置的操作结果。

附图说明

现在将仅通过举例，参照附图并根据对其它ADC的实例的以上描述来描述本发明的特定实施例。在附图中：

图1a示出模数转换系统的电路图，包括开关电容器PGA，该开关电容器PGA驱动每级1位的开关电容器管线ADC，所述ADC每级提取1位；

图1b示出用于图1a中所示设置的时序图；

图2a示出在图1a中示出的ADC级的传递特性；

图2b示出在图1a中示出的ADC级的第一修改的传递特性；

图2c示出在图1a中示出的ADC级的第二修改的传递特性；

图3示出包括用于每级提取2位的电容器排组结构的ADC级的电路图；

图4示出包括用于每级提取2位的可替换电容器排组结构的ADC级的电路图；

图5a示出用于图3中所示设置的钟控方案；

图5b示出用于图4中所示设置的钟控方案；

图6示出根据本发明第一实施例的再循环ADC级的电路图；

图7示出根据本发明第二实施例的再循环ADC级的电路图；

图8示出控制图7中所示再循环ADC的操作的时序图；

图9示出根据本发明第三实施例的再循环ADC级的电路图；

图10示出根据本发明第四实施例的再循环ADC级的电路图；并且

图11示出控制图10中所示再循环ADC的操作的时序图。

具体实施方式

图6的电路示出ADC的再循环级，类似于图4中所示，但具有功能和操作上的区别。表1示出图4和图6的设置的某些开关的功能等价之间的对应关系。

表1

图4	图6
图4	图6	Sw52	Sw84
Sw53	Sw85	Sw52	Sw84
Sw53	Sw85	Sw54	Sw86
Sw55	Sw87	Sw54	Sw86
Sw55	Sw87	Sw56	Sw92
Sw59	Sw97	Sw56	Sw92
Sw59	Sw97	Sw61	Sw98
Sw62	Sw80	Sw61	Sw98
Sw62	Sw80	Sw63	Sw81
Sw64	Sw82	Sw63	Sw81
Sw64	Sw82	Sw65	Sw83
Sw66	Sw88	Sw65	Sw83
Sw66	Sw88	Sw67	Sw89
Sw68	Sw90	Sw67	Sw89
Sw68	Sw90	Sw69	Sw91
Sw70	Sw101	Sw69	Sw91

结构差异是与分别由φ2x、φ2y驱动的其它开关(Sw50、Sw51)串联的连接到Ca1、C1b和快闪ADC的φ2开关(Sw57、Sw58、Sw60)已经替换成连接到φ2x、φ2y的并联开关(Sw93、Sw94；Sw95、Sw96；Sw99、Sw100)。由于φ2等价于φ2x.OR.φ2y，该连接是等价的。开关的总数增加一，但每个开关可具有较高的接通电阻并由此占据较小的面积。

该设置的优点是不需要对被提供给所述设备的时序信号的附加修改。如以上所讨论的，该电路需要在前的PGA在一个时钟阶段φ2x内，比方说16ns内适应于电容器C1a、C1b。

图7示出根据本发明另外的实施例的电路，其结合在图8中示出的时钟阶段，允许较多的用于该PGA建立的时间。与图6中所示的设置相比，第三电容器阵列C3a、C3b和关联开关被添加并且施加给C1a、C1b开关的时钟阶段被修改以使C1a、C1b现在仅用于对输入采样并产生存储在C2a、C2b上的第一残余。利用由适当时钟阶段开关驱动的开关，C3a、C3b取代C1a、C1b被使用，与C2a、C2b交替，用于完整转换循环的所有其它阶段。

现在将描述图7中所示的设备的结构。第一排组电容器C1a、C1b连接如下。电容器C1a的端子借助于在阶段φ2z闭合的开关Sw132连接到设备输入Vsig。同一端子借助于在阶段φ1z闭合的另外的开关Sw133连接到DAC 28的输出。类似地，电容器C1b的端子借助于在阶段φ2z闭合的开关Sw131连接到设备输入Vsig。同一端子借助于在阶段φ1z闭合的另外的开关Sw130连接到放大器24的输出。

第一排组电容器C1a、C1b的相对端子借助于在阶段φ2z闭合的相应开关Sw120、Sw119连接于地。这些端子亦借助于在阶段φ1z闭合的相应开关Sw121和Sw118连接到运算放大器的反相输入。

第二排组电容器C2a、C2b连接如下。电容器C2a的端子借助于在阶段φ1闭合的开关Sw128连接到运算放大器输出。同一端子借助于在阶段φ2y闭合的另外的开关Sw129连接到DAC 28的输出。类似地，电容器C2b的端子借助于在阶段φ1闭合的开关Sw127连接到运算放大器输出。同一端子借助于在阶段φ2y闭合的另外的开关Sw126连接到运算放大器输出。

第二排组电容器C2a、C2b的相对端子借助于在阶段φ1闭合的相应开关Sw116、Sw115连接于地。这些端子亦借助于在阶段φ2y闭合的相应开关Sw117和Sw114连接到运算放大器的反相输入。

第三排组电容器C3a、C3b连接如下。电容器C3a的端子借助于在阶段φ2y闭合的开关Sw124连接到运算放大器输出。同一端子借助于在阶段φ1y闭合的另外的开关Sw125连接到DAC 28的输出。类似地，电容器C3b的端子借助于在阶段φ2y闭合的开关Sw123连接到运算放大器输出。同一端子借助于在阶段φ1y闭合的另外的开关Sw122连接到运算放大器输出。

第三排组电容器C3a、C3b的相对端子借助于在阶段φ2y闭合的相应开关Sw112、Sw111连接于地。这些端子亦借助于在阶段φ1y闭合的相应开关Sw113和Sw110连接到运算放大器的反相输入。

快闪ADC输入通过在阶段φ2x闭合的开关Sw136连接到Vsig并且通过分别在阶段φ1和φ2y闭合的开关sw134、135连接到运算放大器输出。

现在在以下描述图7中所示的电路的操作。

(a)在转换循环的第一阶段(φ2，φ2x)，运算放大器由在阶段φR起作用的开关Sw137复位，并且电容器C1a、C1b经由在阶段φ2z起作用的开关Sw119、Sw120、Sw131和Sw132充电至Vsig。

同时，通过闭合开关Sw136，输入电压Vsig亦提供给快闪ADC，并且该快闪ADC在该φ2阶段结束之前不久在正φRS沿进行采样和转换，由此决定转换的第一位。

然后，阶段(φ2，φ2x)结束并且该阶段的所有上述开关重新断开。转换的第一位然后在φRS的下降沿被锁存到DAC中以给出用于在下一阶段使用的输出+/-Vref。

(b)在下一阶段(φ1，φ1z)，开关Sw118、Sw121、Sw130和Sw133闭合以连接Vdac输出和运算放大器的反相输入之间的电容器C1a及运算放大器的反相输入(虚地)和运算放大器的输出(Vout)之间的电容器C1b。这导致运算放大器输出电压Vout变为第一残余电压Vres1＝2.Vsig+/-Vref，如以上所讨论的。

此外，开关Sw127、Sw128、Sw115和Sw116闭合，使电容器C2a和C2b在运算放大器输出Vres1和地之间连接。由此将C2a和C2b充电至Vres1，存储该残余信号以便于在以后阶段使用。

同时，通过闭合开关Sw134，残余电压Vres1亦提供给快闪ADC，以将运算放大器的输出Vout带到快闪ADC输入，并且该快闪ADC在该φ1阶段结束之前不久在正φRS沿进行采样和转换，由此决定转换的第二位。

然后该阶段的所有上述开关重新断开。转换的第二位然后被锁存到DAC中以给出用于在下一阶段使用的输出+/-Vref。

(c)在下一阶段(φ2，φ2y)，开关Sw114、Sw117、Sw126和Sw129闭合，从而连接运算放大器的反相输入和DAC输出Vdac之间的电容器C2a以及运算放大器的反相输入和输出之间的电容器C2b。这导致运算放大器输出电压变为第二残余电压Vres2＝2.Vres1+/-Vref，如以上所讨论的。

开关Sw123、Sw124、Sw111和Sw112闭合，以在运算放大器输出Vres2和地之间连接电容器C3a和C3b。由此将C3a和C3b充电至Vres2，存储该残余信号以便于在以后阶段使用。

同时，开关Sw135闭合以将等于Vres2的运算放大器输出提供给快闪ADC，并且该快闪ADC在该φ2阶段结束之前不久在正φRS沿进行采样和转换，由此产生第三位。

而且，在该阶段，φ2z开关Sw119、Sw120、Sw131和Sw132可闭合以使PGA启动以将电容器C1a和C1b充电至下一Vsig电压采样，这是因为C1a和C1b已经完成其在该循环的功能。

然后除了所述四个φ2z开关，该阶段的所有上述开关重新断开。转换的第二位然后被锁存到DAC中以给出用于在下一阶段使用的输出+/-Vref。

(d)在下一阶段(φ1，φ1y)，开关Sw110、Sw113、Sw122和Sw125闭合以分别地连接，一方面作为Vdac和运算放大器的反相输入之间的输入阻抗而另一方面作为运算放大器上的反馈电容器的电容器C3a和电容器C3b(先前利用运算放大器所确定的残余电压Vres2来充电)。这导致运算放大器输出电压变为第三残余电压Vres3＝2.Vres2+/-Vref，如以上所讨论的。

通过闭合开关Sw115、Sw116、Sw127和Sw128，电容器C2a和C2b连接于Vres3和地之间。这些电容器由此存储残余电压Vres3以便于在以后阶段使用。

同时，通过闭合开关Sw134，残余电压Vres3被提供给快闪ADC，以将运算放大器的输出Vout带到快闪ADC输入，并且该快闪ADC在该φ1阶段结束之前不久在正φRS沿进行采样和转换，由此决定转换的第四位。

然后该阶段的所有上述开关重新断开。

(e)然后，在阶段(c)经历的步骤在另外的(φ2，φ2y)阶段重复以产生第四残余电压Vres4并提取第五位。

(f)最后，在另外的(φ1，φ1y)阶段，在如在阶段(d)通过开关的操作所产生的第五残余电压Vres5的基础上提取第六位。

(g)然后新的转换循环从新的(φ2，φ2x)阶段开始，如在以上的阶段(a)。

总之，因此与图5b的时钟方案相比，图8的方案包括三个额外的阶段：φ1z、φ1y、φ2z。阶段φ1z仅在紧接着输入信号采样阶段φ2x之后的阶段φ1期间是高的，并且被用于将C1a、C1b连接到运算放大器负输入。在所有其它时间，C1a、C1b自运算放大器切断，并且因此可被用于经由φ2z所驱动的开关来跟踪Vsig上的信号，所述φ2z是φ1z的非重叠的反转时钟。阶段φ1y在其余阶段φ1期间是高的，以结合阶段φ2y将C3a、C3b连接到电路中。

这意味着PGA现在具有φ2z的全持续时间而不是仅φ2x，在此期间用来建立。对于6位转换的当前实例，PGA由此潜在地具有5/6转换循环可用于驱动和适应于ADC的输入。通常，PGA将在与它驱动ADC的阶段交替的时钟阶段对其输入Vin采样，如在图1中所示。因此这将为用于驱动到PGA输入中的电路仅剩下1/6转换循环来建立。因此为了放松该在前放大器的建立要求，并且避免了将Vin连接到输入电容器的低电阻、大开关，对于一些应用，将使用比5/6低的占空度来用于φ2z。但对于Vin仅对短时间有效的其它应用(例如在以快速浏览模式从图像传感器输出提取3个像素中的一个的情况下)，全部5/6占空度必须被用于φ2z以避免PGA建立以速度来限制性能。

应指出，C2a、C2b(和C3a、C3b)可以比C1a、C1b小，因为匹配和kTC噪声约束两者均通过第一级的增益得以减小。然而，在许多情况下，它们可具有相同的大小以确保第一级噪声和失配占优，因为在该实例中第一级增益仅为2。而且，这使ADC运算放大器设计变得容易，因为其建立特性仅需要针对一个负载而优化。

这些改进的电路可被设计有或没有数字误差校正以通过适当地设置快闪ADC的输入阈和适当选择有效DAC输出信号以及适当处理所提取的数字位来使(或不使)电路对比较器偏移不敏感。例如，如以上，所述阈可设置于+/-Vref/2，并且DAC输出于{-Vref，0，+Vref}。

与管线一样，甚至与补偿比较器误差的DEC一样，对要提取的剩余部分的分辨率，实现全线性度(例如没有遗漏或复制码)需要沿模拟信号路径来维持的全精度。

特别是对于第一级，在必须将信号处理至最大分辨率的情况下，精度是由运算放大器的有限增益来影响的，但这些可由本领域的技术人员设计为比方说14位增益(84dB)高得多。

应理解该实例是六位转换器，而另外的位转换可仅扩展图8中所示的时序图来进行。

图9中示出本发明另外的实施例。该电路利用了这样的事实，即面对运算放大器反相输入的C1a、C1b电容器板在每个时钟阶段通过如下而连接到彼此相同的节点：将这些板连接在一起并且通过公用的开关将该公用节点连接到运算放大器或地。可对电容器对C2a、C2b和C3a、C3b的对应板采取类似的途径。

将理解，图9中所示的设备的各种开关将在功能上等价于在图7所示实例中所提供的开关。为了读者的利益，这些在表2中列出。

表2

图7	图9
图7	图9	Sw110，Sw113	Sw150
Sw111，Sw112	Sw151	Sw110，Sw113	Sw150
Sw111，Sw112	Sw151	Sw114，Sw117	Sw152
Sw115，Sw116	Sw153	Sw114，Sw117	Sw152
Sw115，Sw116	Sw153	Sw118，Sw121	Sw154
Sw119，Sw120	Sw155	Sw118，Sw121	Sw154
Sw119，Sw120	Sw155	Sw122	Sw140
Sw123	Sw141	Sw122	Sw140
Sw123	Sw141	Sw124	Sw142
Sw125	Sw143	Sw124	Sw142
Sw125	Sw143	Sw126，Sw127	Sw145a，sw144a
Sw128	Sw144	Sw126，Sw127	Sw145a，sw144a
Sw128	Sw144	Sw129	Sw145
Sw130	Sw146	Sw129	Sw145
Sw130	Sw146	Sw131	Sw147
Sw132	Sw148	Sw131	Sw147
Sw132	Sw148	Sw133	Sw149
Sw134	Sw157	Sw133	Sw149
Sw134	Sw157	Sw135	Sw158
Sw136	Sw159	Sw135	Sw158
Sw136	Sw159	Sw137	Sw156

在以上列出的本发明的所示实施例中，转换精度亦可对C1a、C1b等之间的电容器失配敏感。这是因为其影响了在转换的每个级中应用于信号的增益因子(在单个-位实例中为2)。利用很仔细的设备设计，特别是对于固态设备的布局，可实现比12位好的匹配。然而，为了改进的精度，之前在此公开的设备可结合可操作以给予附加精度的进一步特征。

图10示出这种设备的实例，其结合了关于图7中所示设置的修改。与以前一样，有可能辨别等价功能的开关或开关组，在考虑图10中所示设备的增强功能时，其共同在功能上等价于图7设备的开关组。这样的等价在以下的表3中列出：

表3

图7	图10
图7	图10	Sw110	Sw181
Sw111	Sw182	Sw110	Sw181
Sw111	Sw182	Sw112	Sw183
Sw113	Sw184	Sw112	Sw183
Sw113	Sw184	Sw114，	Sw185
Sw115	Sw186	Sw114，	Sw185
Sw115	Sw186	Sw116	Sw187
Sw117	Sw188	Sw116	Sw187
Sw117	Sw188	Sw118	Sw189
Sw119	Sw190	Sw118	Sw189
Sw119	Sw190	Sw120	Sw191
Sw121	Sw192	Sw120	Sw191
Sw121	Sw192	Sw122	Sw160，Sw161
Sw123	Sw162	Sw122	Sw160，Sw161
Sw123	Sw162	Sw124	Sw163
Sw125	Sw164，Sw165	Sw124	Sw163
Sw125	Sw164，Sw165	Sw126	Sw166，Sw167
5w127	Sw168	Sw126	Sw166，Sw167
5w127	Sw168	Sw128	Sw169

Sw129	Sw170，Sw171
Sw129	Sw170，Sw171	Sw130	Sw172，Sw173
Sw131	Sw174	Sw130	Sw172，Sw173
Sw131	Sw174	Sw132	Sw175
Sw133	Sw176，Sw177	Sw132	Sw175
Sw133	Sw176，Sw177	Sw134	Sw180
Sw135	Sw179	Sw134	Sw180
Sw135	Sw179	Sw136	Sw178
Sw137	Sw193	Sw136	Sw178

除了以下例外，开关的功能和时序与以上针对图7所述相同。然而，如在图10的电路和图11的时钟时序图中所示，阶段φ1和φ1x被分成两对相应的非重叠子阶段φ1a、φ1b和φ1xa、φ1xb：在φ1xa，C1a是连接到DAC的输入电容器，C1b是反馈电容器，在第二子阶段，到C1a和C1b的这些连接互换。第一输出经由φ1a开关(Sw169)存储在C2a上，第二输出经由φ1b开关(Sw168)存储在C2b上。

于是C2a和C2b上的总电荷表示具有电容器失配的仅二阶迹象(symptom)的信号。以这种方式，由于C1a与C1b的失配而导致的增益的误差被减小至二阶。已经对电容器C2a、C2b和C3a、C3b的切换进行了类似的修改。以这种方式，与图7的设置相比，阶段φ2y被分成两个子阶段以允许C2a、C2b失配效应被减小，其中相应的输出存储在C3a、C3b上。

对此的惩罚是可用于运算放大器的建立时间的近乎二分之一的下降，从而需要较快的渴望较多功率的运算放大器，或者使指定的最大转换速率减半。对于处于较低采样速率或较高线性度的应用，或者在成本要求使用小且因此匹配较不好的电容器的情况下，这仍可以是可接受的折中。

本领域的技术人员可通过增加快闪ADC和DAC的分辨率来修改该方案以每循环提取多位，可能其中DAC通过拆分C1a、C1b、C2a、C2b、C3a、C3b并以与针对图3所述类似的方式添加额外的开关而并入这些电容器中。

如本领域的技术人员众所周知的，针对本发明的特定实施例所描述的所有设备可通过标准方法容易地转换成全差分等价，所述标准方法包括复制具有相反信号极性的整个电路或者将运算放大器替换成全差分等价并复制运算放大器的第二输入上的开关和电容器网络以及使适当的信号反相。

所示的时序图示出了时钟阶段的标称时序，但与本领域的惯例一样，最优的性能可能需要对一些时钟沿的精密时序的某种调节。例如，附着于虚地的开关一般将或多或少在电容器远端的开关之前被切断，以减小到敏感虚地节点上的电荷注入，并且快闪ADC可在附近沿上的任何时钟活动之前采样以避免刚好在它对信号采样时的时钟引起的尖峰。

尽管已经针对以CMOS技术来实施的观点示出了所述实施例，应理解可以以其它技术来提供等价的设置，不管是否利用开关和电容器。

参考图9，电容器Ca1、Cb1以及连接于其的开关可被当作用于存储和残余确定的第一装置201，其可操作以为了以后的提供而存储输入信号的采样，并且可结合快闪ADC或比较器26和放大器24操作以确定用于提供给第二存储和残差确定装置的残余。类似地，电容器Ca2、Cb2以及连接于其的开关可被当作第二存储和残余确定装置202，其可操作以为了以后的提供而存储对应于所确定的残余的信号，并且可结合快闪ADC或比较器26和放大器24操作以确定用于提供给第三存储和残差确定装置的另外残余。类似地，电容器Ca3、Cb3以及连接于其的开关可被当作第三存储和残余确定装置203，其可操作以为了以后的提供而存储对应于所确定的残余的信号，并且可结合快闪ADC或比较器26和放大器24操作以确定用于提供给所述第二存储和残差确定装置的另外残余。图9中所示的虚线说明了这些设置的这些第一、第二和第三存储和确定装置-应理解对部件的这些分组仅仅是为了举例，而其它分组将同样将相同的功能给予具有开关和存储装置(例如电容器)的其它设置的ADC级。

在图9所示和以上所述的实施例中，所述存储装置包括电容器对：在一个时钟阶段，一对的两个电容器都被连接以充电至所施加的电压，这个所施加的电压是ADC输入电压和运算放大器输出电压之一；在另一个时钟阶段，一个连接到DAC输出而另一个连接在运算放大器的输入和输出之间的反馈中。在图10的电路中，虽然有额外的时钟阶段，开关电容器以类似的方式被使用，在此情况下以使设计对电容器失配不敏感。这些开关电容器方案的其它类似扩展和变化对本领域的技术人员将是显而易见的。在每种情况下，所述设置包括这样的存储装置，其可操作以被接入和断开与运算放大器和快闪转换装置的工作连接，由此提供ADC级的再循环功能。

尽管在在此所述的电路中，所述存储装置使用开关电容器作为模拟存储器元件，但存在其它可能性。可能结合电流模式运算放大器和电流比较器，公知的开关电流技术可用于实施类似的存储装置。其它可能性可包括浮动栅或集成铁磁元件作为模拟存储器元件。

尽管本说明书暗示了使用CMOS技术的单片实施，但本发明可在例如分立部件实施中给予对应的优点。

寻求保护的本发明在其所附的权利要求中加以限定。尽管要参照对特定实施例的描述来理解其所附的权利要求，应理解所述权利要求的范围不应被局限于对直接对应于所述实施例的示例性特征的权利要求特征的严格解释，而相反，应当是本公开内容中所隐含的功能或结构上的通用性。

Claims

1.一种再循环模数转换器(ADC)，包括：第一、第二和第三存储和残余确定装置；放大器，用于选择性地与所述存储和残余确定装置的一个一起使用；比较器装置，用于在提供给它的模拟输入的基础上确定离散输出，并用于与所述存储和残余确定装置合作以基于提供给所述比较器装置的信号和等价于所述离散输出的模拟量之间的差来确定残余，所述第一存储和残余确定装置可操作以与所述放大器和所述比较器装置合作以使得在提供给所述ADC的模拟输入的基础上产生初始离散输出和初始残余，并且所述第二和第三存储和残余确定装置每个可操作以首先在所述初始残余的基础上然后在彼此确定的残余的基础上以再循环的方式合作，从而使得产生进一步的离散输出。

2.根据权利要求1的ADC，其中所述第一存储和残余确定装置包括：第一存储装置，其可操作以便为了以后的提供而存储对应于所述输入信号的所述采样的信号；以及残余确定装置，其可结合所述比较器操作以确定用于提供给所述第二存储和残余确定装置的残余。

3.根据权利要求2的ADC，其中所述第一存储装置包括至少一个电容器装置，所述电容器装置可操作以存储电荷，以便于限定用于提供为信号的电压电势。

4.根据任何前述权利要求的ADC，其中所述第二存储和残余确定装置包括：第二存储装置，其可操作以便为了以后的提供而存储对应于先前确定的残余的信号；以及残余确定装置，其可结合所述比较器装置操作以确定用于提供给所述第三存储和残余确定装置的残余。

5.根据权利要求4的ADC，其中所述第二存储装置包括至少一个电容器装置，所述电容器装置可操作以存储电荷，以便于限定用于提供为信号的电压电势。

6.根据任何前述权利要求的ADC，其中所述第三存储和残余确定装置包括：第三存储装置，其可操作以便为了以后的提供而存储对应于先前确定的残余的信号；以及残余确定装置，其可结合所述比较器装置操作以确定用于存储和随后提供给所述第二存储和残余确定装置的残余。

7.根据权利要求6的ADC，其中所述第三存储装置包括至少一个电容器装置，所述电容器装置可操作以存储电荷，以便于限定用于提供为信号的电压电势。

8.根据权利要求3、5和7的任何一项的ADC，其中所述电容器装置包括电容器对，能够被选择性地连接以使：在第一时钟阶段，两电容器均被连接以充电至所施加的电压，该所施加的电压是所接收的模拟信号和放大器输出电压之一；并且在第二时钟阶段，一个电容器被连接以接收确定残余所要根据的转换结果信号，而另一个电容器连接在所述放大器的输入和输出之间的反馈中。

9.根据权利要求8的ADC，其中包括电容器对的所述存储和残余确定装置进一步包括互换装置，其可操作以在所述第一和第二时钟阶段的至少一个期间互换所述电容器，从而基本上使所述ADC对所述电容器之间的任何失配不敏感。

10.根据任何前述权利要求的ADC，其中所述比较器装置包括快闪ADC，其可操作以确定对应于提供给它的模拟输入的数字输出。

11.根据权利要求10的ADC，其中所述快闪ADC可操作以确定两位数字输出。

12.根据权利要求10或11的ADC，进一步包括用于将所述数字输出转换成模拟等价的装置，其中所述第一、第二和第三存储和残余确定装置的每个可与所述放大器操作以确定提供给所述比较器装置的模拟输入和所述模拟等价之间的差。

13.一种处理所接收的模拟信号以得出对应于所述所接收模拟信号的采样值的数字信号的方法，该方法包括：

提供第一、第二和第三存储和残余确定装置，每个用于与一放大器合作，

起初使用所述第一存储和残余确定装置以在对所述所接收模拟信号采样的基础上确定第一残余，并且包括在所述采样的基础上确定离散输出；并且

然后以再循环的方式使用所述第二和第三存储和残余确定装置以确定进一步的残余和对应的离散输出。

14.根据权利要求13的方法，包括在所述第一存储和残余确定装置中存储对应于所述输入信号的所述采样的信号以便于以后的提供，以及在所述第一存储和残余确定装置中确定用于提供给所述第二和第三存储和残余确定装置之一的残余。

15.根据权利要求14的方法，其中所述存储步骤包括在至少一个电容器装置中存储电荷，所述电容器装置可操作以存储电荷，以便于限定用于提供为信号的电压电势。

16.根据权利要求13到15的任何一项的方法，包括为了以后的提供而在所述第二存储和残余确定装置中存储对应于先前确定的残余的信号，以及在所述第二存储和残余确定装置中确定用于提供给所述第三存储和残余确定装置的残余。

17.根据权利要求16的方法，其中权利要求16的存储步骤包括在至少一个电容器装置中存储电荷，所述电容器装置可操作以存储电荷，以便于限定用于提供为信号的电压电势。

18.根据权利要求13到17的任何一项的方法，包括为了以后的提供而在所述第三存储和残余确定装置中存储对应于先前确定的残余的信号，以及在所述第三存储和残余确定装置中确定用于提供给所述第二存储和残余确定装置的残余。

19.根据权利要求18的方法，其中权利要求18的步骤包括在至少一个电容器装置中存储电荷，所述电容器装置可操作以存储电荷，以便于限定用于提供为信号的电压电势。

20.根据权利要求15、17和19的任何一项的方法，其中所述电容器装置包括电容器对，所述方法包括选择性地连接所述电容器以使：在第一时钟阶段，两电容器均被连接以充电至所施加的电压，该所施加的电压是所接收的模拟信号和放大器输出电压之一；并且在第二时钟阶段，一个电容器被连接以接收确定残余所要根据的转换结果信号，而另一个电容器连接在所述放大器的输入和输出之间的反馈中。

21.根据权利要求20的方法，进一步包括步骤：在所述第一和第二时钟阶段的至少一个期间互换所述电容器，从而基本上使所述方法对所述电容器之间的任何失配不敏感。

22.根据权利要求13到21的任何一项的方法，其中所述比较器装置包括快闪ADC，其可操作以确定对应于提供给它的模拟输入的数字输出。

23.根据权利要求22的方法，其中所述快闪ADC可操作以确定两位数字输出。

24.根据权利要求22或23的方法，进一步包括用于将所述数字输出转换成模拟等价的装置，其中所述第一、第二和第三存储和残余确定装置的每个可与所述放大器操作以确定提供给所述比较器装置的模拟输入和所述模拟等价之间的差。

25.一种模数转换装置，包括可操作以接收输入信号的可编程增益放大器，以及根据权利要求1到12的任何一项的再循环ADC。

26.一种将模拟信号转换成数字信号的方法，包括处理所述模拟信号以提供基本上给定动态范围的信号，以及根据权利要求13到24的任何一项的方法来处理所述经处理的信号的方法。

27.一种模数转换器(ADC)，包括再循环级，该再循环级包括放大器、快闪ADC和DAC，可互相结合地操作以确定数字输出和残余，所述再循环级进一步包括至少两个电容器排组，其每个包括多个电容器以及用于依次将每个排组与所述放大器、快闪ADC和DAC连接以确定所述数字输出和残余的合作开关装置，所述开关装置受控于时序信号，用于每个电容器排组中的每个电容器的所述开关装置在所述电容器和到所述电容器的反馈信号之间插入与到该排组的其它电容器相同数量的开关。

28.根据权利要求27的ADC，其中用于每个电容器排组中的每个电容器的所述开关装置在所述电容器和到所述电容器的反馈信号之间插入与到该排组和该级的任何其它排组的其它电容器相同数量的开关。

29.根据权利要求28的ADC，其中所述电容器装置每个包括电容器排组，其每个包括多个电容器以及用于依次将每个排组与所述放大器连接以确定所述残余的合作开关装置，所述开关装置受控于时序信号，用于每个电容器排组中的每个电容器的所述开关装置在所述电容器和到所述电容器的反馈信号之间插入与到该排组的其它电容器相同数量的开关。