CN101313473A - 在短持续时间内为动态变化负载提供具有期望精确度的基准电压 - Google Patents

在短持续时间内为动态变化负载提供具有期望精确度的基准电压 Download PDF

Info

Publication number
CN101313473A
CN101313473A CNA2006800431627A CN200680043162A CN101313473A CN 101313473 A CN101313473 A CN 101313473A CN A2006800431627 A CNA2006800431627 A CN A2006800431627A CN 200680043162 A CN200680043162 A CN 200680043162A CN 101313473 A CN101313473 A CN 101313473A
Authority
CN
China
Prior art keywords
path
reference voltage
capacitor
duration
external
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006800431627A
Other languages
English (en)
Inventor
V·A·彭塔科塔
A·库马
R·N·斯里尼瓦沙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN101313473A publication Critical patent/CN101313473A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Amplifiers (AREA)

Abstract

简化缓冲器放大器电路的设计来在路径上提供期望特性的基准电压。两个分离电路(520，540)可以被用来在不重叠的持续时间内提供(连接到路径的负载的)必要的充电。在负载含有模数转换器(ADC)级的采样电容器的实施例中，两个电路中的每个都含有相应的充电电容器，在保持相位的无重叠持续时间内通过充电电容器为负载充电。第一充电电容器可以使用具有高驱动强度的粗略缓冲器来充电，而第二充电电容器可以使用具有高精度的精细缓冲器来充电。

Description

在短持续时间内为动态变化负载提供具有期望精确度的基准电压
技术领域
【0001】本发明一般地涉及提供恒定电压的缓冲器的设计，并且也涉及其在多级模数转换器(ADC)的设计与实施方式中的应用。
背景技术
【0002】缓冲器放大器电路(此后称为“缓冲器”)经常被利用来提供期望的恒定基准电压。通常，缓冲器接收来自恒定电压源如带隙基准的恒定电压，并产生具有期望驱动规格(该缓冲器所产生的电压的特性，例如信号建立时间、提供的电流强度、噪声容限等)的基准电压。驱动规格通常由提供给缓冲器的预期负载及其特性决定。
【0003】在若干环境中，提供给缓冲器的负载随时间动态变化。这一变化负载的一个问题在于基准电压本身会由于负载的变化而变化。然而，缓冲器可被设计来随时间建立期望的基准电压。如参考下面的模数转换器(ADC)所述，在若干环境中需要短的这种建立持续时间。
发明内容
【0004】图1是在一个实施例中的流水线式ADC的框图，其图示说明了对基准电压的需要，该基准电压需要在短持续时间内建立到期望量值。显示了ADC 100，其包含采样和保持放大器(SHA)110、级120-1至120-S、数字纠错块130和基准缓冲器150。每个块在下文被更详尽地描述。
【0005】基准缓冲器150一般从恒定DC电压(例如在相关技术领域中公知的带隙基准电压)在路径152上产生基准电压(Vref)。依照其他组件使用电压的需要，基准电压可为差分和/或单端模式。为了避免模糊本发明的特征，此后提供的描述参照单端实施方式。通过阅读这里提供的公开内容，差分电路方法的扩展对相关领域技术人员来说是明显的，并且本发明的各个方面试图覆盖这样的实施方式。
【0006】SHA 110采样在路径101上接收的输入模拟信号并在路径111上保持采样的电压电平以便进一步处理。数字纠错块130接收来自各个级(分别在路径123-1至123-S)的子码，并产生与路径101上接收的采样相应的数字码。相关技术中熟知的各种纠错方法可用来纠正所接收子码中的任何错误。产生的数字码作为最终数字码被提供在路径139上，该数字码与在特定时刻输入模拟信号上的采样的电压相对应。
【0007】120-1至120-S的每个级均产生与被接收作为输入的模拟信号的电压电平相应的子码(基于路径152上接收的基准信号Vref)，并产生作为(任何)下一级输入的放大剩余信号。例如，级120-1转换路径111上的电压电平以便在路径123-1上产生子码，并且在路径112上产生的放大剩余信号被提供作为级120-2的输入。公共参考电压Vref被提供给级120-1至120-S。图2还图示说明了依照已知方法的流水线式ADC的每级(为简明，仅参考级120-1来描述)中包含的(逻辑)组件。
【0008】关于图2，示出了级120-1，其包含闪速ADC 250、数模转换器(DAC)260、减法器270和增益放大器280。闪速ADC 250(编码器的实例)把在路径111上接收的模拟信号的采样转换为提供给路径256的相应p-位子码(路径256包含在图1的路径123-1中，并且P小于N)。DAC 260将在路径256上接收的子码转换为路径267上相应的模拟信号(Vdac)。
【0009】减法器270产生剩余信号作为采样111(Vi)和在路径267上接收的模拟信号之间的差。增益放大器280放大剩余信号(Vi-Vdac)并将其作为放大剩余信号提供给路径112。路径112上的信号用来通过ADC后面的级分解N位数字码中的剩余位。通过每个级产生剩余信号的方式在下面通过参考图3A和3B进行描述。
【0010】图3A是图示说明提供p位子码的实施例中DAC 260、减法器270和增益放大器280实现方式的电路图，而图3B是用来图示说明该电路的采样和保持相位的时序图。所示电路图包含运算放大器350、反馈电容器360、反馈开关380和电路部分301-1至301-2n。所示电路部分310-1包含采样电容330-1、开关301A-1、310B-1和310C-1。剩余电路部分310-2到310-2n也可以包含同样的组件，并且为了简洁未被描述。每个组件在下文被更详尽地描述。
【0011】图3中电路使用两个相位信号来操作，如所示采样相位370和保持相位390。在第一相位(采样相位370)中，开关310A-1至310A-2n在时间点371被闭合而剩余开关380、310B-1至310B-2n和310C-1到310C-2n保持开启。结果，每个采样(输入)电容器330-1至330-2n被理想地充电(在371-371之间的持续时间内)到输入采样的电压，该输入采样在时间点372在路径111上被接收。
【0012】在第二相位(持续时间391-392之间)中，反馈开关380被闭合而开关310A-1到310A-2n保持开启。构成开关310B-1至310B-2n和310C-1至310C-2n的连接，这样每个采样电容器330-1至330-2n的输入端被连接到Vref或REFCM端，这由闪速ADC 250的输出决定。结果，电容器330-1至330-2n传输与输入信号和Vref或REFCM的差值(剩余)成比例的充电电量到反馈电容器360(直到时间点392)。如所期望的，该剩余被运算放大器350放大并作为放大剩余信号提供给下一级。
【0013】通过检查电路的操作，会认识到在不同的保持相位期间(在每个上升沿391由图3A的开关电容器电路提供给基准缓冲器150)提供的负载量值(依据子码的值)可以是不同的。特别是，图3A中开关电容器电路(在持续时间391-392内)提供的电容负载被表示为：
CL＝Cn(Vref-Vin)/Vref    等式(1)
其中Cn代表连接到Vref的所有电容器的电容值，而Vin代表被采样的输入电压。
【0014】从等式1可以认识到引起负载变化的一个因素是输入信号的变化电压电平(Vin)。引起负载变化的另一个因素是连接到Vref(在保持相位为缓冲器150)的电容器的数量，其决定于编码器(闪速ADC250)的输出。例如，在(多个)保持相位期间(图3B的时间点391与392之间)，被选择数目的采样电容器(基于子码)被连接到Vref而剩余的电容器被连接到REFCM端。
【0015】因此，当输入信号等于Vref，由图3A的开关电容器电路所提供的电容负载可能等于零。同样地，当输入信号具有0电压电平时，没有电容器被连接到Vref(因为子码等于零)，因此又一次导致零电容负载。然而，当输入信号在0与Vref之间时，电容负载展示出与输入信号的二次方关系。
【0016】由于这一变化负载，提供给开关电容放大器电路的有效基准电压在不同的变换周期(特别在保持相位)内可以不同。这种差异的一个问题是，产生的数字码可能是非线性的(亦即，产生的码与输入信号的电压电平可能不成比例)。这种非线性经常是不希望的。
【0017】减小这种非线性的一个已知的方法是设计基准缓冲器150以提供充电电流，从而在每个保持相位中的时间点392出现前将连接到基准缓冲器的负载电容器(在这种情况下是基于编码器输出的电容器330-1至330-2n中的一些)充电到期望的基准电压。
【0018】然而，至少对于ADC的高频操作，通常期望保持短的保持相位(391-392)。此外，在每个沿392前，提供给电容器的基准电压的量值需要始终等于期望的参考值。这样的高频和精度可通过为电容器330-1至330-2n提供瞬时的(或短持续时间的)充分电流量来达到。
【0019】在一个现有实施例中，通过如图4所示连接外部电容器来支持这种瞬时电流的需求，该外部电容器在基准缓冲器的输出具有较大值。这里所示电路包含缓冲器410、(大)电容器430、采样电容器460(在上述说明性示例中代表图由3A的开关电容放大器所提供的电容负载，在上文的说明例中)、电阻器470和开关481和482。每个组件在下文被更详尽地描述。
【0020】开关481和482分别在采样相位(371-372)期间连接采样电容器460到输入信号并且在保持相位(391-392)期间连接采样电容器460到基准信号/电压。电阻器470代表基准缓冲器410的输出阻抗。电阻器470两端的电压降代表下降程度(droop)(在无负载情况和存在负载时所提供的基准电压的差)。该下降程度(电阻器470两端的电压降)随流出缓冲器410的电流增长而增长。
【0021】大电容器430被连接到基准缓冲器410的输出(在输出阻抗470后)。当负载(采样电容器460)没有(在时间点371和372之间)被连接到缓冲器时，该大电容器(如所示通过充电路径413)被充电。在保持相位期间，所需的瞬时电流通过大电容器(如所示通过路径436)被提供给采样电容器460(负载)。这样，缓冲器仅仅需要提供平均充电电流并结合采样和保持相位来支持外部电容器的充电需求。
【0022】关于以上方法的一个公认的问题是外部(在不同管芯上加工的)电容器经常通过焊盘(连接界面)连接到开关负载，这一般产生电感性阻抗。这样在较高的转换率下，电感性阻抗抑制来自外部基准电容的瞬时电流。因此，这种方法会不适合较高转换率的开关电容数据转换器。
【0023】为了克服上述方法的一些相关问题，大电容器被建立在(集成在)基准缓冲器的输出级内。然而，电容器的大尺寸会存在制造上的挑战。可以通过认识到产生N位数字码的ADC会需要具有电容值为(CLOAD*2n)的内部电容器来理解这一挑战，其中CLOAD代表全部电容负载。全部电容负载也与2N成比例，因此所需电容值随着分辨率(增大N)要求的增大而快速增大，并且对于非常高的N值可能几乎难以加工。
【0024】因此，所需要的是在短持续时间内为动态变化负载提供具有期望精确度的基准电压的方法与设备。
附图说明
【0025】图1是图示说明示例性的现有多级ADC的内部结构的框图。
【0026】图2是图示说明现有ADC级的一般操作的框图。
【0027】图3A是依照现有方法的级的DAC、剩余放大器和减法器实现方式的电路图。
【0028】图3B是图示说明一个现有实施例中ADC级的采样和保持相位的时序图。
【0029】图4是图示说明在现有实施例中支持用于充电采样/负载电容器的瞬时(快速)电流需求的方式的电路图。
【0030】图5是图示说明依照本发明一个方面实施的基准缓冲器的细节的框图。
【0031】图6是图示说明在本发明一个实施例中可以实现基准缓冲器以满足模数转换器(ADC)中提供的开关电容放大器电路的需求的方式的流程图。
【0032】图7是图示说明依照本发明一个方面的模数转换器(ADC)实施例中提供期望基准电压的方式的电路图。
【0033】图8是图示说明依照本发明一个方面的模数转换器(ADC)实施例中提供期望基准电压的方式的时序图。
【0034】图9是接收器系统的框图，其图示说明可以实现本发明的各个方面的示例性系统。
具体实施方式
1.概述
【0035】依照本发明一个方面提供的电压产生电路包含第一电路和第二电路，二者在无重叠的持续时间内提供期望基准电压。提供开关以便在一路径上连接两个电路的输出，在该路径上基准电压将被提供给外部组件。
【0036】在一个实施例中，外部组件对应于一组采样电容器(包含在ADC级的开关电容器电路内)。在这一实施例中，第一电路包含第一充电电容器并且第二电路包含第二充电电容器。可以设计第一充电电容器以提供高电流来将采样电容器充电到接近期望的Vref电平，且可以设计第二充电电容器以提供必须的剩余充电来精确地达到期望的Vref电平。
【0037】为了支持这样的充电电容，在一个实施例中，第一电路进一步包含充电第一电容器的粗略缓冲器，而第二电路进一步包含具有低输出阻抗的精细缓冲器(充电第二电容器)(尽管在替代实施例中可以使用单个缓冲器来充电两个充电电容器)。由于粗略和精细缓冲器的这种组合的使用，整体电压产生电路的实施方式被简化。
【0038】本发明的几个方面在下面通过参照说明性示例来描述。需要理解的是，提出了许多具体的细节、关系和方法以提供对本发明全面的理解。然而，相关领域技术人员会很容易认识到本发明可以不需要一个或多个具体细节，或通过其他方法等来实行。在其他情况下，为了避免模糊本发明的特点，熟知的结构或操作未被详尽地显示。
2.通用基准缓冲器
【0039】图5是图示说明依照本发明一个方面实现的基准缓冲器的细节的框图。所示基准缓冲器500包含第一电路520、第二电路540和开关581-582。每个块在下文被更详尽地描述。
【0040】第一电路520和第二电路540中的每个都接收来自例如上文提到的带隙基准的恒定电压源的恒定电压(VDC)。第一电路520产生具有一个驱动规格的基准电压，而第二电路540产生具有另一个驱动规格的基准电压。开关581和582分别在不同持续时间内操作以将第一电路520的输出和第二电路540的输出连接到路径552上。
【0041】因此(具体环境的)规格需求可以适当地在第一电路520和第二电路540之间分配，从而潜在地简化两个电路的实现方式。如上所述，图5的实施例可适合于解决上面通过参考图3A的开关电容放大器电路所提到的至少一些需求。
3.开关电容放大器电路的应用
【0042】图6是图示说明在本发明一个实施例中可以实现基准缓冲器以满足模数转换器(ADC)中提供的开关电容放大器电路的需求的方式的流程图。此流程图通过参考用于说明的图4来描述。此流程图起始于步骤601并控制进行到步骤610。
【0043】在步骤610，负载电容器610(例如，采样电容器310A-1至310A-2n)使用第一电路(520)来充电，该第一电路在保持相位的第一部分提供高驱动和低精度。在步骤630，负载电容器使用第二电路(540)来充电，该第二电路在保持相位的第二部分提供低驱动和高精度。流程图结束于步骤699。
【0044】由于在步骤610使用高驱动，负载电容器会在保持相位(391-392)期望的短持续时间的小部分内被充电到接近Vref。在另一方面，由于在步骤630使用高精度，负载电容器会被精确地充电到期望的基准电压。因为第一电路不需要具有高精度而第二电路不需要具有高驱动，两个电路都可以被简单地加工出来。与以上说明相一致的实施例在下面参考图7来描述。
4.示例电路
【0045】图7是图示说明依照本发明一个方面的模数转换器(ADC)实施例中提供期望基准电压的方式的电路图。所示电路图包含粗略缓冲器(CB)720、精细缓冲器(FB)730、充电电容器741和742、开关711-714、运算放大器750、反馈电容器770和采样电容器760。每个组件结合参照图8的时序图在下面被详尽地说明。
【0046】图8是图示说明依照本发明一个方面的模数转换器(ADC)实施例中提供期望基准电压的方式的时序图。信号390代表保持相位(高电平有效)，信号820代表开关711闭合的持续时间(在时间点801和802之间高电平有效)，信号840代表开关712闭合的持续时间，而信号860代表采样电容器760的输出处的电压电平。
【0047】继续结合参考图7和8，在整个保持相位期间，开关713和714会被闭合，从而连接电容器760和770分别作为ADC级的采样电容器和反馈电容器以实现所需的放大。需要认识到的是采样电容器760代表可能需要在保持相位期间被连接到基准电压的任何采样电容。为了简明，仅示出一个采样电容器。
【0048】粗略缓冲器(CB)720和充电电容器741共同代表第一电路520。简要地，粗略缓冲器720(提供高驱动和低精度)在采样和保持相位均(通过平均充电电流)对充电电容器741进行充电，而充电电容741在保持相位的子相位801-802快速放电储存的能量(当负载被连接到粗略缓冲器720的输出时)。
【0049】同样地，精细缓冲器730和充电电容器742共同代表第二电路540。因此，精细缓冲器730被设计来提供高精度和低驱动。充电电容器742在子相位803-804放电以达到具有期望精度的基准电压。在一个实施例中，充电电容器741和742都有相等的数量级，但充分低于单个电容器在所有持续时间内驱动整个负载的情形。
【0050】由于粗略缓冲器720和精细缓冲器730的操作，采样电容器760的输入处的电压电平在两个子相位801-802和803-804内上升。在子相位801-802内，该电压电平(相比于子相位803-804)迅速上升到接近期望基准电压的值Vint。在子相位803-804内，(在采样电容器760的输入处)电压电平在短持续时间内精确地达到期望基准电压电平(Vref)。在两个相位之间有小的无重叠持续时间，其避免了不希望的短路。
【0051】因此，基准充电被分离到两个子相位(粗略与精细)内。在一个实施例中，在子相位1的结尾，开关电容器负载被充电到接近VREF而具有几mV(毫伏)的误差。在这个时间点，将负载/采样电容器760从粗略基准转换到精细基准。因此，在一个实施例中，假设期望Vref是2伏而Vint小于Vref2-5毫伏，精细基准提供的有效充电下降200-500倍(VREF/几个mV)。
【0052】需要认识到在子相位801-802内最初充电到Vint需要大充电电流，该充电电流由粗略缓冲器720(被设计为提供高电流)提供。在子相位803-804内，基准电压需要建立预期的精确电平，并且通过设计具有较低噪声、低输出阻抗等的精细缓冲器730来达到这样的精度。
【0053】因此精细缓冲器730的设计规格变得宽松(或变得更不苛刻)，在这种意义上，由于输出电流的量化总体需求的减少，输出阻抗现在可以更高。对于粗略放大器720，由于最终精确电平只需要(通过对精细缓冲器的操作)在第二子相位内达到，因此噪声规格是宽松的。结果，两个缓冲器都可以在宽松的要求下实现/加工。
【0054】更进一步，每个充电电容器741和742的量值也可以被减小到CLOAD*2N/2并且(两个电容741和742的)总电容值等于2*CLOAD*2N/2(CLOAD*2(N/2)+1)，其中N等于位数。相比而言，图4的电容器430的电容值为CLOAD*2N。因此，各个电容器的加工也被简化。
【0055】同样，由于充电由两个不同电路在两个不同子相位内执行，(每个缓冲器的)驱动规格如建立误差需求也被减半。例如，N位的规格，可以设计第一电路以提供N/2位的建立而设计第二电路来提供剩余的N/2位的建立。
【0056】作为示例，在一个实施例中，对于具有有效负载电容CLOAD＝3pF的16位建立需求，图4的方法可能需要量值为197nF的电容器430。但利用图6-8的方法，在一个实施例中同样的规格可通过量值为1.6nF内部电容来实现。
【0057】因此所实现的开关电容器电路可用于各种装置。一个示例性装置在下面被更详尽地描述。
5.装置
【0058】图9是接收系统900的框图，其图示说明可以实现本发明的各个方面的示例性系统。为了说明，假设接收器系统900被实现于无线接收器内。然而，接收器系统900也可在其他装置中(基于无线和有线的通讯)实现。
【0059】接收器系统900被显示包含低噪声放大器(LNA)910、混频器920、滤波电路960、模数转换器(ADC)970和处理器980。每个块/级在下面被更详细地描述。
【0060】LNA 910在路径901上接收信号并放大该接收信号以便在路径912上产生相应的放大信号。例如，在无线系统中，从卫星等传来的信号可以通过天线(未图示)接收而且接收信号被提供在路径901上。接收信号强度会很弱并因此由LNA 910放大以便进一步处理。LNA910可以以已知方法来实现。
【0061】混频器920可以被用于将路径912上接收的放大信号下转换到具有关注频带的中间信号，该频带中心位于低于接收信号的载波频率的频率。在一个实施例中，具有中心位于2.4GHZ(载波频率)的关注频带的信号被转换为中心位于0HZ的关注频带的信号。
【0062】混频器920可以接收路径912上的放大信号和路径922上的固定频率的信号作为输入，并且在路径926上提供中间信号。路径922上固定频率的信号可以用已知的方法通过锁相环(未图示)来产生。
【0063】滤波电路960可以相当于低通滤波器，其允许期望的低频信号并拒绝存在于线路926上所接收的信号中的全部其它不想要的高频。包含所关注频带的经滤波的信号被提供在路径967上。
【0064】ADC 970将路径967上所接收的经滤波的信号转换(采样)为相应的数字值，其代表接收信号901中的关注信号。处理器980处理接收的数字值来提供不同的用户应用并且可以作为每个潜在独立运行的多个处理单元来实现。ADC 970可以依照上述的本发明多个方面被实现。
【0065】尽管上面已经描述了本发明的多个示例性实施例，本发明相关领域的技术人员将认识到其它实施例和所述实施例的变体存在于本发明的权利要求范围内。

Claims (14)

1.一种电压产生电路，其向外部路径上的外部组件提供期望基准电压，所述电压产生电路含有：
第一电路，其在第一路径产生第一基准电压；
第二电路，其在第二路径产生第二基准电压；以及
第一开关和第二开关，所述第一开关在第一持续时间内连接所述第一路径到所述外部路径，并且所述第二开关在第二持续时间内连接所述第二路径到所述外部路径，
其中所述外部组件在所述外部路径上接收基于所述第一基准电压和所述第二基准电压的所述期望基准电压。
2.根据权利要求1所述的电压产生电路，其中所述第一持续时间和所述第二持续时间是不重叠的。
3.根据权利要求2所述的电压产生电路，其中所述外部组件包含多个开关电容放大器的采样电容器。
4.根据权利要求3所述的电压产生电路，其中所述第一电路包含第一充电电容器，且所述第二电路包含第二充电电容器，其中所述第一电容器在所述第一持续时间内充电所述第一路径，且所述第二充电电容器在所述第二持续时间内充电所述第二路径，以促使所述期望基准电压被提供到所述外部路径上。
5.根据权利要求4所述的电压产生电路，其中所述开关电容放大器包含在模数转换器即ADC的级内，该ADC在采样相位采样输入信号并且在保持相位产生放大剩余信号，所述级产生代表所述输入信号的采样电压电平的子码，所述放大剩余信号对应于所述采样的放大差异和所述子码的等效电压，其中所述差异通过连接所述多个采样电容器的子集到所述外部路径而获得，所述子集包含第一采样电容器。
6.根据权利要求5所述的电压产生电路，其中所述第一电路被设计具有第一驱动强度和第一精度，所述第二电路被设计具有第二驱动强度和第二精度，其中所述第一驱动强度大于所述第二驱动强度并且所述第一精度小于所述第二精度。
7.根据权利要求6所述的电压产生电路，其中所述第一电路包含粗略缓冲器且所述第二电路包含精细缓冲器，
其中所述第一持续时间和所述第二持续时间包含在所述保持相位内，
其中所述粗略缓冲器提供比所述精细缓冲器更高的驱动且所述精细缓冲器提供比所述粗略缓冲器更高的精度，
其中所述第一充电电容器通过所述粗略缓冲器充电并且在所述第一持续时间内放电到所述外部路径，而所述第二充电电容器通过所述精细缓冲器充电且在所述第二持续时间内放电到所述外部路径。
8.根据权利要求7所述的电压产生电路，其中所述精细缓冲器与所述粗略缓冲器相比具有更低的输出阻抗。
9.根据权利要求7所述的电压产生电路，其中所述第一充电电容器和所述第二充电电容中的每一个具有的电容值为CLOAD*2N/2，其中CLOAD代表由所述采样电容的子集提供的总计负载，而N代表包含在所述子码内的位数。
10.包含权利要求1-9中任何一个所述的电压产生电路的设备，进一步包含：
处理器，其处理多个数字值；
模数转换器即ADC，其采样模拟信号来产生所述多个数字值，所述ADC在外部路径上接收期望基准电压；以及
电压产生电路，其在所述外部路径上提供所述期望基准电压。
11.用于向外部路径上的外部组件提供期望基准电压的设备，所述设备包含：
用于在第一路径产生第一基准电压的装置；
用于在第二路径产生第二基准电压的装置；以及
用于在第一持续时间内连接所述第一路径到所述外部路径以及在第二持续时间内连接所述第二路径到所述外部路径的装置，
其中所述外部组件在所述外部路径接收基于所述第一基准电压和所述第二基准电压的所述期望基准电压。
12.一种向外部路径上的外部组件提供期望基准电压的方法，所述方法包含：
在第一路径产生第一基准电压；
在第二路径产生第二基准电压的第二电路；以及
在第一持续时间内连接所述第一路径到所述外部路径以及在第二持续时间内连接所述第二路径到所述外部路径，
其中所述外部组件在所述外部路径接收基于所述第一基准电压和所述第二基准电压的所述期望基准电压。
13.根据权利要求12所述的方法，其中所述外部组件包含开关电容放大器的多个采样电容器。
14.根据权利要求12或13所述的方法，其中所述第一电路包含第一充电电容器且所述第二电路包含第二充电电容器，其中所述第一电容器在所述第一持续时间内充电所述第一路径且所述第二充电电容器在所述第二持续时间内充电所述第二路径，以促使所述期望基准电压被提供在所述外部路径上。
CNA2006800431627A 2005-09-20 2006-09-20 在短持续时间内为动态变化负载提供具有期望精确度的基准电压 Pending CN101313473A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/162,695 US7095356B1 (en) 2005-09-20 2005-09-20 Providing reference voltage with desired accuracy in a short duration to a dynamically varying load
US11/162,695 2005-09-20

Publications (1)

Publication Number Publication Date
CN101313473A true CN101313473A (zh) 2008-11-26

Family

ID=36821727

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006800431627A Pending CN101313473A (zh) 2005-09-20 2006-09-20 在短持续时间内为动态变化负载提供具有期望精确度的基准电压

Country Status (4)

Country Link
US (1) US7095356B1 (zh)
EP (1) EP1938455B1 (zh)
CN (1) CN101313473A (zh)
WO (1) WO2007035762A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105763041A (zh) * 2014-12-18 2016-07-13 瑞昱半导体股份有限公司 取样电路与取样方法
CN111538363A (zh) * 2019-02-07 2020-08-14 华邦电子股份有限公司 基准电压产生电路、电源开启检测电路以及半导体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7209060B2 (en) * 2005-07-28 2007-04-24 Texas Instruments Incorporated Reducing variation in reference voltage when the load varies dynamically
US7471222B2 (en) * 2005-11-21 2008-12-30 Texas Instruments Incorporated Providing input signal through a sample and hold circuit with reduced distortion
US7262727B1 (en) * 2006-06-12 2007-08-28 Chunghwa Picture Tubes, Ltd. Digital-to-analog data converter and method for conversion thereof
US7907074B2 (en) * 2007-11-09 2011-03-15 Linear Technology Corporation Circuits and methods to reduce or eliminate signal-dependent modulation of a reference bias
US9887014B2 (en) * 2009-12-18 2018-02-06 Aeroflex Colorado Springs Inc. Radiation tolerant circuit for minimizing the dependence of a precision voltage reference from ground bounce and signal glitch
US8384465B2 (en) 2010-06-15 2013-02-26 Aeroflex Colorado Springs Inc. Amplitude-stabilized even order pre-distortion circuit
WO2014059437A2 (en) 2012-10-12 2014-04-17 Hae LEE Switched capacitor circuits having level-shifting buffer amplifiers, and associated methods
US9748965B2 (en) 2014-09-10 2017-08-29 Texas Instruments Incorporated Pipeline ADC and reference load balancing circuit and method to balance reference circuit load
US9882575B1 (en) * 2016-10-14 2018-01-30 Analog Devices, Inc. Analog-to-digital converter with offset calibration
US11190198B1 (en) * 2020-11-19 2021-11-30 Novatek Microelectronics Corp. Switched capacitor circuit and capacitive DAC

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412387A (en) * 1993-04-06 1995-05-02 Analog Devices, Inc. Error reduction in switched capacitor digital-to-analog converter systems by balanced sampling
US6150968A (en) * 1997-12-02 2000-11-21 Texas Instruments Incorporated Trimming circuitry for pipeline A/D converter
US6249240B1 (en) * 1998-08-28 2001-06-19 Texas Instruments Incorporated Switched-capacitor circuitry with reduced loading upon reference voltages
US6888358B2 (en) * 2000-02-25 2005-05-03 Sensirion Ag Sensor and sigma-delta converter
JP2002042467A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp 電圧降圧回路およびそれを備える半導体集積回路装置
US6628217B1 (en) * 2001-07-27 2003-09-30 Cypress Semiconductor Corp. Signal scaling scheme for a delta sigma modulator
US6567028B2 (en) * 2001-10-12 2003-05-20 Micron Technology, Inc. Reference voltage stabilization in CMOS sensors
US6617908B1 (en) * 2002-03-22 2003-09-09 Cirrus Logic, Inc. Switched-capacitor circuits with reduced distortion
US6753801B2 (en) 2002-08-23 2004-06-22 Micron Technology, Inc. Fully differential reference driver for pipeline analog to digital converter
US7088147B2 (en) * 2003-04-16 2006-08-08 Cirrus Logic, Inc. Sample and hold circuits and methods with offset error correction and systems using the same
US6906658B2 (en) * 2003-08-28 2005-06-14 Texas Instruments Incorporated Reducing droop in a reference signal provided to ADCs
US6894632B1 (en) * 2004-01-14 2005-05-17 Northrop Grumman Corporation Programmable analog-to-digital converter

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105763041A (zh) * 2014-12-18 2016-07-13 瑞昱半导体股份有限公司 取样电路与取样方法
CN105763041B (zh) * 2014-12-18 2018-10-26 瑞昱半导体股份有限公司 取样电路与取样方法
CN111538363A (zh) * 2019-02-07 2020-08-14 华邦电子股份有限公司 基准电压产生电路、电源开启检测电路以及半导体装置

Also Published As

Publication number Publication date
WO2007035762A2 (en) 2007-03-29
EP1938455A4 (en) 2009-03-04
EP1938455B1 (en) 2012-06-06
US7095356B1 (en) 2006-08-22
EP1938455A2 (en) 2008-07-02
WO2007035762A3 (en) 2008-01-10

Similar Documents

Publication Publication Date Title
CN101313473A (zh) 在短持续时间内为动态变化负载提供具有期望精确度的基准电压
US10250250B2 (en) Bootstrapped switching circuit
US7030804B2 (en) Switched-capacitor circuit and pipelined A/D converter
EP2719078B1 (en) Distributed bootstrap switch
CN101743693B (zh) 基于反馈信号的动态转换速率控制
US20060033561A1 (en) Reducing Noise and/or Power Consumption in a Switched Capacitor Amplifier Sampling a Reference Voltage
US8344930B2 (en) Successive approximation register analog-to-digital converter
US7224306B2 (en) Analog-to-digital converter in which settling time of amplifier circuit is reduced
US7209060B2 (en) Reducing variation in reference voltage when the load varies dynamically
CN1728520A (zh) 供电控制器以及方法
US7956780B2 (en) Filter with capacitive forward coupling
CN101447790A (zh) 离散时间可编程增益adc输入电路及方法
US20090009219A1 (en) Reducing Power Consumption In An Amplification Stage Driving A Sample And Hold Circuit While Maintaining Linearity
US7576668B2 (en) Reducing the time to convert an analog input sample to a digital code in an analog to digital converter (ADC)
US7126523B2 (en) Reducing errors and power consumption in a multi-stage analog to digital converter (ADC) using amplifier sharing techniques
US7471227B2 (en) Method and apparatus for decreasing layout area in a pipelined analog-to-digital converter
US7042384B2 (en) Differential amplifier device, 2-stage amplifier device, and analog/digital converter device
US9698815B1 (en) Pipelined ADC with constant charge demand
KR20190021634A (ko) 연산 증폭기 이득 보상 기능을 가지는 이산-시간 적분기 회로
US10911058B2 (en) Switched capacitor comparator
US6825790B2 (en) Low power consumption pipelined analog-to-digital converter
US10560114B2 (en) Analog to digital converters with oversampling
US7061420B2 (en) Gain control for analog-digital converter
CN108512550B (zh) 差分采样电路
KR20200095587A (ko) 초 저전력 및 와이드 레인지 입력 방식의 아날로그-디지털 변환기

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20081126