CN101295987A

CN101295987A - 一种运放共享的乘法数字模拟转换电路及应用

Info

Publication number: CN101295987A
Application number: CNA2007100986858A
Authority: CN
Inventors: 郑晓燕; 周玉梅
Original assignee: Institute of Microelectronics of CAS
Current assignee: China core Microelectronics Technology Chengdu Co., Ltd
Priority date: 2007-04-25
Filing date: 2007-04-25
Publication date: 2008-10-29
Anticipated expiration: 2027-04-25
Also published as: CN100592635C

Abstract

本发明涉及数字信号处理技术领域，公开了一种运放共享的乘法数字模拟转换电路，包括第一级乘法数字模拟转换MDAC电路和第二级MDAC电路，所述第二级MDAC电路中有效位数多于第一级MDAC电路中有效位数，第二级MDAC电路中采样电容小于第一级MDAC电路中采样电容，第二级MDAC电路中反馈电容小于第一级MDAC电路中反馈电容。本发明同时公开了一种应用运放共享MDAC电路的低功耗流水线模数转换器。利用本发明，充分利用了运放在每一相的功耗，减小了功耗的浪费。

Description

一种运放共享的乘法数字模拟转换电路及应用

技术领域

本发明涉及数字信号处理技术领域，尤其涉及一种运放共享的乘法数字模拟转换电路(Multiplying Digital to Analog Circuit，MDAC)，以及应用该MDAC电路的低功耗流水线模数转换器(Analog to Digital Circuit，ADC)。

背景技术

目前，随着数字信号处理技术在通信领域的广泛应用，高速调制解调器、宽带有线与无线通讯系统对中等精度、高速模数转换器的需求越来越大。在各种结构的ADC中，流水线ADC以其在速度、功耗和面积方面特有的折中优势而被广泛采用。

如图1所示，图1为传统的流水线ADC的结构示意图。它由前端采样/保持(S/H)电路、若干个子级(STAGE1、STAGE2、……、STAGEk-1、FLASH)、延时同步寄存器阵列和数字纠错模块组成。在图1中，除前端S/H电路和最后一级的低位快闪式ADC(即FLASH)外，其余各级(STAGE1、STAGE2、……、STAGEk-1)均包含S/H电路、子数模转换器(SubDAC)、子模数转换器(SubADC)、减法器和余差放大器。如图2所示，图2为传统的流水线ADC结构中各子级的结构示意图。

在图2中，ph1和ph2是两相不交叠时钟，奇数级用ph1来控制采样，偶数级和前端S/H电路用ph2来控制采样，即相邻两级的控制时钟相是相反的。一般将图2所示子级中的S/H电路、子数模转换器、减法器和余差放大器合为MDAC。

流水线ADC是在两相不交叠时钟控制下，使流水线ADC中的前端S/H电路和各流水线子级在采样相和放大相之间交替工作来完成转换的。输入信号首先由前端S/H电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生B₁+r₁位数字码，该数字码被送入延时同步寄存器阵列的同时送入STAGE1中的子数模转换器重新转换为模拟信号，并在减法器中与原始的输入信号相减，相减的结果被称为余差，这个余差信号在余差放大器中乘以2^r1，再被送入STAGE2进行处理，该过程重复一直到STAGEk-1级，最后一级仅进行模数转换，产生B_k位数字码送入延时同步寄存器阵列，不进行余差放大。各级所产生的数字码经过延时同步寄存器阵列进行延时对准，然后经数字纠错模块进行纠错处理后输出最终的数字码。

高速高精度流水线ADC需要高速高精度的余差放大器，这对进行余差放大的运放提出了较高的要求，而对运放的精度和速度要求越高，运放的功耗越大，因此在运放功耗一定的条件下，减少运算放大器的个数对于减小整个ADC的功耗是非常有效的。

图3为传统的1.5比特/级运放共享MDAC电路的结构示意图，包括第一级MDAC和第二级MDAC。在图3中，时钟信号ph1e和ph2e表示分别比ph1和ph2下降沿稍微提前。Cs1和Cs2为第一级MDAC的采样电容，Cf1和Cf2为第一级MDAC的反馈电容；Cs3和Cs3为第二级MDAC的采样电容，Cf3和Cf4为第二级MDAC的反馈电容。在ph1相，第一级MDAC进行采样，Cs1、Cf1的上极板接共模，底极板接输入信号in1，Cs2、Cf2的上极板接共模，底极板接输入信号in2；同时，第二级MDAC在进行余差放大，Cs3和Cs4的上极板接运放差分输入端，底极板接第二级子数模转换器(DAC)的输出，Cf3和Cf4的上极板接运放差分输入端，底极板接差分输出out1和out2。在ph2相，第一级MDAC进行余差放大，Cs1、Cf1的上极板接运放差分输入端，底极板接第一级子数模转换器(DAC)的输出，Cs2、Cf2的接运放差分输入端，底极板接差分输出out1和out2；同时，第二级MDAC进行采样，Cs3和Cf3的上极板接共模，底极板接第一级MDAC的输出out1，Cs4和Cf4的上极板接共模，底极板接第一级MDAC的输出out2。

可以看到，第一级MDAC进行余差放大时，第二级MDAC的采样电容和反馈电容是第一级MDAC的负载，同理，第三级MDAC的采样电容和反馈电容是第二级MDAC的负载。由于精度要求的不同，电容可以逐级进行递减。第二级MDAC的采样电容和反馈电容要比第一级的采样电容和反馈电容小，而第二级MDAC的负载也比第一级MDAC的负载小。在运放共用电路中，两级MDAC电路用同一个运放，由于第一级MDAC的反馈电容和负载电容较大，所以共用的运放必须要满足第一级MDAC的建立，这样，在第二级MDAC进行建立时，运放建立的裕度比较大，而第二级对建立精度的要求比第一级低，所以在第二级的建立相功耗会有一定的浪费。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的一个目的在于提供一种运放共享的MDAC电路，以充分利用运放在每一相的功耗，降低功耗的浪费。

本发明的另一个目的在于提供一种低功耗流水线模数转换器，以将上述运放共享的MDAC电路应用到流水线模数转换器中。

(二)技术方案

为达到上述一个目的，本发明提供了一种运放共享的乘法数字模拟转换电路，该电路包括：

第一级乘法数字模拟转换(MDAC)电路，用于对接收自外部的差分信号in1和in2进行余差放大，将得到的差分信号out1_1和out2_1输出给第二级MDAC；

第二级MDAC电路，用于对接收自第一级MDAC的差分信号out1_1和out2_1进行余差放大，并在另外一个时钟相将得到的差分信号在同一对差分节点out1和out2输出；

所述第二级MDAC电路中有效位数多于第一级MDAC电路中有效位数，第二级MDAC电路中采样电容小于第一级MDAC电路中采样电容，第二级MDAC电路中反馈电容小于第一级MDAC电路中反馈电容。

上述方案中，所述第一级MDAC电路采用1.5比特的结构，有效位数为1，冗余位为1；第二级MDAC电路采用2.5比特的结构，有效位数为2，冗余位为1。

上述方案中，所述第一级MDAC电路包括：第一差分开关电容单元(2)和运放(1)，用于共同实现差分信号in1和in2的采样和余差放大；

所述第二级MDAC电路包括：第二开关电容单元(3)、第三开关电容单元(4)和运放(1)，用于共同实现差分信号out1_1和out2_1的采样和余差放大。

上述方案中，在ph1相，第一级MDAC进行采样，电容Cs11、Cf11的上极板接共模，底极板接输入in1，电容Cs12、Cf12的上极板接共模，底极板接输入in2；第二级MDAC进行余差放大，电容Cf21的上极板接运放的输入端opin1，底极板接运放的输出端out1，电容Cs21、Cs23、Cs25的上极板接运放的输入端opin1，底极板分别接本级数模转换器的输出端DAC2 out1、DAC2 out3、DAC2 out5，电容Cf22的上极板接运放的输入端opin2，底极板接运放的输出端out2，电容Cs22、Cs24、Cs26的上极板接运放的输入端opin2，底极板分别接本级数模转换器的输出端DAC2out2、DAC2 out4、DAC2 out6；在ph2相，第一级MDAC进行余差放大，电容Cf11的上极板接运放的输入端opin1，底极板接运放的输出端out1，电容Cs11的上极板接共模，底极板接本级数模转换器的输出端DAC1out1，电容Cf12的上极板接运放的输入端opin2，底极板接运放的输出端out2，电容Cs12的上极板接共模，底极板接本级数模转换器的输出端DAC1out2；第二级MDAC进行采样，电容Cf21、Cs21、Cs23、Cs25的上极板接运放的输入端opin1，底极板接运放的输出端out1，电容Cf22、Cs22、Cs24、Cs26的上极板接运放的输入端opin2，底极板接运放的输出端out2。

为达到上述另一个目的，本发明提供了一种应用运放共享MDAC电路的低功耗流水线模数转换器，该流水线模数转换器包括：

前端采样保持电路，用于对接收自ADC输入端的V_in信号进行采样和保持，将得到的输出给流水子级中的第一级；

流水子级，用于对接收自采样保持电路的模拟信号分级进行模数转换和余差放大，将得到的数字信号输出给延时同步寄存器阵列，模拟信号输出给下一级流水子级；

延时同步寄存器阵列，用于对接收自各流水子级的数字信号进行延时对准，将得到的数字输出给数字纠错模块；

数字纠错模块，用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。

上述方案中，所述流水子级的个数为7个，分别为STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6和FLASH；其中，输入信号首先由前端采样保持电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生2位数字码，该数字码被送入延时同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号送入STAGE2进行处理，该过程重复一直到第6级，最后一级仅进行模数转换，产生1位数字码送入延时同步寄存器序列，不进行余差放大；各级所产生的所有16位数字码经过延时同步寄存器序列进行延时对准，然后经数字纠错模块进行处理输出最终的10位数字码。

上述方案中，所述STAGE1、STAGE2、……、STAGE6均包含一个子模数转换器和一个MDAC电路；所述STAGE1、STAGE3、STAGE5每级输出2位，1位有效，冗余位用来进行数字纠错；所述STAGE2、STAGE4和STAGE6每级输出3位，2位有效，冗余位用来进行数字纠错；所述最后一级FLASH是1比特闪存flash结构的ADC，输出1位有效。

上述方案中，该流水线ADC包含3个运放，其中，STAGE1和STAGE2共用一个运放，STAGE3和STAGE4共用一个运放，STAGE5和STAGE6共用一个运放。

(三)有益效果

从上述技术方案可以看出，本发明具有以下有益效果：

1、利用本发明，由于第一级MDAC采用1.5比特的结构，闭环反馈运放的反馈系数比第二级MDAC小，而等效负载电容比第二级MDAC大，故第一级MDAC进行余差放大时的闭环单位增益带宽与第二级MDAC进行余差放大时的闭环单位增益带宽之间的差别远小于传统的运放共享电路，从而平衡了两级对运放的建立要求，在第二级MDAC进行余差放大时充分利用了运放的功耗，减小了功耗的浪费。

附图说明

图1为传统的流水线ADC的结构示意图；

图2为传统的流水线ADC结构中各子级的结构示意图；

图3为传统的1.5比特/级运放共享MDAC电路的结构示意图；

图4为本发明提供的运放共享的MDAC电路的结构示意图；

图5为本发明提供的应用运放共享MDAC电路的低功耗流水线ADC的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

如图4所示，图4为本发明提供的运放共享的MDAC电路的结构示意图。该运放共享MDAC电路包括第一级MDAC电路和第二级MDAC电路。其中，第一级乘法数字模拟转换MDAC电路，用于对接收自外部的差分信号in1和in2进行余差放大，将得到的差分信号out1_1和out2_1输出给第二级MDAC。第二级MDAC电路，用于对接收自第一级MDAC的差分信号out1_1和out2_1进行余差放大，并在另外一个时钟相将得到的差分信号在同一对差分节点out1和out2输出。第二级MDAC电路中有效位数多于第一级MDAC电路中有效位数，第二级MDAC电路中采样电容小于第一级MDAC电路中采样电容，第二级MDAC电路中反馈电容小于第一级MDAC电路中反馈电容。

本发明提供的这种运放共享的MDAC电路，通过增加第二级的有效位数来平衡两级的建立要求，从而充分利用运放在每一相的功耗。本发明还进一步采用电容逐级递减的方案，即第二级的采样电容和反馈电容小于第一级的采样电容和反馈电容。第一级MDAC电路采用1.5比特的结构，即有效位数为1，冗余位为1，而第二级MDAC采用2.5比特的结构，即有效位数为2，冗余位为1。

图4中，第一级MDAC电路包括第一差分开关电容单元(2)和运放(1)，用于共同实现差分信号in1和in2的采样和余差放大。第二级MDAC电路包括第二开关电容单元(3)、第三开关电容单元(4)和运放(1)，用于共同实现差分信号out1_1和out2_1的采样和余差放大。

图4中，ph1、ph2表示两相不交叠时钟，ph1e、ph2e表示分别比ph1、ph2的下降沿稍微提前。图4中，开关上面的所标的时钟信号表示在时钟为高时开关闭合。Cs11和Cs12为第一级MDAC的采样电容，Cf11和Cf12为第一级MDAC的反馈电容；Cs21、Cs22、Cs23、Cs24、Cs25、Cs26为第二级MDAC的采样电容，Cf21和Cf22为第二级MDAC的反馈电容。

如图4所示，opin1和opin2分别表示运放的两个输入端。在ph1相，第一级MDAC进行采样，电容Cs11、Cf11的上极板接共模，底极板接输入in1，电容Cs12、Cf12的上极板接共模，底极板接输入in2；第二级MDAC进行余差放大，电容Cf21的上极板接运放的输入端opin1，底极板接运放的输出端out1，电容Cs21、Cs23、Cs25的上极板接运放的输入端opin1，底极板分别接本级数模转换器的输出端DAC2 out1、DAC2 out3、DAC2out5，电容Cf22的上极板接运放的输入端opin2，底极板接运放的输出端out2，电容Cs22、Cs24、Cs26的上极板接运放的输入端opin2，底极板分别接本级数模转换器的输出端DAC2 out2、DAC2 out4、DAC2 out6。

在ph2相，第一级MDAC进行余差放大，电容Cf11的上极板接运放的输入端opin1，底极板接运放的输出端out1，电容Cs11的上极板接共模，底极板接本级数模转换器的输出端DAC1 out1，电容Cf12的上极板接运放的输入端opin2，底极板接运放的输出端out2，电容Cs12的上极板接共模，底极板接本级数模转换器的输出端DAC1 out2；第二级MDAC进行采样，电容Cf21、Cs21、Cs23、Cs25的上极板接运放的输入端opin1，底极板接运放的输出端out1，电容Cf22、Cs22、Cs24、Cs26的上极板接运放的输入端opin2，底极板接运放的输出端out2。

基于上述本发明提供的新型运放共享的MDAC电路，本发明还提供了一种应用运放共享MDAC电路的低功耗流水线ADC，该流水线ADC包括前端采样保持电路、流水子级、延时同步寄存器阵列和数字纠错模块。

其中，前端采样保持电路用于对接收自ADC输入端的V_in信号进行采样和保持，将得到的输出给流水子级中的第一级。流水子级用于对接收自采样保持电路的模拟信号分级进行模数转换和余差放大，将得到的数字输出给延时同步寄存器阵列，模拟输出给下一级流水子级。延时同步寄存器阵列用于对接收自各流水子级的数字信号进行延时对准，将得到的数字输出给数字纠错模块。数字纠错模块用于对接收自延时同步寄存器阵列的数字信号进行移位相加，得到ADC的数字输出。

如图5所示，图5为本发明提供的新型运放共享的MDAC电路的流水线ADC的结构示意图。该流水线ADC是一个10位流水线ADC，由前端采样保持电路、7个流水子级(即STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6和FLASH)、延时同步寄存器阵列和数字纠错模块组成。

在图5中，ph1和ph2为两相不交叠时钟，控制采样保持电路以及STAGE3、STAGE4、STAGE5、STAGE6和FLASH。采样保持电路、STAGE2、STAGE4和STAGE6在ph1进行采样，STAGE1、STAGE3、STAGE5和FLASH在ph2进行采样。STAGE1、STAGE2、……、STAGE6均包含一个子模数转换器和一个MDAC电路，STAGE1、STAGE3、STAGE5每级输出2位，1位有效，冗余位用来进行数字纠错，STAGE2、STAGE4和STAGE6每级输出3位，2位有效，冗余位用来进行数字纠错。最后一级(FLASH)是1比特flash结构的ADC，输出1位有效。

输入信号首先由S/H电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生2位数字码，该数字码被送入延时同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号送入STAGE2进行处理，该过程重复一直到第6级，最后一级仅进行模数转换，产生1位数字码送入延时同步寄存器序列，不进行余差放大。各级所产生的所有16位数字码经过延时同步寄存器序列进行延时对准，然后经数字纠错模块进行处理输出最终的10位数字码。

STAGE1和STAGE2中的MDAC电路为图4所示的新型运放共享的MDAC电路，即STAGE1和STAGE2共用一个运放。同样的，STAGE3和STAGE4共用一个运放，STAGE5和STAGE6共用一个运放。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1、一种运放共享的乘法数字模拟转换电路，其特征在于，该电路包括；

第一级乘法数字模拟转换MDAC电路，用于对接收自外部的差分信号in1和in2进行余差放大，将得到的差分信号out1_1和out2_1输出给第二级MDAC；

2、根据权利要求1所述的运放共享的乘法数字模拟转换电路，其特征在于，所述第一级MDAC电路采用1.5比特的结构，有效位数为1，冗余位为1；第二级MDAC电路采用2.5比特的结构，有效位数为2，冗余位为1。

3、根据权利要求1所述的运放共享的乘法数字模拟转换电路，其特征在于，

所述第一级MDAC电路包括：第一差分开关电容单元(2)和运放(1)，用于共同实现差分信号in1和in2的采样和余差放大；

4、根据权利要求1所述的运放共享的乘法数字模拟转换电路，其特征在于，

在ph1相，第一级MDAC进行采样，电容Cs11、Cf11的上极板接共模，底极板接输入in1，电容Cs12、Cf12的上极板接共模，底极板接输入in2；第二级MDAC进行余差放大，电容Cf21的上极板接运放的输入端opin1，底极板接运放的输出端out1，电容Cs21、Cs23、Cs25的上极板接运放的输入端opin1，底极板分别接本级数模转换器的输出端DAC2 out1、DAC2 out3、DAC2 out5，电容Cf22的上极板接运放的输入端opin2，底极板接运放的输出端out2，电容Cs22、Cs24、Cs26的上极板接运放的输入端opin2，底极板分别接本级数模转换器的输出端DAC2 out2、DAC2 out4、DAC2 out6；

5、一种应用运放共享MDAC电路的低功耗流水线模数转换器，其特征在于，该流水线模数转换器包括：

6、根据权利要求5所述的应用运放共享MDAC电路的低功耗流水线模数转换器，其特征在于，

所述流水子级的个数为7个，分别为STAGE1、STAGE2、STAGE3、STAGE4、STAGE5、STAGE6和FLASH；

其中，输入信号首先由前端采样保持电路进行采样，在保持阶段，所保持的信号由STAGE1中的子模数转换器处理，产生2位数字码，该数字码被送入延时同步寄存器序列的同时送入STAGE1的MDAC电路产生放大的余差信号送入STAGE2进行处理，该过程重复一直到第6级，最后一级仅进行模数转换，产生1位数字码送入延时同步寄存器序列，不进行余差放大；各级所产生的所有16位数字码经过延时同步寄存器序列进行延时对准，然后经数字纠错模块进行处理输出最终的10位数字码。

7、根据权利要求5所述的应用运放共享MDAC电路的低功耗流水线模数转换器，其特征在于，

所述STAGE1、STAGE2、……、STAGE6均包含一个子模数转换器和一个MDAC电路；

所述STAGE1、STAGE3、STAGE5每级输出2位，1位有效，冗余位用来进行数字纠错；

所述STAGE2、STAGE4和STAGE6每级输出3位，2位有效，冗余位用来进行数字纠错；

所述最后一级FLASH是1比特闪存flash结构的ADC，输出1位有效。

8、根据权利要求5所述的应用运放共享MDAC电路的低功耗流水线模数转换器，其特征在于，

该流水线ADC包含3个运放，其中，STAGE1和STAGE2共用一个运放，STAGE3和STAGE4共用一个运放，STAGE5和STAGE6共用一个运放。