KR930020446A - 3상태 출력버퍼 - Google Patents

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KR930020446A
KR930020446A KR1019920004876A KR920004876A KR930020446A KR 930020446 A KR930020446 A KR 930020446A KR 1019920004876 A KR1019920004876 A KR 1019920004876A KR 920004876 A KR920004876 A KR 920004876A KR 930020446 A KR930020446 A KR 930020446A
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박재현
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김주용
현대전자산업 주식회사
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Abstract

본 발명은 출력단의 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터의 각 게이트 전압이 서서히 증가 또는 감소되도록 하므로써 출력단의 풀업 또는 풀다운 구동시 발생되는 피크전류의 값을 최대한 줄여 노이즈를 감소시키도록 되어진 3상태 출력버퍼를 제공하는데 그 목적이 있는 것으로, 하나의 PMOS 트랜지스터(PM2) 및 세개의 NMOS 트랜지스터(NM2 내지 NM4)를 가지며, 제2논리게이트(G2)의 출력상태에 따라 풀업 PMOS 트랜지스터(PM1)의 구동을 제어하기 위한 제1제어부(1)와; 하나의 NMOS 트랜지스터(NM5) 및 세개의 PMOS 트랜지스터(PM3 내지 PM5)를 가지며, 제3논리게이트(G3)의 출력상태에 따라 풀다운 NMOS 트랜지스터(NM1)의 구동을 제어하기 위한 제2제어부(2)가 구성되어서 이루어진 것이다.

Description

3상태 출력버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 3상태 출력버퍼의 회로도.

Claims (1)

  1. 풀업 PMOS 트랜지스터(PM1)와 풀다운 NMOS 트랜지스터의(NM1)의 각각에 별개의 구동전압을 인가토록 되어진 3상태 출력버퍼에 있어서, 입력전압의 소정레벨로의 변환시 상기 풀업 PMOS 트랜지스터(PM1)를 신속히 디스에이블시키기 위한 PMOS 트랜지스터(PM2), 입력전압의 소정레베로의 변환시 상기 풀업 PMOS 트랜지스터(PM1)를 슬로우 율을 조절하면서 인에이블시키기 위해 상기 풀업 PMOS 트랜지스터(PM1)의 게이트 측에서 상기 PMOS 트랜지스터(PM2)와 서로 병렬로 연결된 양 NMOS 트랜지스터의(NM2 및 NM4) 그리고 상기 일측 NMOS 트랜지스터의(NM2)에 직렬로 연결된 NMOS 트랜지스터의(NM3)를 가지는 제1제어부(1)와; 입력전압의 소정레벨로의 변환시 상기 풀다운 NMOS 트랜지스터의(NM1)를 신속히 디스에이블시키기 위한 NMOS 트랜지스터의(NM1)를 신속히 디스에이블시키기 위한 NMOS 트랜지스터의(NM5), 입력전압의 소정 레벨로의 변환시 상기 풀다운 NMOS 트랜지스터의(NM1)를 슬로우 율을 조절하면서 인에이블시키기 위해 상기 풀다운 NMOS 트랜지스터의(NM1)의 게이트측에서 상기 NMOS 트랜지스터의(NM5)와 서로 병렬로 연결된 양 PMOS 트랜지스터(PM4 및 PM5) 그리고 상기 일측 PMOS 트랜지스터(PM4)에 직렬로 연결된 PMOS 트랜지스터(PM3)를 가지는 제2제어부(2)가 구성되어서 이루어짐을 특징으로 하는 3상태 출력버퍼.
    ※ 참고사항: 최초출원 내용에 의하여 공개하는 것임.
KR1019920004876A 1992-03-26 1992-03-26 3상태 출력버퍼 KR950002725B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100327344B1 (ko) * 2000-01-19 2002-03-06 윤종용 반도체 메모리 장치의 출력 데이터의 슬루 레이트를제어하는 데이터 출력회로
KR100643913B1 (ko) * 2004-11-03 2006-11-10 매그나칩 반도체 유한회사 출력 버퍼

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KR100643913B1 (ko) * 2004-11-03 2006-11-10 매그나칩 반도체 유한회사 출력 버퍼

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