DE4326136A1

DE4326136A1 - Ausgangspufferschaltung

Info

Publication number: DE4326136A1
Application number: DE4326136A
Authority: DE
Inventors: Vincent L Fong
Original assignee: Hyundai Electronics America Inc
Current assignee: SK Hynix America Inc
Priority date: 1992-08-19
Filing date: 1993-08-04
Publication date: 1994-02-24
Anticipated expiration: 2013-08-05
Also published as: DE4326136B4; JPH0795040A; JP3466667B2; KR940004967A; KR960016434B1; US5268597A

Description

Die vorliegende Erfindung bezieht sich auf eine Ausgangs pufferschaltung eines integrierten Schaltkreises und insbesondere auf die Verringerung des Rauschens eines solchen Ausgangspuffers.

Ein Ausgangspuffer ist eine gewöhnlich in integrierten Schalt kreisen anzutreffende Schaltung. Diese Schaltungen werden als Signal treiber verwendet von dem integrierten Schaltkreis nach außen. Typi scherweise wird in einem integrierten MOS-Schaltkreis der Ausgangspuffer von einem Paar großer Treibertransistoren gebildet, die in Serie ge schaltet sind zwischen zwei Leistungsversorgungsschienen, von denen die erste eine höhere Spannung V_CC führt als die zweite, die typischerweise auf Massepotential liegt. Der gemeinsame Source/Drain-Anschluß zwischen den beiden Treibertransistoren bildet die Ausgangsklemme der Puffer schaltung. Die Gates der beiden Treibertransistoren sind typischerweise mit irgendeiner Logikschaltung derart verbunden, daß Signale auf den Gates der Treibertransistoren im Ansprechen auf ein Logiksignal an einer Eingangsklemme der Pufferschaltung erzeugt wird. Auf diese Weise wird der eine oder der andere der Treibertransistoren eingeschaltet und der andere ausgeschaltet, so daß ein logisch hochliegendes oder logisch niedrigliegendes Signal an der Ausgangsklemme erzeugt wird. Manchmal hat die Logikschaltung eine Steuerklemme, um die Pufferschaltung aus- und einzuschalten. Ein solcher typischer Ausgangspuffer ist in Fig. 1 ge zeigt.

Pufferschaltungen haben jedoch typischerweise ein Problem, nämlich das Rauschen, das durch das Schalten der Treibertransistoren erzeugt wird. Dieses Rauschen wird auf den Leistungsversorgungsbussen erzeugt, wenn die Treibertransistoren ein- oder ausschalten. Typischer weise hat eine integrierte Schaltung mehrere Pufferschaltkreise, die parallel an der Peripherie eines IC-Chips angeschlossen sind. Typischer weise wird das Rauschen definiert durch ΔV=L(dI/dt), wobei L die Ge samtinduktanz der entsprechenden Leistungsbusse auf der integrierten Schaltung ist und (dI/dt) die augenblickliche Änderung des Stromes durch den Leistungsbus darstellt.

Dieses so erzeugte Rauschen kann oft sehr hoch sein und ver schiedene Probleme mit sich bringen einschließlich der Fehlinterpreta tion des Logikzustands eines digitalen Signals. Das Ziel der vorliegen den Erfindung ist es, einen Ausgangspufferschaltkreis zu schaffen, der die Erzeugung von Rauschen in einer Schaltungsanordnung absenkt, die nicht viel wertvollen Raum auf dem integrierten Schaltkreis einnimmt.

Diese Aufgabe wird durch die Gestaltung gemäß Patentanspruch 1 gelöst; die von ihm abhängenden Ansprüche definieren bevorzugte Ausge staltungen des in Anspruch 1 definierten Konzepts.

Demgemäß schafft die vorliegende Erfindung einen Ausgangs pufferschaltkreis für eine integrierte Schaltkreiskomponente mit einer Mehrzahl von Ausgangspufferschaltkreisen, die zwischen eine erste und eine zweite Spannungsversorgungsschiene geschaltet sind. Jeder der Pufferschaltkreise mit einer Eingangsklemme und einer Ausgangsklemme umfaßt einen ersten und einen zweiten MOS-Transistor. Der erste Source/ Drain des ersten MOS-Transistors ist verbunden mit der ersten Spannungs versorgungsschiene und ein zweites Source/Drain des ersten MOS-Tran sistors ist verbunden mit der Ausgangsklemme und mit einem ersten Source/Drain des zweiten MOS-Transistors. Das zweite Source/Drain des zweiten MOS-Transistors ist verbunden mit der zweiten Spannungsversor gungsschiene.

Eine Logikschaltung ist verbunden mit der Eingangsklemme und mit Gates des ersten und des zweiten MOS-Transistors, um das Gate- Terminal des ersten MOS-Transistors oder des zweiten MOS-Transistors alternativ anzusteuern im Ansprechen auf ein Signal an der Eingangs klemme zum Erzeugen eines Signals an der Ausgangsklemme. Der Ausgangs puffer hat einen Beschleunigerblock für das Erhöhen der Rate des Trei bersignals von den Logikmitteln zu den Gates des ersten und zweiten MOS-Transistors. Der Beschleunigerblock wird gesperrt im Ansprechen auf die Funktion eines zweiten Ausgangspufferschaltkreises, wodurch kumula tives Rauschen durch gleichzeitigen Betrieb einer Mehrzahl von Puffer schaltkreisen herabgesetzt wird.

Fig. 1 ist ein typischer Ausgangspufferschaltkreis nach dem Stand der Technik.

Fig. 2 zeigt die Schaltsignale sowohl in Ausdrücken der Spannung als auch des Stromes durch einen Ausgangspufferschaltkreis.

Fig. 3 zeigt eine Ausgangspufferschaltung gemäß einer Aus führungsform der vorliegenden Erfindung.

Fig. 4 ist ein mehr ins einzelne gehendes Schaltungsdiagramm der Ausgangspufferschaltung nach Fig. 3.

Wie oben erwähnt, hat ein Ausgangspufferschaltkreis typischer weise zwei große Treibertransistoren. Ein Treibertransistor ist verbun den mit der positiveren Leistungsversorgungsschiene, bei V_CC beispiels weise, und wird oft als "Hochziehtransistor" der Ausgangsklemme des Pufferschaltkreises bezeichnet, wenn der Treibertransistor in Betrieb ist. In ähnlicher Weise ist der zweite Treibertransistor an die negati vere Leistungsversorgungsschiene, beispielsweise bei Masse, angeschlos sen und wird oft als "Herabziehtransistor" bezeichnet für die Ausgangs klemme, wenn der zweite Treibertransistor aktiviert wird.

Demgemäß kann das Rauschen, erzeugt auf dem V_CC-Leistungs versorgungsbus, wie folgt gesehen werden:

_Δ _VCC=L_VCC*(ΔI_PU/Δt).

In ähnlicher Weise ist das Rauschen auf der Masseschiene:

ΔV_GND=L_GND*(ΔI_PD/Δt).

Die Ausdrücke ΔI_PU beziehungsweise ΔI_PD repräsentieren die augenblick liche Änderung des Stromes durch die entsprechenden Leistungsversor gungsbusse. Die Induktanzen L_VCC und L_GND sind physikalische Parameter für die beiden Leistungsversorgungsbusse und sind grundsätzlich unver änderbar in dem integrierten Schaltkreis. Demgemäß hat die Rauschverrin gerung typischerweise in hohem Maße auf der Absenkung der Werte des Parameters (ΔI/Δt) beruht. Da der Ausgangspufferschaltkreis spezifi zierte Lasttreiberfähigkeiten erfüllen muß, sind die Abmessungen der beiden Treibertransistoren beschränkt. Mit anderen Worten können diese Treibertransistoren nicht in ihrer Größe verringert werden, um ΔI/Δt abzusenken. Deshalb beruhten viele bisherige Ansätze zum Herabsetzen des Ausdrucks (ΔI/Δt) darauf, die Gate-Spannung zu regulieren, wohl der einzige Parameter, der einstellbar ist. Solche Ansätze umfaßten die Hinzufügung einer Referenzschaltung für die Spannungsregelung der Gates dieser Treibertransistoren. Diese Technik funktionierte gut, wenn nur ein Ausgangspufferschaltkreis zu irgendeinem Zeitpunkt schaltet. In einem typischen integrierten Schaltkreis schalten jedoch mehrere Aus gangspufferschaltkreise auf einmal. Das Rauschen auf den Leistungsver sorgungsbussen akkumuliert sich von diesen Ausgangspufferschaltkreisen. Demgemäß ist diese Technik nicht sehr effektiv.

Im Gegensatz dazu werden gemäß der vorliegenden Erfindung die Gate-Spannungen der Treibertransistoren von Ausgangspufferschaltkreisen gesteuert, je nachdem, ob benachbarte Ausgangspufferschaltkreise gerade schalten oder nicht. Fig. 3 illustriert Ausgangspufferschaltkreise 30 gemäß einer Ausführungsform der vorliegenden Erfindung. Jeder Ausgangs pufferschaltkreis hat einen Hochziehtreibertransistor 28 und einen Herabziehtreibertransistor 29, die in Serie zwischen V_CC und Masse geschaltet sind. Die gemeinsame Verbindung zwischen Source und Drain der NMOS-Transistoren 28 bzw. 29 ist mit der Ausgangsklemme 22 des Ausgangs pufferschaltkreises verbunden. Die Gates der Treibertransistoren 28 und 29 werden komplementär angesteuert in Abhängigkeit von einem logischen Eingangssignal an der Eingangsklemme 20. Die Klemme 20 ist mit einem Eingangsknoten eines NICHT-UND-Gatters 23 verbunden, dessen Ausgangs knoten 54 mit dem Gate des Treibertransistors 28 über einen Inverter 26 verbunden ist. Die Eingangsklemme 20 ist ferner verbunden mit einem Eingangsknoten eines NICHT-UND-Gatters 24 über einen Inverter 25. Ein Ausgangsknoten 53 des NICHT-UND-Gatters 24 ist verbunden mit dem Gate des Treibertransistors 29 über einen Inverter 27. Zweite Eingangsknoten der NICHT-UND-Gatter 23 und 24 sind jeweils mit einer Steuerklemme 21 verbunden, die ein Entsperrsignal empfängt.

Wie in Fig. 3 gezeigt, ist jeder Ausgangspufferschaltkreis 30 außerdem mit anderen Ausgangspufferschaltkreisen durch einen Beschleuni gerblock 31 verbunden. Jeder Block 31 ist verbunden mit einem benach barten Ausgangspufferschaltkreis 30 über Leitungen 51 und 52. Ferner sind die Ausgangsknoten 54 bzw. 53 der NICHT-UND-Gatter 23 bzw. 24 mit einem Beschleunigerblock 31 eines anderen benachbarten Ausgangspuffer schaltkreises verbunden. Generell ist zu sagen, daß dann, wenn ein ent sprechender Treibertransistor in einem ersten Ausgangspufferschaltkreis nicht geschaltet wird, wird der Beschleunigerblock 31 in einem zweiten angeschlossenen Ausgangspufferschaltkreis entsperrt zum Ermöglichen einer mit hoher Geschwindigkeit erfolgenden Spannungsänderung des Trei bertransistors in dem zweiten Ausgangspufferschaltkreis.

Das Schaltschema des Beschleunigerblocks 31 in jedem Ausgangs pufferschaltkreis 30 ist in Fig. 4 gezeigt. Mit den Invertern 26 und 27, bei denen es sich um konventionelle Inverterschaltungen handelt, sind Transistoren 34 und 36 bzw. 35 und 37. Der PMOS-Transistor 34 ist mit seiner Source an die V_CC-Leistungsversorgung angeschlossen und mit einem Drain an das Drain des NMOS-Transistors 36. Der Transistor 36 ist mit seiner Source mit dem Ausgangsknoten verbunden und dem gemeinsamen An schluß zwischen den Transistoren 42 und 44 des Inverters 26. Das Gate des PMOS-Transistors 34 ist verbunden mit dem Gate des PMOS-Transistors 44 des Inverters 26. Das Gate des NMOS-Transistors 36 ist mit der Lei tung 52 verbunden, die mit dem Ausgangsknoten 54 des NICHT-UND-Gatters 23 eines vorhergehenden Ausgangspufferschaltkreises verbunden ist.

In ähnlicher Weise ist der PMOS-Transistor 35 des Beschleuni gerblocks 31 mit seiner Source an den V_CC-Versorgungsbus gelegt und mit seinen Drain an den Drain des NMOS-Transistors 37. Der NMOS-Transistor 37 ist mit seiner Source an den Ausgangsknoten, nämlich die gemeinsame Verbindung zwischen den Transistoren 41 und 43, des Inverters 27 ange schlossen. Das Gate des PMOS-Transistors 35 ist verbunden mit dem Gate des PMOS-Transistors 43 des Inverters 27. Das Gate des NMOS-Transistors 37 ist an Leitung 51 angeschlossen, welche mit dem Ausgangsknoten 53 des NICHT-UND-Gatters 23 des vorhergehenden Ausgangspufferschaltkreises verbunden ist.

Die Transistoren der Inverter 26 und 27 sind so bemessen, daß sie eine Minimumvorspannung an den Gates der Treibertransistoren 28 bzw. 29 bereitstellen. Mit anderen Worten liefern die Transistoren der In verter 26 und 27 gerade genug Strom an die Gates der Treibertransistoren 28 und 29, daß die Treibertransistoren langsam schalten zum Vermeiden von zuviel Rauschen. Natürlich ist dieses Verhalten für den Ausgangs pufferschaltkreis keineswegs optimal.

Wenn der vorhergehende Ausgangspufferschaltkreis nicht den entsprechenden Hochziehtreibertransistor 28 ansteuert, wird auf Leitung 52 ein logisch hochliegendes Signal empfangen zum Durchschalten des Transistors 36 in dem betrachteten Ausgangspufferschaltkreis. Der Block 31 wird für den Treibertransistor 28 entsperrt. Ein Eingangssignal auf Klemme 20, welches das Ausgangssignal auf dem NICHT-UND-Gatter 23 niedrig macht, schaltet den PMOS-Transistor 44 durch und den NMOS- Transistor 42 ab, aus welchen Transistoren der Inverter 26 besteht. Das Gate des Treibertransistors 28 wird geladen, um den Transistor 28 durch zuschalten. Der PMOS-Transistor 34 des Blocks 31 wird ebenfalls einge schaltet. Die beiden Transistoren 34 und 36 sind groß genug bemessen, um einen hohen Strom fließen zu lassen zum Erhöhen der Aufladung des Gates des Hochziehtransistors 28, und der Transistor 28 schaltet sehr schnell durch. ΔIPU/Δt ist groß. Während demgemäß die Schaltgeschwindigkeit erhöht wird, wird Rauschen erzeugt. Da jedoch der vorhergehende Aus gangspufferschaltkreis nicht seinen Hochziehtreibertransistor 28 durch schaltete, ist dieses Rauschen tolerierbar. Darüber hinaus stellt das Signal auf dem Ausgangsknoten 54 zum nächsten Ausgangspufferschaltkreis auf Leitung 52 sicher, daß der Hochziehtreibertransistor 28 des nächsten Ausgangspufferschaltkreises auch nicht schnell eingeschaltet wird. Die Erzeugung von Rauschen wird minimiert.

Die Transistoren 35 und 36 des Blocks 31 sind in gleicher Weise bemessen und funktionieren in ähnlicher Weise.

Claims

1. Integrierte Schaltung mit einer Mehrzahl von Ausgangs pufferschaltkreisen, die zwischen eine erste und eine zweite Spannungs versorgungsschiene gelegt sind, wobei jeder Pufferschaltkreis eine Ein gangsklemme und eine Ausgangsklemme aufweist und umfaßt:
einen ersten und einen zweiten MOS-Transistor mit einem ersten und einem zweiten Source/Drain und einem Gate, wobei ein erstes Source/ Drain des ersten MOS-Transistors mit der ersten Spannungsversorgungs schiene, ein zweites Source/Drain des ersten MOS-Transistors mit der Ausgangsklemme und einem ersten Source/Drain des zweiten MOS-Transistors und ein zweites Source/Drain des zweiten MOS-Transistors mit der zweiten Spannungsversorgungsschiene verbunden sind;
Logikschaltkreise, verbunden mit der Eingangsklemme und den Gates des ersten und des zweiten MOS-Transistors für das alternative Beaufschlagen der Gateklemme des ersten MOS-Transistors oder des anderen MOS-Transistors mit Treiberstrom in Abhängigkeit von einem Logikzustand eines Signals an der Eingangsklemme zum Erzeugen eines Signals an der Ausgangsklemme; und
Mittel zum Steigern der Rate des Treiberstromanstiegs von den Logikschaltkreisen zu den Gate-Anschlüssen, welche Mittel gesperrt wer den im Ansprechen auf den Betrieb eines zweiten Ausgangspufferschalt kreises, wodurch kumulatives Rauschen durch gleichzeitiges Schalten einer Mehrzahl der Pufferschaltkreise herabgesetzt wird.

2. Schaltung nach Anspruch 1, bei der die Erhöhungsmittel den Treiberstrom von den Logikmitteln zu den Gate-Anschlüssen der ersten und zweiten MOS-Transistoren vergrößern.

3. Schaltung nach Anspruch 2, bei der die Erhöhungsmittel den Strom zu einem der Gate-Anschlüsse des ersten beziehungsweise zweiten MOS-Transistors erhöhen, wenn die Logikmittel das betreffende Gate aufladen.

4. Schaltung nach Anspruch 2, bei der die Logikschaltkreise Logikgatter aufweisen mit ersten und zweiten Ausgangsknoten, wobei der erste Logikgatterausgangsknoten mit einem Eingangsknoten eines ersten Inverters verbunden ist, welcher erste Inverter einen mit dem Gate des ersten MOS-Transistors verbundenen Ausgangsknoten aufweist, und wobei der zweite Logikgatterausgangsknoten mit einem Eingangsknoten eines zweiten Inverters verbunden ist, welcher zweite Inverter mit einem Ausgangsknoten mit dem Gate des zweiten MOS-Transistors verbunden ist, und bei der das Vergrößerungsmittel mit den Ausgangsknoten der ersten beziehungsweise zweiten Inverter verbunden ist.

5. Schaltung nach Anspruch 4, bei der jeder der ersten und zweiten Inverter umfaßt:
dritte und vierte MOS-Transistoren, wobei jeder Transistor erste und zweite Source/Drains und ein Gate aufweist, wobei ein erstes Source/Drain des dritten MOS-Transistors mit der ersten Spannungsversor gungsschiene verbunden ist, ein zweites Source/Drain des dritten MOS- Transistors mit dem Inverter-Ausgangsknoten und einem ersten Source/ Drain des vierten MOS-Transistors verbunden ist, ein zweites Source/ Drain des vierten MOS-Transistors mit der zweiten Spannungsversorgungs schiene verbunden ist, die Gate-Anschlüsse des dritten und des vierten MOS-Transistors mit dem Inverter-Eingangsknoten verbunden sind, und bei welcher die Erhöhungsmittel umfassen:
fünfte und sechste MOS-Transistoren, jeweils einem der ersten und zweiten Inverter zugeordnet, wobei jeder Transistor erste und zweite Source/Drains und ein Gate aufweist, wobei ein erstes Source/Drain des fünften MOS-Transistors mit der ersten Spannungsversorgungsschiene ver bunden ist, ein zweites Source/Drain des fünften MOS-Transistors mit einem ersten Source/Drain des sechsten MOS-Transistors verbunden ist, ein zweites Source/Drain des sechsten MOS-Transistors mit der zweiten Spannungsversorgungsschiene verbunden ist, ein Gate-Anschluß des fünften MOS-Transistors mit dem Eingangsknoten des zugeordneten Inverters ver bunden ist, und der Gate-Anschluß des sechsten MOS-Transistors mit dem zweiten Ausgangspufferschaltkreis verbunden ist.

6. Schaltung nach Anspruch 5, bei der der Gate-Anschluß des sechsten MOS-Transistors, zugeordnet jeweils einem der ersten und zweiten Inverter, mit dem Eingangsknoten jeweils eines der ersten beziehungsweise zweiten Inverter des zweiten Ausgangspufferschaltkreises verbunden ist.

7. Schaltung nach Anspruch 5, bei der die ersten und zweiten MOS-Transistoren N-Kanal-Transistoren umfassen.

8. Schaltung nach Anspruch 7, bei der die dritten und fünften MOS-Transistoren P-Kanal-Transistoren umfassen und die vierten und sechsten MOS-Transistoren N-Kanal-Transistoren umfassen.