JPH0711747B2 - ビデオ信号の記憶方法 - Google Patents
ビデオ信号の記憶方法Info
- Publication number
- JPH0711747B2 JPH0711747B2 JP62073483A JP7348387A JPH0711747B2 JP H0711747 B2 JPH0711747 B2 JP H0711747B2 JP 62073483 A JP62073483 A JP 62073483A JP 7348387 A JP7348387 A JP 7348387A JP H0711747 B2 JPH0711747 B2 JP H0711747B2
- Authority
- JP
- Japan
- Prior art keywords
- ram
- video signal
- cpu
- data
- gate circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Description
【発明の詳細な説明】 「産業上の利用分野」 本発明は、クロックパルスの半サイクルでビデオ信号を
A/D変換してメモリに書込みながらモニタTVに表示し、
クロックパルスの他の半サイクルでメモリからデータを
読み出すようにしたビデオ信号の記憶再生方法に関する
ものである。
A/D変換してメモリに書込みながらモニタTVに表示し、
クロックパルスの他の半サイクルでメモリからデータを
読み出すようにしたビデオ信号の記憶再生方法に関する
ものである。
「従来の技術」 RGBのビデオ信号をA/D変換してパソコン等のＶ−RAM中
に記憶させる、いわゆるデジタイズを行う場合、従来は
一画面分のデータをデジタイズして書込み、書込みが終
了した後、CPUでＶ−RAMをアクセスしていた。例えば、
「ビデオカメラの入力が赤くなったらブザーを鳴らす」
よいう機能を作るためには、従来は「デジタイズを始め
る」→「デジタイズを終了する」→「Ｖ−RAMを読み出
す」→「赤色の判定」の動作を繰り返しいた。
に記憶させる、いわゆるデジタイズを行う場合、従来は
一画面分のデータをデジタイズして書込み、書込みが終
了した後、CPUでＶ−RAMをアクセスしていた。例えば、
「ビデオカメラの入力が赤くなったらブザーを鳴らす」
よいう機能を作るためには、従来は「デジタイズを始め
る」→「デジタイズを終了する」→「Ｖ−RAMを読み出
す」→「赤色の判定」の動作を繰り返しいた。
「発明が解決しようとする問題点」 従来は、Ｖ−RAMにデータを取り込んでいる間はCPUによ
りＶ−RAMをアクセスできず、逆に、Ｖ−RAMを読み出す
ときはデジタイズがとぎれてTV画面がとぎれてしまって
リアルタイムでのデジタイズとＶ−RAMからの読み出し
ができなかった。
りＶ−RAMをアクセスできず、逆に、Ｖ−RAMを読み出す
ときはデジタイズがとぎれてTV画面がとぎれてしまって
リアルタイムでのデジタイズとＶ−RAMからの読み出し
ができなかった。
「問題点を解決するための手段」 本発明は上述のような問題点を解決するためになされた
もので、アナログのRGBビデオ信号をデジタイズしたデ
ジタルビデオ信号を、一方のゲート回路を介してＶ−RA
Mに入力し、CPUデータを他方のゲート回路を介して前記
Ｖ−RAMに入力し、制御回路により前記一方のゲート回
路をクロック信号の半サイクルで開き、前記他方のゲー
ト回路をクロックの他の半サイクルで開いてデジタルビ
デオ信号とCPUデータを交互にＶ−RAMに入力し、前記デ
ジタルビデオ信号をＶ−RAMに記憶しつつモニタTVの表
示し、前記Ｖ−RAMに記憶されたデータをCPUで読み出し
て処理することを特徴とする方法である。
もので、アナログのRGBビデオ信号をデジタイズしたデ
ジタルビデオ信号を、一方のゲート回路を介してＶ−RA
Mに入力し、CPUデータを他方のゲート回路を介して前記
Ｖ−RAMに入力し、制御回路により前記一方のゲート回
路をクロック信号の半サイクルで開き、前記他方のゲー
ト回路をクロックの他の半サイクルで開いてデジタルビ
デオ信号とCPUデータを交互にＶ−RAMに入力し、前記デ
ジタルビデオ信号をＶ−RAMに記憶しつつモニタTVの表
示し、前記Ｖ−RAMに記憶されたデータをCPUで読み出し
て処理することを特徴とする方法である。
「作用」 クロックパルスの半サイクル、例えばプラスのとき、制
御回路が一方のゲート回路を開いてデジタイズした信号
をＶ−RAMに読み込みながらモニタTVに表示し、クロッ
クパルスの他の半サイクル、例えばマイナスのとき制御
回路が他方のゲート回路開いてCPUがＶ−RAMに必要な処
理を施す。そのため、「ビデオカメラの入力が赤くなっ
たらブザーを鳴らす」という機能を作るとき、「Ｖ−RA
Mを読み出す」→「赤色の判定を」を繰返す。そしてこ
の間デジタイズを継続するため、モニタTVの画像はとぎ
れず、かつリアルタイムで表示される。
御回路が一方のゲート回路を開いてデジタイズした信号
をＶ−RAMに読み込みながらモニタTVに表示し、クロッ
クパルスの他の半サイクル、例えばマイナスのとき制御
回路が他方のゲート回路開いてCPUがＶ−RAMに必要な処
理を施す。そのため、「ビデオカメラの入力が赤くなっ
たらブザーを鳴らす」という機能を作るとき、「Ｖ−RA
Mを読み出す」→「赤色の判定を」を繰返す。そしてこ
の間デジタイズを継続するため、モニタTVの画像はとぎ
れず、かつリアルタイムで表示される。
「実施例」 以下、本発明の一実施例を図面に基づいて説明する。
第１図において、（１）はデジタイズのためのアドレス
発生回路、（２）はA/D変換回路からのビデオデータバ
ス、（３）はCPUのアドレスバス、（４）はCPUのデータ
バス、（５）はクロックの信号入力端子、（６）（７）
はゲート回路、（８）はＶ−RAM、（９）は制御回路、
（10）は並列・直列変換回路、（11）はレベル変換回
路、（12）はモニタTVへの出力端子である。
発生回路、（２）はA/D変換回路からのビデオデータバ
ス、（３）はCPUのアドレスバス、（４）はCPUのデータ
バス、（５）はクロックの信号入力端子、（６）（７）
はゲート回路、（８）はＶ−RAM、（９）は制御回路、
（10）は並列・直列変換回路、（11）はレベル変換回
路、（12）はモニタTVへの出力端子である。
以上のような回路構成において、第２図（ａ）のような
時分割のためのクロックパルスのうち、一方の半サイク
ル例えばマイナスのとき、制御回路（９）からの信号で
ゲート回路（６）が開き、デジタイズアドレス発生回路
（１）のデジタイズアドレスがＶ−RAM（８）へ送ら
れ、かつA/D変換回路からのA/D変換されたビデオ信号が
Ｖ−RAM（８）へ送られ、さらに制御回路（９）からの
書込み信号によってＶ−RAM（８）に記憶される。同時
に、Ｖ−RAM（８）からの並列・直列変換回路（10）、
レベル変換回路（11）を介してモニタTVに映像を表示し
ている。時分割用クロックパルスの他の半サイクル、例
えばプラスのとき、制御回路（９）によりゲート回路
（７）が開き、CPUがＶ−RAM（８）をアクセスしてCPU
アドレスバス（３）からのアドレスがＶ−RAM（８）へ
送られ、当該アドレスのデータがデータバス（４）を介
してCPUへ送られて必要な処理が施される。
時分割のためのクロックパルスのうち、一方の半サイク
ル例えばマイナスのとき、制御回路（９）からの信号で
ゲート回路（６）が開き、デジタイズアドレス発生回路
（１）のデジタイズアドレスがＶ−RAM（８）へ送ら
れ、かつA/D変換回路からのA/D変換されたビデオ信号が
Ｖ−RAM（８）へ送られ、さらに制御回路（９）からの
書込み信号によってＶ−RAM（８）に記憶される。同時
に、Ｖ−RAM（８）からの並列・直列変換回路（10）、
レベル変換回路（11）を介してモニタTVに映像を表示し
ている。時分割用クロックパルスの他の半サイクル、例
えばプラスのとき、制御回路（９）によりゲート回路
（７）が開き、CPUがＶ−RAM（８）をアクセスしてCPU
アドレスバス（３）からのアドレスがＶ−RAM（８）へ
送られ、当該アドレスのデータがデータバス（４）を介
してCPUへ送られて必要な処理が施される。
「発明の効果」 本発明は上述のように、Ｖ−RAMのアクセスをCPUとデジ
タイズとで時分割して行うため、デジタイズ中でもTV画
像を途切れさせることなく、CPUはＶ−TARを読み出すこ
とができるという効果を有するものである。
タイズとで時分割して行うため、デジタイズ中でもTV画
像を途切れさせることなく、CPUはＶ−TARを読み出すこ
とができるという効果を有するものである。
第１図は本発明によるビデオ信号の記憶再生方法を実現
するための装置のブロック図、第２図は各部のタイムチ
ャートである。 （１）……デジタイズアドレス発生回路、（２）……ビ
デオデータバス、（３）……CPUのアドレスバス、
（４）……CPUのデータバス、（５）……クロック信号
入力端子、（６）（７）……ゲート回路、（８）……Ｖ
−RAM、（９）……制御回路、（10）……並列・直列変
換回路、（11）……レベル変換回路、（12）……出力端
子。
するための装置のブロック図、第２図は各部のタイムチ
ャートである。 （１）……デジタイズアドレス発生回路、（２）……ビ
デオデータバス、（３）……CPUのアドレスバス、
（４）……CPUのデータバス、（５）……クロック信号
入力端子、（６）（７）……ゲート回路、（８）……Ｖ
−RAM、（９）……制御回路、（10）……並列・直列変
換回路、（11）……レベル変換回路、（12）……出力端
子。
Claims (1)
- 【請求項１】アナログのRGBビデオ信号をデジタイズし
たデジタルビデオ信号を、一方のゲート回路を介してＶ
−RAMに入力し、CPUデータを他方のゲート回路を介して
前記Ｖ−RAMに入力し、 制御回路により前記一方のゲート回路をクロック信号の
半サイクルで開き、前記他方のゲート回路をクロックの
他の半サイクルで開いて、Ｖ−RAMへのデジタルビデオ
信号入力とCPUによるＶ−RAMからのデータ読出しを交互
に行い、 前記デジタルビデオ信号をＶ−RAMに記憶しつつモニタT
Vに表示し、前記Ｖ−RAMに記憶されたデータをCPUで読
み出して処理することを特徴とするビデオ信号の記憶方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073483A JPH0711747B2 (ja) | 1987-03-27 | 1987-03-27 | ビデオ信号の記憶方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073483A JPH0711747B2 (ja) | 1987-03-27 | 1987-03-27 | ビデオ信号の記憶方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63240187A JPS63240187A (ja) | 1988-10-05 |
| JPH0711747B2 true JPH0711747B2 (ja) | 1995-02-08 |
Family
ID=13519570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073483A Expired - Fee Related JPH0711747B2 (ja) | 1987-03-27 | 1987-03-27 | ビデオ信号の記憶方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0711747B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59180871A (ja) * | 1983-03-31 | 1984-10-15 | Fujitsu Ltd | 半導体メモリ装置 |
| JPS6050585A (ja) * | 1983-08-30 | 1985-03-20 | シャープ株式会社 | 画面分割表示制御装置 |
| JPS61206390A (ja) * | 1985-03-11 | 1986-09-12 | Hitachi Ltd | Ｉｔｖ監視装置 |
-
1987
- 1987-03-27 JP JP62073483A patent/JPH0711747B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63240187A (ja) | 1988-10-05 |
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