JPH06175871A - エミュレーション装置 - Google Patents

Abstract

(57)【要約】 【目的】セルベースＡＳＩＣ用のエミュレーションボー
ドにおいて、種々のユーザシステム構成に容易に対応可
能とし汎用性をもたせるとともに、検証作業を高速化す
ることにある。 【構成】複数のＣＰＵマクロ１２１，１２２を搭載する
ＣＰＵマクロチップ１２０と、複数の周辺マクロ１６
１，１６２を搭載する周辺マクロチップ１６０と、この
ＣＰＵマクロチップ１２０の入出力端子を接続する第１
の入出力端子１４０および周辺マクロチップ１６０の入
出力端子を接続する第２の入出力端子１５０からなるジ
ャンパブロック１３０と、トレース回路１１０およびメ
モリ５０とを有する。トレース回路１１０の選択信号１
１１の指定によりＣＰＵマクロ１２１，１２２を選択
し、選択信号１１２の指定により周辺マクロ１６１，１
６２を選択する。従って、ジャンパブロック１３０の第
１の入出力端子１４０と第２の入出力端子１５０を配線
にて接続することにより、ユーザシステムに対応させる
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はあらかじめマスクレイア
ウトが用意された特定機能を有するブロックを任意の数
内蔵する特定用途向け半導体集積回路（以下、セルベー
スＡＳＩＣと称す）用のインサーキットエミュレータの
エミュレーション装置（以下、エミュレーションボード
と称す）に関し、特に複数の中央処理装置機能を搭載す
る第１の半導体集積回路（以下、ＣＰＵマクロチップと
称す）と複数の周辺回路機能を搭載する第２の半導体集
積回路（以下、周辺マクロチップと称す）を備え、両マ
クロチップ端子間の接続を可能とするエミュレーション
ボードに関する。

【０００２】

【従来の技術】従来、特定用途向け半導体集積回路（以
下、ＡＳＩＣと称す）、特にセルベースＡＳＩＣは、単
一半導体基板上にユーザが任意に設計した論理回路ブロ
ックの他に、中央処理装置機能ブロック（以下、ＣＰＵ
マクロと称す）及び周辺回路機能ブロック（以下、周辺
マクロと称す）を内蔵し、ユーザシステムを構成できる
ようにしている。そこで、従来のＡＳＩＣのエミュレー
ションボードについて、図１２を参照して説明する。

【０００３】図１２は従来の一例を示すエミュレーショ
ンボードのブロック図である。図１２に示すように、従
来のエミュレーションボード１０は、トレース回路２０
と、ユーザが使用する中央処理装置（ＣＰＵ）のＣＰＵ
エバリュエーションチップ３０と、周辺ＩＣ４０および
メモリ５０とを備え、それらの間を各種のバス３２〜３
４により接続している。以下、各回路について述べる。

【０００４】まず、トレース回路２０は外部インタフェ
ースバス２１を介してパーソナルコンピュータ等からデ
ータを入力し、そのデータに基づいた制御信号をトレー
スバス３１に出力する。また、トレースバス３１を介し
て得たデータを外部インタフェースバス２１を介して外
部に出力する。

【０００５】次に、ＣＰＵエバリュエーションチップ３
０は、ＣＰＵ機能に加えてＣＰＵ動作のトーレスを可能
とする回路を内蔵したエミュレーション用ＣＰＵチップ
である。このチップ３０は命令実行時の動作状態をステ
ータス信号としてトレースバス３１へ出力し、またＣＰ
Ｕが読み込む命令のメモリ格納アドレスを伝達するフェ
ッチアドレスバス情報及び読み込んだ命令の命令コード
を伝達するフェッチデータバス情報の内部バス情報をト
レースバス３１を介して外部へ出力する。しかも、ＣＰ
Ｕエバリュエーションチップ３０はステータスバス３２
とコントロールバス３３及びアドレスデータバス３４と
を介して周辺ＩＣ４０及びメモリ５０に接続される。
尚、これらのバス３２〜３４はエミュレーションボード
１０上にプリント配線等により形成される。

【０００６】さらに、ステータスバス３２はＣＰＵの命
令実行サイクルとＣＰＵが命令によりアクセスするメモ
リ空間を示す信号及び周辺ＩＣ４０の動作状態信号とを
伝達し、コントロールバス３３はメモリ５０及び周辺Ｉ
Ｃ４０に対するリード信号，ライト信号及びチップセレ
クト信号等の制御信号を伝達する。同様に、アドレスデ
ータバス３４はメモリ５０及び周辺ＩＣ４０へアクセス
するためのアドレス信号とデータ信号とを伝達する。

【０００７】次に、周辺ＩＣ４０は各種周辺回路機能を
内蔵する標準ＩＣである。コントロールバス３３上のコ
ントロール信号に基づきアドレスデータバス３４を介し
てデータを設定することにより動作する。また、ステー
タスバス３２上に常に動作状態を示すステータス信号を
出力する。更に、メモリ５０はＣＰＵエバリュエーショ
ンチップ３０が実行するプログラムを格納している。

【０００８】以下、かかる構成のエミュレーションボー
ド１０の動作について説明する。

【０００９】まず、エミュレーションの開始動作につい
て説明する。あらかじめトレース回路２０は外部インタ
フェースバス２１を介してパーソナルコンピュータに接
続されているとする。また、周辺ＩＣ４０は停止状態で
ステータスバス３２上に停止状態を示す特定データを出
力しており、メモリ５０には周辺ＩＣ４０が停止状態で
あることを確認した後に周辺ＩＣ４０を起動するプログ
ラムが格納されているものとする。

【００１０】次に、パーソナルコンピュータからエミュ
レーションスタートを指示する制御データをトレース回
路２０に入力する。トレース回路２０はこの制御データ
に基づいてＣＰＵエバリュエーションチップ３０にプロ
グラム実行を開始させる制御信号を出力する。従って、
ＣＰＵエバリュエーションチップ３０はこの制御信号に
よりアドレス信号及びコントロール信号を出力し、メモ
リ５０に格納したプログラムの命令コードを読み込んで
解釈することにより、プログラムの実行動作を開始す
る。

【００１１】続いて、ＣＰＵエバリュエーションチップ
３０は順次プログラムを実行し、ステータスバス３２上
のデータを取込んで周辺ＩＣ４０が停止状態であること
を確認する。次に、周辺ＩＣ４０を起動するためのデー
タをアドレスデータバス３４上に出力するとともに、周
辺ＩＣ４０に対してコントロール信号を出力しデータを
設定する。これにより、周辺ＩＣ４０は設定データに基
づいて動作を開始する。

【００１２】次に、ＣＰＵエバリュエーションチップ３
０のプログラム実行のトレース動作について説明する。
パーソナルコンピュータからＣＰＵの命令実行のトレー
ス動作を指示する制御データがトレース回路２０に入力
される。これにより、トレース回路２０はトレースバス
３１上にＣＰＵエバリュエーションチップ３０が出力す
る内部フェッチアドレスバス情報を外部インタフェース
バス２１を介してパーソナルコンピュータに出力する。
従って、パーソナルコンピュータのオペレータは、ＣＰ
Ｕエバリュエーションチップ３０が現在実行しているプ
ログラムのアドレス情報を得ることが可能である。

【００１３】また同様にして、ＣＰＵエバリュエーショ
ンチップ３０が出力する内部フェッチデータバス情報を
外部インタフェースバス２１を介してパーソナルコンピ
ュータに出力することにより、ＣＰＵエバリュエーショ
ンチップ３０が現在実行しているプログラムの命令コー
ド情報を得ることが可能である。すなわち、オペレータ
はアドレス情報と命令コード情報から現在ＣＰＵがプロ
グラム中のどの部分の何の命令を実行しているかを知る
ことができる。

【００１４】以上説明したように、エミュレーションボ
ード１０によりユーザのＡＳＩＣシステムのエミュレー
ション動作が可能であり、しかもＣＰＵが現在どの命令
を実行中であるかを知ることができるため、ＣＰＵのプ
ログラム実行によるＡＳＩＣシステム動作に関する検証
が可能となる。

【００１５】このようなＡＳＩＣ用のエミュレーション
装置としては、ラピッド・プロトタイピング・マシン
（ＲＰＭ）が代表的である。このＲＰＭは、プログラマ
ブルロッジクアレイ集積回路の１種であり、任意にプロ
グラム可能なフィールド・プログラマブル・ゲートアレ
イ（ＦＰＧＡ）を多数使用し、回路接続情報に基づいて
ＦＰＧＡをプログラムすることにより、論理回路を実現
するものである。しかし、このＲＰＭは回路構成に関す
る汎用性を重視したＦＰＧＡを使用するため、リアルタ
イム性に乏しく、且つ高価格である。

【００１６】また、ＲＰＭはＣＰＵＩＣや周辺ＩＣ等に
関しコンポーネントアダプター（市販の標準ＣＰＵＩＣ
及び周辺ＩＣ等を搭載した別ボード）を用いて対応す
る。従って、ＲＰＭによりセルベースＡＳＩＣ用のエミ
ュレーション装置を構成する場合、ＣＰＵマクロ及び周
辺マクロに対しては、これらの種々の組合せに対してコ
ンポーネントアダプターを個別に作成する必要がある。

【００１７】

【発明が解決しようとする課題】上述した従来のＡＳＩ
Ｃのエミュレーションボードは、特定のＣＰＵエバリュ
エーションチップ及び特定の周辺ＩＣによる構成となっ
ており、種々のＣＰＵ機能及び種々の周辺回路機能の組
合せによる各々のシステム構成に容易に対応できないた
め、各ユーザのシステム構成に合わせた個別のエミュレ
ーションボードを作成する必要があり、期間，工数，コ
ストが増大するという欠点がある。

【００１８】また、上述した構成によりユーザシステム
の変更は容易でないため、仮に変更しようとすると、ユ
ーザが応用装置を開発する上でのソフトウェア及びバー
ドウェアの検証作業に遅れを生じるという欠点がある。

【００１９】本発明の目的は、かかる期間や工数を削減
し、コストを低価格化するとともに、汎用性を向上させ
て検証作業を高速化することのできるエミュレーション
ボードを提供することにある。

【００２０】

【課題を解決するための手段】本発明のエミュレーショ
ン装置は、中央処理装置機能を備えた複数のブロックか
らなる中央処理装置マクロチップと、周辺回路機能を備
えた複数のブロックからなる周辺マクロチップと、外部
からのデータに基ずき前記中央処理装置マクロチップお
よび前記周辺マクロチップの各ブロックを選択するため
の第１および第２の選択信号を作成するトレース回路
と、前記各ブロックを接続する接続ブロックとを有し、
前記中央処理装置マクロチップは内部の任意のブロック
を前記第１の選択信号により選択する選択回路を備え、
前記周辺マクロチップは内部の任意のブロックを前記第
２の選択信号により選択する選択回路を備えて構成され
る。

【００２１】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００２２】図１は本発明の第１の実施例を示すエミュ
レーションボードのブロック図である。図１に示すよう
に、本実施例のエミュレーションボード１００は複数の
ＣＰＵエバリュエーションチップのＣＰＵマクロ１２
１，１２２を内蔵したＣＰＵマクロチップ１２０と、複
数の周辺機能の周辺マクロ１６１，１６２を内蔵した周
辺マクロチップ１６０とから任意の組合せを選択するこ
とにより、種々のユーザシステムに容易に対応可能にす
るものである。すなわち、本実施例のエミュレーション
ボード１００は、トレース回路１１０と、ユーザが使用
するＣＰＵマクロ１２１，１２２を内蔵したＣＰＵマク
ロチップ１２０と、同様に周辺マクロ１６１，１６２を
内蔵した周辺マクロチップ１６０と、メモリ５０と、こ
れらのＣＰＵマクロチップ１２０，周辺マクロチップ１
６０およびメモリ５０間をバス１２３，１３１，１３２
を介して接続するとともに入出力端子１４０，１５０を
内蔵したジャンパブロック１３０とを備えている。

【００２３】また、図２は図１におけるＣＰＵマクロチ
ップおよび周辺マクロチップの選択指定を表わす図であ
る。図２に示すように、ここではトレース回路１１０か
らの選択信号１１１，１１２により、ＣＰＵマクロチッ
プ１２０と周辺マクロチップ１６０とのそれぞれのマク
ロを選択する。

【００２４】以下、図１および図２を参照し、各回路に
ついて説明する。まず、トレース回路１１０は外部イン
タフェースバス２１を介して入力するデータに基づいて
ＣＰＵマクロチップ１２０に対する選択信号１１１と、
周辺マクロチップ１６０に対する選択信号１１２とを出
力する。このように、本実施例は選択信号１１１，１１
２を用いる点が従来例と異っている。尚、バス３１は従
来例と同様である。

【００２５】次に、ＣＰＵマクロチップ１２０はＣＰＵ
マクロ１２１とＣＰＵマクロ１２２により構成され、選
択信号１１１に基づいていづれかのマクロを選択し、選
択したマクロの入出力信号をバス１２３を介して出力す
る。このバス１２３は、アドレスデータバスとコントロ
ールバスとステータスバスにより構成する。例えば、前
述した図２に示すように、選択信号１１１が”１”の時
はＣＰＵマクロ１２１を選択し、”０”の時はＣＰＵマ
クロ１２２を選択する。

【００２６】また、ジャンパブロック１３０は、入出力
端子１４０と入出力端子１５０により構成される。入出
力端子１４０は、複数端子から構成されバス１２３の各
信号端子が個々に接続される。一方、入出力端子１５０
は複数端子から構成されバス１３１とバス１３２の各信
号端子が個々に接続される。このうち、バス１３１はア
ドレスデータバスとコントロールバスとステータスバス
により構成されるが、バス１３２はアドレスデータバス
とコントロールバスとにより構成される。

【００２７】更に、周辺マクロチップ１６０は周辺マク
ロ１６１と周辺マクロ１６２により構成され、選択信号
１１２に基づいていづれかの周辺マクロを選択し、選択
した周辺マクロの入出力信号をバス１３１に出力する。
例えば、図２に示すように、選択信号１１２が”１”の
時は周辺マクロ１６１を選択し、”０”の時は周辺マク
ロ１６２を選択する。

【００２８】但し、バス１３１とバス１３２のアドレス
データバスに関しては、ＣＰＵが通常メモリ５０及び周
辺マクロチップ１６０にアクセスする場合、特定アドレ
スもしくは個別のコントロール信号に基づいてアクセス
を行なうため兼用することが可能である。

【００２９】本実施例におけるエミュレーションボード
１００のエミュレーション動作は、基本的には従来例と
同様であるが、ＣＰＵマクロチップ１２０，周辺マクロ
チップ１６０の選択動作及びジャンパブロック１３０の
接続については異っているので、以下図３〜図７を参照
し、ＣＰＵマクロチップ１２０，周辺マクロチップ１６
０およびジャンパブロック１３０等の詳細な構成と各々
の選択動作を説明する。

【００３０】図３は図１に示すＣＰＵマクロチップの構
成図である。図３に示すように、このＣＰＵマクロチッ
プ１２０は、ＣＰＵマクロ１２１，ＣＰＵマクロ１２２
と、選択回路３１０，３２０，３３０，３４０とにより
構成される。まず、選択回路３１０は選択信号１１１に
基づいてバス１２３のステータスバスをステータスバス
３１１かステータスバス３１２に接続する。また、選択
回路３２０は選択信号１１１に基づいてバス１２３のコ
ントロールバスをコントロールバス３２１かコントロー
ルバス３２２に接続する。さらに、選択回路３３０は選
択信号１１１に基づいてバス１２３のアドレスデータバ
スをアドレスデータバス３３１かアドレスデータバス３
３２に接続する。

【００３１】一方、選択回路３４０は選択信号１１１に
基づいてトレースバス３１をトレースバス３４１かトレ
ースバス３４２に接続する。この選択回路３４０は前述
した選択回路３３０と同一の構成であるため、説明を省
略する。

【００３２】図４（ａ）〜（ｃ）はそれぞれ図３に示す
選択回路の構成図である。ここでは、便宜的に１ビット
の構成を示している。図４（ａ）に示すように、選択回
路３１０は論理積回路４１０，４１１と、インバータ４
１２とにより構成される。すなわち、選択信号１１１
が”１”の時インバータ４１２の出力は”０”となり、
論理積回路４１０のバス１２３からの入力信号をステー
タスバス３１１の１ビットのステータス信号として出力
する。

【００３３】また図４（ｂ）に示すように、選択回路３
２０は論理積回路４２０，４２１と、論理和回路４２３
と、インバータ４２４とにより構成される。この場合、
選択信号１１１が”１”の時、論理和回路４２０はコン
トロールバス３２１の１ビット信号を出力する。一方、
インバータ４２４の出力は”０”となるので、論理積回
路４２１の出力は”０”となる。従って、バス１２３へ
の論理和回路４２３の出力信号はコントロールバス３２
１の１ビット信号となる。

【００３４】次に、図４（ｃ）に示すように、選択回路
３３０は双方向トランスファゲート４３０，４３１と、
インバータ４３２，４３３，４３４とにより構成され
る。この場合、選択信号１１１が”１”の時、インバー
タ４３３の出力は”０”となるので、トランスァゲート
４３０が導通状態となる。逆に、インバータ４３２の出
力が”０”となり、インバータ４３４の出力が”１”と
なるので、トランスファゲート４３１は非導通状態とな
る。従って、双方向のアドレスデータバス３３１の１ビ
ット信号はバス１２３のアドレスデータバスの１ビット
信号となる。

【００３５】尚、選択回路３４０は、選択信号１１１
が”１”の時、トレースバス３４１の１ビット信号とト
レースバス３１の１ビット信号を接続する。また、選択
信号１１１が”０”の時はトレースバス３４２の１ビッ
ト信号とトレースバス３１の１ビット信号を接続する。

【００３６】次に、これらの選択回路３１０，３２０，
３３０，３４０を用いたＣＰＵマクロチップ１２０の選
択動作について、選択信号１１１が”１”であるとして
説明する。すなわち、選択信号１１１が”１”であるの
で、選択回路３１０はバス１２３のステータスバスをス
テータバス３１１に接続し、選択回路３２０はバス１２
３のコントロールバスをコントロールバス３２１に接続
し、選択回路３３０はバス１２３のアドレスデータバス
をアドレスデータバス３３１に接続し、選択回路３４０
はトレースバス３１をトレースバス３４１に接続する。
従って、選択信号１１１が”１”のときは、ＣＰＵマク
ロ１２１を選択し、内部バスはバス１２３を介して入出
力端子１４０に接続される。また、内部トレースバスは
トレースバス３１を介してトレース回路１１０に接続さ
れる。以上がＣＰＵマクロチップ１２０の選択動作であ
る。

【００３７】図５は図１に示す周辺マクロチップの構成
図である。図５に示すように、周辺マクロチップ１６０
は周辺マクロ１６１，周辺マクロ１６２と、選択回路５
１０，５２０，５３０とにより構成される。選択回路５
１０は、選択信号１１２に基づいてバス１３１のアドレ
スデータバスをアドレスデータバス５１１かアドレスデ
ータバス５１２に接続する。また選択回路５２０は、選
択信号１１２に基づいてバス１３１のステータバスをス
テータバス５２１かステータバス５２２に接続する。さ
らに選択回路５３０は、選択信号１１２に基づいてバス
１３１のコントロールバスをコントロールバス５３１か
コントロールバス５３２に接続する。

【００３８】図６（ａ）〜（ｃ）はそれぞれ図５に示す
選択回路の構成図である。ここでも、便宜的に１ビット
の構成を示している。まず、図６（ａ）に示すように、
選択回路５１０は双方向トランスファゲート６１０，６
１１と、インバータ６１２，６１３，６１４とにより構
成される。選択信号１１２が”１”の時、インバータ６
１２の出力は”０”となるので、トランスファーゲート
６１０が導通状態となる。また、インバータ６１４の出
力が”０”となり、インバータ６１３の出力が”１”と
なるので、トランスファーゲート６１１は非導通状態と
なる。従って、双方向のアドレスデータバス５１１の１
ビット信号はバス１３１のアドレスデータバスの１ビッ
ト信号と接続される。

【００３９】また、図６（ｂ）に示すように、選択回路
５２０は論理積回路６２０，６２１と、論理和回路６２
３と、インバータ６２２とにより構成される。選択信号
１１２が”１”の時、論理積回路６２０はステータスバ
ス５２１の１ビット信号を出力する。また、インバータ
６２２の出力は”０”となるので、論理積回路６２１の
出力は”０”となる。従って、論理和回路６２３の出力
信号はステータスバス５２１の１ビット信号となり、バ
ス１３１の１ビットのステータス信号と接続される。

【００４０】さらに、図６（ｃ）に示すように、選択回
路５３０は論理積回路６３０，６３１と、インバータ６
３２とにより構成される。ここでも、選択信号１１２
が”１”の時、インバータ６３２の出力は”０”となる
ので、論理積回路６３０のバス１３１からの入力信号が
コントロールバス５３１の１ビットコントロール信号と
して出力される。

【００４１】次に、周辺マクロチップ１６０の選択動作
について、選択信号１１２が”１”であるとして説明す
る。すなわち、選択信号１１２が”１”であるので、選
択回路５１０はバス１３１のアドレスデータバスをアド
レスデータバス５１１に接続し、選択回路５２０はバス
１３１のステータスバスをステータスバス５２１に接続
し、選択回路５３０はバス１３１のコントロールバスを
コントロールバス５３１に接続する。従って、選択信号
が”１”となることにより、周辺マクロ１６１が選択さ
れ、しかも内部バスはバス１３１を介して入出力端子１
５０に接続される。以上が周辺マクロチップ１６０の選
択動作である。

【００４２】図７は図１におけるジャンパブロック端子
間の接続を表わす図である。図７に示すように、ジャン
パブロック１３０は入出力端子１４０，１５０を備え、
バス１２３とバス１３１，１３２とを接続するための配
線ブロックである。従って、入出力端子１４０及び入出
力端子１５０はアドレスデータバス，ステータバス，コ
ントロールバスの対応する各信号が出力されており、こ
れら信号端子をラッピング等の配線により接続する。

【００４３】以上要するに、本実施例は選択信号の指定
によりＣＰＵマクロチップ及び周辺マクロチップからシ
ステム構成に必要なＣＰＵマクロ及び周辺マクロを選択
してエミュレーションボードを構成できるので、汎用的
である。従って、１種類のエミュレーションボードによ
り、ＣＰＵマクロ及び周辺マクロの任意の種々の組合せ
に対応することが可能である。万が一途中からシステム
構成が変更になった場合にも、選択信号によるＣＰＵマ
クロ及び周辺マクロの指定とジャンパブロックの配線変
更のみで容易に変更後のシステム構成に対応することが
可能である。

【００４４】また、上述したＣＰＵマクロチップと周辺
マクロチップ内の個々のＣＰＵマクロと周辺マクロの回
路構成及び半導体プロセスは、実製品と全く同じにする
ことが可能であるので、エミュレーション用の半導体集
積回路と実製品の半導体集積回路間の電気的な特性を同
一化でき、リアルタイム性を向上させることが可能であ
る。

【００４５】図８は本発明の第２の実施例を示すエミュ
レーションボードのブロック図である。図８に示すよう
に、本実施例は前述した図１の第１の実施例におけるジ
ャンパブロック１３０を外部より設定可能な記憶素子を
内蔵し且つ記憶素子のデータに基づいて入出力端子の接
続を指定可能なプログラマブルロジックアレイ集積回路
（プログラマブラゲートアレイ）８２０により構成した
ものである。かかるプログラマブルゲートアレイ８２０
に対し外部からデータを設定することにより、ＣＰＵマ
クロチップ１２０と周辺マクロチップ１６０の各端子を
接続できる。しかるに、ＣＰＵマクロと周辺マクロの接
続に関しては、入力端子，出力端子及び入出力端子の接
続が必要となるので、プログラマブルゲートアレイ８２
０を用いた入力端子，出力端子及び入出力端子の接続に
ついて以下に説明する。

【００４６】図８に示す本実施例のエミュレーションボ
ード１００は、第１の実施例に対しトレース回路８１０
と、モード信号８１１，クロック信号８１２，データ信
号８１３と、プログラマブルゲートアレイ８２０とが異
なるのであるので、その他の同一な構成要素の説明は省
略する。トレース回路８１０は、選択信号１１１，１１
２の他に外部インタフェースバス２１を介して設定され
るデータに基づいて、モード信号８１１，クロック信号
８１２，データ信号８１３を出力する。これらの信号８
１１〜８１３を入力するプログラマブルゲートアレイ８
２０は、バス１３１およびバス１２３と、バス１３２お
よびバス１２３とを接続する。ここで、プログラマブル
ゲートアレイ８２０は特殊なものでなく、近年一般的な
ＦＰＧＡ等を用いてもよい。

【００４７】図９は図８に示すプログラマブルゲートア
レイのブロック図である。図９に示すように、このプロ
グラマブルゲートアレイ８２０は便宜的にモード信号８
１１を３ビットとして説明する。このプログラマブルゲ
ートアレイ８２０は、入出力端子９０１，９０３，９０
４およびコントロール端子９０２と、ＳＲＡＭ９１０〜
９１２と、入出力ブロック９２０，９３０，９４０と、
組合せ回路ブロック９５０とにより構成される。

【００４８】まず、ＳＲＡＭ９１０〜９１２は各々モー
ド信号９０５〜９０７が”１”の時クロック信号８１２
の立上がりエッジに同期してデータ信号８１３を取込ん
で記憶する。その記憶値は各々出力信号９１５〜９１７
として出力される。また、組合せ回路ブロック９５０は
論理積回路９５３，９５４と、論理和回路９５２および
インバータ９５１とから構成される。このブロック９５
０は入出力ブロック９３０，９４０の出力を組み合わせ
て入出力ブロック９２０へ出力する。

【００４９】一方、入出力ブロック９２０は出力バッフ
ァ９２１，入力バッファ９２２と、論理積回路９２３と
により構成される。このうち、出力バッファ９２１は論
理回路９２３の出力が”１”の時入力信号を入出力端子
９０１に出力する。また、入出力ブロック９３０は出力
バッファ９３２，入力バッファ９３１と、論理積回路９
３３とにより構成され、出力バッファ９３２は論理積回
路９３３の出力が”１”の時入力信号を出力する。同様
に、入出力ブロック９４０は出力バッファ９４２，入力
バッファ９４１と、論理積回路９４３とにより構成さ
れ、出力バッファ９４２は論理積回路９４３の出力が”
１”の時入力信号を出力する。以下、プログラマブルゲ
ートアレイ８２０の端子間の接続動作について説明する
が、ここでは便宜上入出力端子９０１に着目し、入出力
端子９０１が容易に入出力端子９０３及び入出力端子９
０４へ接続できることを図１０および図１１を用いて説
明する。

【００５０】図１０は図９におけるプログラマブルゲー
トアレイのモード設定タイミング図であり、図１１は図
９におけるＳＲＡＭ設定値に対する入出力端子の接続を
表わす図である。図１０および図１１に示すように、こ
こでは、プログラマブルゲートアレイ８２０のモード設
定動作及び端子接続動作について説明する。特に、入出
力端子９０１は図８中のバス１３１の入力信号の各々１
ビットの端子であり、入出力端子９０３と出力端子９０
４は図８中のバス１２３の出力信号用の各々１ビットの
端子である。

【００５１】まず、入出力端子９０１と入出力端子９０
３の接続に関し、入出力端子９０１が入力端子となる場
合の接続について説明する。このとき、コントロール信
号端子９０２にはコントロール信号”１”が入力されて
いるとする。ＳＲＡＭ９１０〜９１２は、図１０に示す
ようにモード信号９０５〜９０７が”１”の時のクロッ
ク信号８１２の立上がりに同期して、データ信号８１３
を取込んで記憶する。従って、ＳＲＡＭ９１０〜９１２
が各々”１，１，０”に設定され、出力信号９１５〜９
１７は各々”１，１，０”となる。

【００５２】しかるに、コントロール信号が”１”であ
るので、インバータ９５１の出力が”０”となる。従っ
て、論理積回路９２３の出力は”０”となり、出力バッ
ファ９２１はオフする。また、コントロール信号が”
１”で出力信号９１６が”１”であるため、論理積回路
９３３の出力は”１”となり、入出力バッファ９３２が
オンする。従って、入出力端子９０１が入力端子とな
り、入出力端子９０３が出力端子として接続される。

【００５３】次に、入出力端子９０１が出力端子となる
場合の接続について説明する。このとき、コントロール
信号端子９０２にはコントロール信号”０”が入力され
ているとする。ＳＲＡＭ設定動作及び設定値について
は、前述と同一であるための説明を省略する。この場
合、コントロール信号が”０”であるため、インバータ
９５１の出力は”１”となる。また、出力信号９１５
が”１”であるので、論理積回路９２３の出力が”１”
となり、出力バッファ９２１をオンさせる。しかも、コ
ントロール信号が”０”であるため、論理積回路９３３
の出力は”０”となり、入出力バッファ９３２がオフす
る。従って、入出力端子９０１が出力端子となり、入出
力端子９０３を入力端子として接続する。

【００５４】次に、入出力端子９０１が入出力端子とな
る場合の接続について説明する。尚、ＳＲＡＭ設定動
作，設定値及び入力動作，出力動作については前述と同
一であるため説明を省略する。まず、入出力端子９０１
が入出力端子となる場合の動作は、前述した入力端子及
び出力端子の動作の複合動作である。すなわち、コント
ロール信号により入出力方向を切換えることにより入出
力端子として動作する。従って、入出力端子９０１は入
出力端子として入出力端子９０３に接続される。

【００５５】尚、入出力端子９０１と入出力端子９０４
の接続については、入出力端子９０１と入出力端子９０
３の接続と同様であるため説明を省略する。

【００５６】次に、図１１に示すように、ＳＲＡＭ９１
０〜９１２を各々”１，０，１”に変更することによ
り、入出力端子９０１は出力端子９０４に接続され、コ
ントロール信号に基づいて、入力端子，出力端子，入出
力端子として動作する。すなわち、ＳＲＡＭへの設定値
に基づいて任意の入出力端子と任意の入出力端子を接続
することが可能であり、しかもコントロール信号により
入出力方向の切換えが可能になる。

【００５７】要するに、本実施例はプログラマブルゲー
トアレイ８２０によりＳＲＡＭへのデータ設定のみでＣ
ＰＵマクロチップ及び周辺マクロチップ間のバス１２３
とバス１３１，バス１３２との任意の各端子を接続可能
であるため汎用的であり、接続端子の変更も容易であ
る。尚、プログラマブルゲートアレイ８２０は、ＴＴＬ
等の論理素子により実現することも可能である。

【００５８】

【発明の効果】以上説明したように、本発明のエミュレ
ーション装置は、複数の選択信号を作成するトレース回
路と、ＣＰＵマクロを複数搭載するＣＰＵマクロチップ
と、周辺マクロを複数搭載する周辺マクロチップと、Ｃ
ＰＵマクロチップの端子を接続した第１の入出力端子お
よび周辺マクロチップの端子を接続した第２の入出力端
子を備えた接続ブロックとを有し、第１の選択信号によ
りＣＰＵマクロチップ内の任意のＣＰＵマクロを選択し
且つ第２の選択信号により周辺マクロチップ内の任意の
周辺マクロを選択する一方、接続ブロックで第１の入出
力端子および第２の入出力端子を配線接続することによ
り、１種類のボードで種々のユーザシステムに対応可能
にでき、ボードの作成時間，工数及びコストを削減でき
るという効果がある。

【００５９】また、本発明は外部より設定可能な記憶素
子の記憶内容に基づいて入出力端子の接続を指定するプ
ログラマブルゲートアレイにより接続ブロックを構成す
ることにより、モード信号，クロック信号，データ信号
に基づいてプログラマブルゲートアレイの記憶素子に特
定の内容を記憶させ、入出力端子を任意に接続できるよ
うにしたので、汎用性を向上させることができるという
効果がある。

【００６０】従って、本発明はセルベースＡＳＩＣの種
々のユーザシステム構成に柔軟に対応可能なエミュレー
ションボードを構成することができると同時に、システ
ム構成の変更に対しても同一エミュレーションボードに
より容易に対応が可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すエミュレーション
ボードのブロック図である。

【図２】図１における中央処理装置マクロチップおよび
周辺マクロチップの選択指定を表わす図である。

【図３】図１に示す中央処理装置マクロチップの構成図
である。

【図４】図３に示す３つの選択回路図である。

【図５】図１に示す周辺マクロチップの構成図である。

【図６】図５に示す３つの選択回路図である。

【図７】図１におけるジャンパブロックの端子間の接続
を表わす図である。

【図８】本発明の第２の実施例を示すエミュレーション
ボードのブロック図である。

【図９】図８に示すプログラマブルゲートアレイの回路
図である。

【図１０】図９におけるプログラムブルゲートアレイの
モード設定タイミング図である。

【図１１】図９におけるＳＲＡＭ設定値に対する入出力
端子の接続を表わす図である。

【図１２】従来の一例を示すエミュレーションボードの
ブロック図である。

【符号の説明】

５０ メモリ １００ エミュレーションボード １１０，８１０ トレース回路 １１１，１１２ 選択信号 １２０ 中央処理装置マクロチップ １２１，１２２ 中央処理装置マクロ １３０ ジャンパーブロック １４０，１５０ 入出力端子 １６０ 周辺マクロチップ １６１，１６２ 周辺マクロ ３１０，３２０，３３０，３４０，５１０，５２０，５
３０ 選択回路 ８２０ プログラマブル・ゲートアレイ ９１０〜９１２ ＳＲＡＭ ９２０，９３０，９４０ 入出力ブロック ９５０ 組み合わせ回路ブロック

Claims (3)

【特許請求の範囲】
1. 【請求項１】 中央処理装置機能を備えた複数のブロッ
   クからなる中央処理装置マクロチップと、周辺回路機能
   を備えた複数のブロックからなる周辺マクロチップと、
   外部からのデータに基ずき前記中央処理装置マクロチッ
   プおよび前記周辺マクロチップの各ブロックを選択する
   ための第１および第２の選択信号を作成するトレース回
   路と、前記各ブロックを接続する接続ブロックとを有
   し、前記中央処理装置マクロチップは内部の任意のブロ
   ックを前記第１の選択信号により選択する選択回路を備
   え、前記周辺マクロチップは内部の任意のブロックを前
   記第２の選択信号により選択する選択回路を備えること
   を特徴とするエミュレーション装置。
2. 【請求項２】 前記接続ブロックは、前記中央処理装置
   マクロチップの端子に接続される第１の入出力端子と、
   前記周辺マクロチップの端子に接続される第２の入出力
   端子とを備え、前記第１の入力出力端子および前記第２
   の入出力端子を配線接続した請求項１記載のエミュレー
   ション装置。
3. 【請求項３】 前記接続ブロックは、外部より設定可能
   なプログラマブルゲートアレイで構成し、前記トレース
   回路からのモード信号，クロック信号およびデータ信号
   により前記プログラマブルゲートアレイに特定の内容を
   記憶させ、前記第１および第２の入出力端子を任意に接
   続する請求項２記載のエミュレーション装置。