JPH0325656A - コプロセッサ - Google Patents
コプロセッサInfo
- Publication number
- JPH0325656A JPH0325656A JP15968589A JP15968589A JPH0325656A JP H0325656 A JPH0325656 A JP H0325656A JP 15968589 A JP15968589 A JP 15968589A JP 15968589 A JP15968589 A JP 15968589A JP H0325656 A JPH0325656 A JP H0325656A
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- JP
- Japan
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- register
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- main processor
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 239000000872 buffer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ε産業上の利用分野］
本発明はコグロセッサに関し．特に．被処理データを受
け取り．処理結果をメインプロセッサに返却するコブロ
セッサに関する． ［従来の技術］ 近年，マイクロプロセッサの発達により．高性能のＣＰ
Ｕを安価に得られる様になって来た．これらのマイクロ
プロセッサの命令機能は１多くの使用環境に適合し．し
がち１チッグにまとめる必要があるため．一般的なもの
のみを備えており，それが量販・低価格の理由でもある
． 従って，マイクロプロセッサのユーザは．それら一般的
な命令を組合わせることによって，それぞれのアプリケ
ーションで所要の機能を得ている．しかし乍ら．一部の
アプリケーションでは特定の処理や変換の頻度が高く．
それらの処理時間が全体の性能を支配する場合がある．
それらの処理や変換を行うための専用の機能を持ち，メ
インプロセッサを補助する形で設けられるのがコブロセ
ッサである． コブロセッサにこれらの処理を行なわせるには，パラメ
ータの送信，処理の起動，処理結果の引取りの動作を伴
い，この為のメインプロセッサで実行しなければならな
い命令は少なくない．これをコブロセッサのオーバヘッ
ドと呼ぶことにする．［発明が解決しようとする課題］ 上述したコグロセッサのオーバヘッドは．コブロセッサ
での処理量が多く．メインプロセッサだけで行なった時
とコブロセッサを用いた時の処理時間差が大きければ問
題にならないが．コブロセッサでの処理量が少なく，メ
インプロセッサだけで行なった時とコブロセッサを用い
た時の処理時間差が小さい場合は，コブロセッサを用い
ても性能が上らないという欠点がある． 本発明の課題は，上記欠点を除去し，コブロセッサでの
処理量が少なく，メインプロセッサだけで行なった時と
コブロセッサを用いた時の処理時間差が小さい場合であ
っても，性能を向上できるコブロセッサを提供すること
にある。
け取り．処理結果をメインプロセッサに返却するコブロ
セッサに関する． ［従来の技術］ 近年，マイクロプロセッサの発達により．高性能のＣＰ
Ｕを安価に得られる様になって来た．これらのマイクロ
プロセッサの命令機能は１多くの使用環境に適合し．し
がち１チッグにまとめる必要があるため．一般的なもの
のみを備えており，それが量販・低価格の理由でもある
． 従って，マイクロプロセッサのユーザは．それら一般的
な命令を組合わせることによって，それぞれのアプリケ
ーションで所要の機能を得ている．しかし乍ら．一部の
アプリケーションでは特定の処理や変換の頻度が高く．
それらの処理時間が全体の性能を支配する場合がある．
それらの処理や変換を行うための専用の機能を持ち，メ
インプロセッサを補助する形で設けられるのがコブロセ
ッサである． コブロセッサにこれらの処理を行なわせるには，パラメ
ータの送信，処理の起動，処理結果の引取りの動作を伴
い，この為のメインプロセッサで実行しなければならな
い命令は少なくない．これをコブロセッサのオーバヘッ
ドと呼ぶことにする．［発明が解決しようとする課題］ 上述したコグロセッサのオーバヘッドは．コブロセッサ
での処理量が多く．メインプロセッサだけで行なった時
とコブロセッサを用いた時の処理時間差が大きければ問
題にならないが．コブロセッサでの処理量が少なく，メ
インプロセッサだけで行なった時とコブロセッサを用い
た時の処理時間差が小さい場合は，コブロセッサを用い
ても性能が上らないという欠点がある． 本発明の課題は，上記欠点を除去し，コブロセッサでの
処理量が少なく，メインプロセッサだけで行なった時と
コブロセッサを用いた時の処理時間差が小さい場合であ
っても，性能を向上できるコブロセッサを提供すること
にある。
［課題を解決するための千段コ
本発明によれば，メインプロセッサがアドレスを出力す
るアドレスバスおよびデータを入出力するデータバスを
前記メインプロセッサと共有するコブロセッサであって
，メインプロセッサから前記データバスを介して特定の
アドレスを書込み可能なアドレスレジスタと．該アドレ
スレジスタの出力とメイングロセッサが前記アドレスバ
スに出力したフェッチアドレスとを比較する比較器とデ
ータバス上のデータを取込める様接続された入力データ
レジスタと１該入力データレジスタの内容に対して所定
の変換を行なうための論理回路と．該Ｍ理回路の出力を
格納しデータバスに出力できる様接続された複数の出力
データレジスタとを含み，前記比較器か前記特定のアド
レスと前記フェッチアドレスとの一致を検出すると．メ
インプロセッサのオペランドリード動作のたびに前記入
力データレジスタに順次データを格納する動作を開始し
，前記論理回路により変換された結果を出力データレジ
スタに格納する様制御されることを特徴とするコブロセ
ッサか得られる． ［実施到］ 次に，本発明について図面を参照して説明する．第１図
は本発明の一実施例によるコブロセッサのブロック図で
ある． アドレスレジスタ１および比ｆｊ９．器２はメインプロ
セッサが特定（アドレスレジスタ１に格納されている値
）のアドレスをフエツチしたことを検出し，シーゲンサ
４に知らせる■きをする．デコーダ３はアドレス空間上
にマッグされているアドレスレジスタ１および出力デー
タレジスタ７ ８のロード指示信号１６．１７とデータ
バスへの出力指示信号１５を生成する． シーゲンサ４は比ｌ！２器２の出力およびメインプロセ
ッサが出力するフエツチ信号およびリード（オペランド
リード）信号を入力としており全体の状態遷移を行なわ
せる． 、入力データレジスタ５は処理対象のデータを格納する
ためのレジスタである。
るアドレスバスおよびデータを入出力するデータバスを
前記メインプロセッサと共有するコブロセッサであって
，メインプロセッサから前記データバスを介して特定の
アドレスを書込み可能なアドレスレジスタと．該アドレ
スレジスタの出力とメイングロセッサが前記アドレスバ
スに出力したフェッチアドレスとを比較する比較器とデ
ータバス上のデータを取込める様接続された入力データ
レジスタと１該入力データレジスタの内容に対して所定
の変換を行なうための論理回路と．該Ｍ理回路の出力を
格納しデータバスに出力できる様接続された複数の出力
データレジスタとを含み，前記比較器か前記特定のアド
レスと前記フェッチアドレスとの一致を検出すると．メ
インプロセッサのオペランドリード動作のたびに前記入
力データレジスタに順次データを格納する動作を開始し
，前記論理回路により変換された結果を出力データレジ
スタに格納する様制御されることを特徴とするコブロセ
ッサか得られる． ［実施到］ 次に，本発明について図面を参照して説明する．第１図
は本発明の一実施例によるコブロセッサのブロック図で
ある． アドレスレジスタ１および比ｆｊ９．器２はメインプロ
セッサが特定（アドレスレジスタ１に格納されている値
）のアドレスをフエツチしたことを検出し，シーゲンサ
４に知らせる■きをする．デコーダ３はアドレス空間上
にマッグされているアドレスレジスタ１および出力デー
タレジスタ７ ８のロード指示信号１６．１７とデータ
バスへの出力指示信号１５を生成する． シーゲンサ４は比ｌ！２器２の出力およびメインプロセ
ッサが出力するフエツチ信号およびリード（オペランド
リード）信号を入力としており全体の状態遷移を行なわ
せる． 、入力データレジスタ５は処理対象のデータを格納する
ためのレジスタである。
組合せ論理回１６は入力データレジスタ５の内容に対し
て所定の変換を行なうための回路である。
て所定の変換を行なうための回路である。
回路はアプリケーション固有の処理を行う様横、威され
るので１内容については本例では言及しない．出力デー
タレジスタ７および８はトライステートバッファ９およ
び１０を介して，データをデータバス１８に出力する． 次に，本実施開の一連の動作について．第２図及び第３
図をも参照して説明する．本例ではシーゲンサ４は３進
のカウンタで構戒でき．第２図及び第３図に示す櫟に．
３つのステート００，ＯｆｌＯを持つ。
るので１内容については本例では言及しない．出力デー
タレジスタ７および８はトライステートバッファ９およ
び１０を介して，データをデータバス１８に出力する． 次に，本実施開の一連の動作について．第２図及び第３
図をも参照して説明する．本例ではシーゲンサ４は３進
のカウンタで構戒でき．第２図及び第３図に示す櫟に．
３つのステート００，ＯｆｌＯを持つ。
初期化が行なわれると，シーゲンサはステ−１・００と
なる．このステートではコブロセッサは何も動作しない
。
なる．このステートではコブロセッサは何も動作しない
。
プロセンサのフェッチアドレスとアドレスレジスタ１の
内容か一致（信号１４および信号１９が共に゛’１”）
するとステート０１となる．このステートでは，入力デ
ータレジスタ５へデータバス１８上のデータをロードす
る動作か行なわれる。
内容か一致（信号１４および信号１９が共に゛’１”）
するとステート０１となる．このステートでは，入力デ
ータレジスタ５へデータバス１８上のデータをロードす
る動作か行なわれる。
メインプロセッサがオペランドリードを行なう（信号１
３か゛′１′゛となる）とシーケンサ４はステート１０
となる。この時ステート０１の最後でプロセンサがリー
ドしたデータか入力データレジスタ５にも取込まれてい
る． ステ−１−１０では出力データレジスタ７および８へ組
合せ論理回路６の出力をロードする．本例では．簡単化
のため組合せ論理回路での処理は１クロック間で終了す
るものとしており，ステート１０は１クロックで終了し
ステ−１−０ ０に戻る．このシーゲンサの働きにより
１メインプロセンサか特定のアドレス（アドレスレジス
タ１の内容）をフエツチした後のオペランドリード時，
メイングセッサと同時に入力データを取込み，変換結果
をメインプロセッサが受取れる様用意ずることができる
． 次に．第１図のコブロセッサの使用例を説明する． 第４図は，コブロセッサを用いずメインプロセッサだけ
を用いる，あるサブルーチン（サブルーチンＸ）の流れ
図である． メモリから変換対象をリードし．レジスタＲｅｇＡに入
れ（１０２），一般的な命令を用いて変換１を行ない（
１０３），結果をレジスタＲｅｇ Ｂに入れる（１０４
）。さらに，一般的な命令を用いて変換２を行ない（１
０５），結果をレジスタＲｅｇＣに入れる（１０６）． これに対し．第５図は第１図のコブロセッザを用いたサ
ブルーチンＸの流れ図である．サブルーチンＸが起動さ
れる前にアドレズレジスタにサブルーチンＸの置がれる
先頭アドレスをロードしてお＜（１１１）．サブルーチ
ンＸでは，第４図と同様，変換対象をリードしＲｅａ
Ａに入れる．この時，第１図の入カデータレジスタ５に
はＲｅａ Ａと同データが入ることになる．このデータ
はコブロセッサ内では組合せ論理回路６によって自動的
に処理され，出力データレジスタ７および８に格納され
る．従って．流れ図としては出カデータレジスタがらＲ
ｅｇＢヘロードし＜１１４）出力データレジスタ２から
ＲｅＱＣヘロード（１１５）すれは第４図の流れ図と等
価にすることができる。
３か゛′１′゛となる）とシーケンサ４はステート１０
となる。この時ステート０１の最後でプロセンサがリー
ドしたデータか入力データレジスタ５にも取込まれてい
る． ステ−１−１０では出力データレジスタ７および８へ組
合せ論理回路６の出力をロードする．本例では．簡単化
のため組合せ論理回路での処理は１クロック間で終了す
るものとしており，ステート１０は１クロックで終了し
ステ−１−０ ０に戻る．このシーゲンサの働きにより
１メインプロセンサか特定のアドレス（アドレスレジス
タ１の内容）をフエツチした後のオペランドリード時，
メイングセッサと同時に入力データを取込み，変換結果
をメインプロセッサが受取れる様用意ずることができる
． 次に．第１図のコブロセッサの使用例を説明する． 第４図は，コブロセッサを用いずメインプロセッサだけ
を用いる，あるサブルーチン（サブルーチンＸ）の流れ
図である． メモリから変換対象をリードし．レジスタＲｅｇＡに入
れ（１０２），一般的な命令を用いて変換１を行ない（
１０３），結果をレジスタＲｅｇ Ｂに入れる（１０４
）。さらに，一般的な命令を用いて変換２を行ない（１
０５），結果をレジスタＲｅｇＣに入れる（１０６）． これに対し．第５図は第１図のコブロセッザを用いたサ
ブルーチンＸの流れ図である．サブルーチンＸが起動さ
れる前にアドレズレジスタにサブルーチンＸの置がれる
先頭アドレスをロードしてお＜（１１１）．サブルーチ
ンＸでは，第４図と同様，変換対象をリードしＲｅａ
Ａに入れる．この時，第１図の入カデータレジスタ５に
はＲｅａ Ａと同データが入ることになる．このデータ
はコブロセッサ内では組合せ論理回路６によって自動的
に処理され，出力データレジスタ７および８に格納され
る．従って．流れ図としては出カデータレジスタがらＲ
ｅｇＢヘロードし＜１１４）出力データレジスタ２から
ＲｅＱＣヘロード（１１５）すれは第４図の流れ図と等
価にすることができる。
１発明の効果］
以上説明した様に本発明は．コブロセッサのオーバヘッ
ドを小さくすることによって コブロセッサでの処理量
か少なくメインプロセッサだけで処理した場合と，コブ
ロセッサを用いた場合との処理時間差が小さい場合であ
っても．性能を向上させることができる効果がある。
ドを小さくすることによって コブロセッサでの処理量
か少なくメインプロセッサだけで処理した場合と，コブ
ロセッサを用いた場合との処理時間差が小さい場合であ
っても．性能を向上させることができる効果がある。
ゲンサ４の各ステー１・における動作を示した図第４図
はコブロセノサを用いず，メインプロセッサだけを用い
る場合のあるサブルーチンの流れ図第５図は第１図のコ
プロセッサを用いた場合のある、サブルーチンの流れ図
である． ｌ・・・アドレスレジスタ．２・・・比較器．３・・・
デコーダ．４・・・シーゲンサ．５・・・入カデータレ
ジスタ６・・・組合せ論理回路，７，８・・・出カデー
タレジズタ，９．１０・・・トライステートバッファ．
１１−１９・・・信号線．
はコブロセノサを用いず，メインプロセッサだけを用い
る場合のあるサブルーチンの流れ図第５図は第１図のコ
プロセッサを用いた場合のある、サブルーチンの流れ図
である． ｌ・・・アドレスレジスタ．２・・・比較器．３・・・
デコーダ．４・・・シーゲンサ．５・・・入カデータレ
ジスタ６・・・組合せ論理回路，７，８・・・出カデー
タレジズタ，９．１０・・・トライステートバッファ．
１１−１９・・・信号線．
第１図は本発明の一実施例によるコブロセッサのブロッ
ク図．第２図は第１図のシーゲンサ４の動作を説明する
ための図，第３図は第１図のシー第４図 第５図 第２図 第３図
ク図．第２図は第１図のシーゲンサ４の動作を説明する
ための図，第３図は第１図のシー第４図 第５図 第２図 第３図
Claims (1)
- １、メインプロセッサがアドレスを出力するアドレスバ
スおよびデータを入出力するデータバスを前記メインプ
ロセッサと共有するコプロセッサであって、メインプロ
セッサから前記データバスを介して特定のアドレスを書
込み可能なアドレスレジスタと、該アドレスレジスタの
出力とメインプロセッサが前記アドレスバスに出力した
フェッチアドレスとを比較する比較器と、データバス上
のデータを取込める様接続された入力データレジスタと
、該入力データレジスタの内容に対して所定の変換を行
なうための論理回路と、該論理回路の出力を格納しデー
タバスに出力できる様接続された複数の出力データレジ
スタとを含み、前記比較器が前記特定のアドレスと前記
フェッチアドレスとの一致を検出すると、メインプロセ
ッサのオペランドリード動作のたびに前記入力データレ
ジスタに順次データを格納する動作を開始し、前記論理
回路により変換された結果を出力データレジスタに格納
する様制御されることを特徴とするコプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15968589A JPH0325656A (ja) | 1989-06-23 | 1989-06-23 | コプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15968589A JPH0325656A (ja) | 1989-06-23 | 1989-06-23 | コプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325656A true JPH0325656A (ja) | 1991-02-04 |
Family
ID=15699086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15968589A Pending JPH0325656A (ja) | 1989-06-23 | 1989-06-23 | コプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325656A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3306232A1 (en) | 2016-10-05 | 2018-04-11 | Mitsubishi Heavy Industries Thermal Systems, Ltd. | Evaporator and refrigerant circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160443A (ja) * | 1984-02-01 | 1985-08-22 | Hitachi Ltd | デ−タ処理装置 |
-
1989
- 1989-06-23 JP JP15968589A patent/JPH0325656A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60160443A (ja) * | 1984-02-01 | 1985-08-22 | Hitachi Ltd | デ−タ処理装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3306232A1 (en) | 2016-10-05 | 2018-04-11 | Mitsubishi Heavy Industries Thermal Systems, Ltd. | Evaporator and refrigerant circuit |
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