JPH01267475A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPH01267475A JPH01267475A JP63096233A JP9623388A JPH01267475A JP H01267475 A JPH01267475 A JP H01267475A JP 63096233 A JP63096233 A JP 63096233A JP 9623388 A JP9623388 A JP 9623388A JP H01267475 A JPH01267475 A JP H01267475A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- test pattern
- memory
- block
- logical
- Prior art date
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- Pending
Links
- 238000012360 testing method Methods 0.000 abstract description 50
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
交換機等に使用される論理集積回路に関し、上記論理集
積回路の動作試験を行う場合、簡単なテストパターンで
試験が行える論理集積回路を提供することを目的とし、 入力データ及びメモリ部から読み出したデータの論理処
理を行う論理部と、論理部で論理処理を行ったデータを
記憶するメモリ部とを有する論理集積回路において、論
理部とメモリ部との間に挿入され、制御信号により論理
部の出力とメモリ部の出力の一方を選択して論理部に加
える選択手段を設けて構成する。
積回路の動作試験を行う場合、簡単なテストパターンで
試験が行える論理集積回路を提供することを目的とし、 入力データ及びメモリ部から読み出したデータの論理処
理を行う論理部と、論理部で論理処理を行ったデータを
記憶するメモリ部とを有する論理集積回路において、論
理部とメモリ部との間に挿入され、制御信号により論理
部の出力とメモリ部の出力の一方を選択して論理部に加
える選択手段を設けて構成する。
本発明は、交換機等に使用される論理集積回路の改良に
関するものである。
関するものである。
この際、上記論理集積回路の動作試験を行う場合、簡単
なテストパターンで試験が行える論理集積回路が要望さ
れている。
なテストパターンで試験が行える論理集積回路が要望さ
れている。
第3図は従来例の回路構成ブロック図である。
第3図において、論理集積回路3の試験を行う場合、試
験装置4からテストパターンを送出し人力バスを介して
論理集積回路3内の論理ブロック1に加える。論理ブロ
ック1内では上記テストパターンが各回路を経由し、メ
モリブロック2へ転送される。メモリブロック2内でも
各回路を経由し、再び論理ブロック1に返送され、出力
バスを介して試験装置4に戻される。試験装置4では戻
されてきたテストパターンと前述した送出パターンとを
比較して、論理ブロック1又はメモリブロック2内の障
害個所の検出を行ってきた。
験装置4からテストパターンを送出し人力バスを介して
論理集積回路3内の論理ブロック1に加える。論理ブロ
ック1内では上記テストパターンが各回路を経由し、メ
モリブロック2へ転送される。メモリブロック2内でも
各回路を経由し、再び論理ブロック1に返送され、出力
バスを介して試験装置4に戻される。試験装置4では戻
されてきたテストパターンと前述した送出パターンとを
比較して、論理ブロック1又はメモリブロック2内の障
害個所の検出を行ってきた。
しかしながら上述の回路においては、メモリブロックを
考慮した複雑かつ長大なテストパターンが必要となり、
試験時間や試験コストが大幅に増大するという問題点が
あった。
考慮した複雑かつ長大なテストパターンが必要となり、
試験時間や試験コストが大幅に増大するという問題点が
あった。
したがって本発明の目的は、上記論理集積回路の動作試
験を行う場合、簡単なテストパターンで試験が行える論
理集積回路を提供することにある。
験を行う場合、簡単なテストパターンで試験が行える論
理集積回路を提供することにある。
上記問題点は第1図に示す回路構成によって解決される
。
。
即ち第1図において、入力データ及びメモリ部200か
ら読み出したデータの論理処理を行う論理部100と、
論理部で論理処理を行ったデータを記憶するメモリ部2
00とを有する論理集積回路において、500は論理部
とメモリ部との間に挿入され、制御信号により論理部の
出力とメモリ部の出力の一方を選択して論理部に加える
選択手段である。
ら読み出したデータの論理処理を行う論理部100と、
論理部で論理処理を行ったデータを記憶するメモリ部2
00とを有する論理集積回路において、500は論理部
とメモリ部との間に挿入され、制御信号により論理部の
出力とメモリ部の出力の一方を選択して論理部に加える
選択手段である。
第1図において、選択手段500において制御信号によ
り論理部100の出力とメモリ部200の出力を切り替
える。
り論理部100の出力とメモリ部200の出力を切り替
える。
この結果、論理部100の出力側に切り替えた場合、試
験装置からのテストパターンは論理部100の各回路を
経由して選択手段500に加えられ、再び論理部100
に返送され試験装置に戻される。試験装置において、送
出したテストパターンと戻されてきたテストパターンと
を比較することにより、論理部100における障害個所
を検出することができる。
験装置からのテストパターンは論理部100の各回路を
経由して選択手段500に加えられ、再び論理部100
に返送され試験装置に戻される。試験装置において、送
出したテストパターンと戻されてきたテストパターンと
を比較することにより、論理部100における障害個所
を検出することができる。
次に、制御信号により選択手段500をメモリ部の出力
側に切り替える。そして、メモリ部での試験を主にし論
理部でのそれを大幅に簡単化したテストパターンを作る
ことにより、メモリ部200の試験を行うことができる
。
側に切り替える。そして、メモリ部での試験を主にし論
理部でのそれを大幅に簡単化したテストパターンを作る
ことにより、メモリ部200の試験を行うことができる
。
この結果、試験時間や試験コストを大幅に減少させるこ
とができる。
とができる。
第2図は本発明の実施例の回路構成ブロック図である。
全図を通じて同一符号は同一対象物を示す。
第2図において、論理ブロック10だけの試験を行う場
合試験装置40から制御信号をセレクタ50に加え、セ
レクタ50内のスイッチの接点をa側に切り替える。こ
の結果、試験装置40から送出したテストパターンは入
力バスを介して論理ブロック10に入力され、論理ブロ
ック10内の各回路を経由してセレクタ50に加えられ
る。そして前述したようにセレクタ50のa側を介して
再び論理ブロック10に転送され、出力バスを介して試
験装置40に戻される。試験装置40では戻されたテス
トパターンと送出したそれとを比較することにより、論
理ブロックにおける障害個所を検出する。
合試験装置40から制御信号をセレクタ50に加え、セ
レクタ50内のスイッチの接点をa側に切り替える。こ
の結果、試験装置40から送出したテストパターンは入
力バスを介して論理ブロック10に入力され、論理ブロ
ック10内の各回路を経由してセレクタ50に加えられ
る。そして前述したようにセレクタ50のa側を介して
再び論理ブロック10に転送され、出力バスを介して試
験装置40に戻される。試験装置40では戻されたテス
トパターンと送出したそれとを比較することにより、論
理ブロックにおける障害個所を検出する。
次に、試験装置40からの制御信号によりセレクタ50
をb側に切り替え、メモリブロックを含めた試験を行う
。この場合論理ブロック10の試験を済ませているため
メモリブロック20の試験だけを行えばよく、テストパ
ターンは大幅に簡単なものとなる。
をb側に切り替え、メモリブロックを含めた試験を行う
。この場合論理ブロック10の試験を済ませているため
メモリブロック20の試験だけを行えばよく、テストパ
ターンは大幅に簡単なものとなる。
以上説明したように本発明によれば、簡単なテストパタ
ーンで試験を行うことができる。その結果、試験時間や
試験コストを大幅に減少させることができる。
ーンで試験を行うことができる。その結果、試験時間や
試験コストを大幅に減少させることができる。
第1図は本発明の原理図、
第2図は本発明の実施例の回路構成ブロック図、第3図
は従来例の回路構成ブロック図である。 図において 500は選択手段 を示す。 第1 図 A痩”月め実所色分・V厄i才に石支フ゛ロック図第2
図
は従来例の回路構成ブロック図である。 図において 500は選択手段 を示す。 第1 図 A痩”月め実所色分・V厄i才に石支フ゛ロック図第2
図
Claims (1)
- 入力データ及びメモリ部(200)から読み出したデー
タの論理処理を行う論理部(100)と、該論理部で論
理処理を行ったデータを記憶するメモリ部(200)と
を有する論理集積回路において、該論理部と該メモリ部
との間に挿入され、制御信号により該論理部の出力と該
メモリ部の出力の一方を選択して該論理部に加える選択
手段(500)を設けたことを特徴とする論理集積回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63096233A JPH01267475A (ja) | 1988-04-19 | 1988-04-19 | 論理集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63096233A JPH01267475A (ja) | 1988-04-19 | 1988-04-19 | 論理集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01267475A true JPH01267475A (ja) | 1989-10-25 |
Family
ID=14159511
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63096233A Pending JPH01267475A (ja) | 1988-04-19 | 1988-04-19 | 論理集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01267475A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009037769A1 (ja) * | 2007-09-20 | 2009-03-26 | Fujitsu Limited | 半導体集積回路装置および半導体集積回路装置の試験方法 |
-
1988
- 1988-04-19 JP JP63096233A patent/JPH01267475A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009037769A1 (ja) * | 2007-09-20 | 2009-03-26 | Fujitsu Limited | 半導体集積回路装置および半導体集積回路装置の試験方法 |
US7843210B2 (en) | 2007-09-20 | 2010-11-30 | Fujitsu Limited | Semiconductor integrated circuit device and testing method of the same |
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