CN109117118A - 基于环形振荡器结构真随机数发生器的随机数提取方法 - Google Patents

Abstract

本发明提供一种基于环形振荡器结构真随机数发生器的随机数提取方法，通过FPGA内部的低延迟进位链资源实现了高效的随机性提取效率，与已有的方法相比，很大地提高了随机数产生的速度。本发明提出的真随机数发生器设计，对于温度、电压和工艺的变化具有较高的鲁棒性，在不同条件下产生的数据均能通过NIST随机性测试。本发明提出的真随机数发生器设计，在FPGA平台上实现，相对于FPGA上广泛采用的真随机数发生器，本文方法具有较低的资源消耗，为FPGA上相关研究提供了新的参考。

Description

基于环形振荡器结构真随机数发生器的随机数提取方法

技术领域

本发明涉及信息安全及集成电路技术领域，尤其涉及一种基于环形振荡器结构真随机数发生器的随机数提取方法。

背景技术

随着云计算、物联网和大数据的广泛应用，人与人、人与物之间通信规模急速增长，信息安全问题变得越来越重要。数据加密是保证信息安全的主要方法甚至是唯一方法，而随机数是数据加密的基础，随机数的应用包括在密码算法中生成安全密钥、安全因特网协议中产生会话ID、生成移动互联网设备ID和各种操作系统协议等。由于物联网(IoT)设备等各种轻量级安全系统的需求，良好的随机数发生器设计不仅要资源开销低，还要在保证良好随机性的条件下高效率地生成随机数。因此对于随机数发生器的研究是至关重要的。随机数发生器有真随机和伪随机之分，伪随机数发生器(PRNG)使用确定性算法将短随机串扩展成"随机查找"位流，并且具有周期性，所产生随机数无法满足随机性需求高的加密系统。而真随机数发生器(TRNG)是从物理噪声源收获熵，无周期、不可预测、具有实时的随机性，为高可靠性的加密系统提供了保障。

国内外关于真随机数发生器的研究有很多种类，根据随机性的物理来源，TRNG可以大致分为模拟TRNG和数字TRNG。模拟TRNG从模拟物理源提取随机性，如：热噪声，光电效应等。通过必要的混沌机制和量化之后，从相应的传感器或模拟电路输入的连续值被转换为数字随机比特流。然而，模拟TRNG一般价格昂贵，并且这类模拟设计难以应用在片上系统集成和技术移植方面。在过去二十年中，研究者对基于数字电路的TRNG进行了研究，与噪声放大的模拟设计相比，全数字电路的方法对于工艺、电压和温度的变化具有高鲁棒性和易于集成等优点。基于数字电路的真随机数发生器一般又分为基于抖动和基于亚稳态两种。基于抖动的方法一般采用振荡器采样，传统的基于环形振荡器的采样方法是通过触发器对环形振荡器直接采样获取随机数，但生成的随机数随机性达不到质量要求，需要通过使用多个环形振荡器或者对生成随机数进行多次异或的后处理才能够通过随机数测试要求。基于亚稳态的方法一般利用双稳态器件中的亚稳态现象来产生随机数。然而，传统亚稳态方法对环境变化比较敏感，由于工艺偏差的影响，通常需要大量的设计来校准以消除装置中系统和时序的不匹配。可见各类方法都存在着不足之处，还有很多待研究的地方，如吞吐率和功耗一直都是该方面研究的重点，为已有或即将出现的需求提供效率保障。

发明内容

为了解决现有技术中存在的上述技术缺陷，本发明提供一种基于环形振荡器结构真随机数发生器的随机数提取方法，在保证高鲁棒性的基础上，极大地提高了随机性提取的效率，对于随机数产生速度具有很大的提升，以提高真随机数在信息安全领域上的应用效率。

本发明是通过以下技术方案实现的：

一种基于环形振荡器结构真随机数发生器的随机数提取方法，包括如下步骤：

初始化步骤：

在FPGA上实现基于环形振荡器结构的真随机数发生器；所述真随机数发生器包括：

环形振荡器，以及连接所述环形振荡器的抽头延迟线；所述抽头连接线上设有若干节快速进位链，每节快速进位链包括若干个延迟单元；调用FPGA自带的Microblaze软核控制所述环形振荡器的使能端，使所述真随机数发生器中的环形振荡器开始振荡。

随机性提取步骤：

所述环形振荡器中基于振荡的随机性信号通过所述抽头延迟线进行传播，使用D触发器对每个延迟单元进行采样，采样频率为100Mhz。

随机数处理步骤：

利用所述FPGA的软核接收D触发器采样生成的具有随机性的数字序列，对所述数字序列进行最低有效位(LSB)编码生成一位真随机数。

随机数输出步骤：

重复执行随机性提取步骤和随机数处理步骤，在不断振荡的环形振荡器中使用D触发器不断采样并处理具有随机性的数字序列，直至产生满足数量需求的真随机数。

作为优化方案，所述环形振荡器包括依次连接的一个与非门和两个缓冲门；所述与非门的一个输入端作为使能端，所述与非门的另一个输入端连接所述抽头延迟线中延迟单元的输出端。

所述抽头延迟线包括依次相连的若干节快速进位链；所述抽头延迟线的输入端连接所述环形振荡器上任一点的输出；快速进位链内包含四个选择器进行数据选通，通过配置选择器使得选择器始终选通环形振荡器传播的数据，每节快速进位链包括四个延迟单元，所述四个延迟单元分别与四个D触发器相连接。

作为优化方案，所述延迟单元采用数据选择器。

作为优化方案，所述初始化步骤进一步包括：利用预设的约束文件定义所述真随机数发生器在FPGA上的位置；再利用所述约束文件进行时序约束，防止时序违规。

作为优化方案，在所述输出步骤之后还包括：

测试步骤：

利用NIST随机性测试套件对所述随机数输出步骤产生的随机数进行测试，NIST测试套件含15个测试项目，NIST随机性测试套件根据输入的随机数输出每个测试项目的P值若所有测试项目的P值均大于0.0001，则认为该随机数的随机性符合要求。

本发明相对于现有技术的有益效果在于：

1、本发明提出的真随机数发生器设计，通过FPGA内部的低延迟进位链资源实现了高效的随机性提取效率，与已有的方法相比，很大地提高了随机数产生的速度。

2、本发明提出的真随机数发生器设计，对于温度、电压和工艺的变化具有较高的鲁棒性，在不同条件下产生的数据均能通过NIST随机性测试。

3、本发明提出的真随机数发生器设计，在FPGA平台上实现，相对于FPGA上广泛采用的真随机数发生器，本文方法具有较低的资源消耗，为FPGA上相关研究提供了新的参考。

附图说明

图1为本发明随机数提取方法的总流程图。

图2为RO结构真随机数发生器的结构示意图。

图3为真随机数发生模块的结构示意图。

图4a为基本环形振荡器结构。

图4b为相位抖动原理图。

图5为随机数序列处理示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不用于限定本发明。

实施例1：

如图1所示，一种基于环形振荡器结构真随机数发生器的随机数提取方法，包括如下步骤：

步骤S1，初始化步骤：

在FPGA上实现基于环形振荡器结构的真随机数发生器；所述真随机数发生器包括：

环形振荡器，以及连接所述环形振荡器的抽头延迟线；所述抽头连接线上设有若干节快速进位链，每节快速进位链包括若干个延迟单元；调用FPGA自带的Microblaze软核控制所述环形振荡器的使能端，使所述真随机数发生器中的环形振荡器开始振荡。

步骤S2，随机性提取步骤：

所述环形振荡器中基于振荡的随机性信号通过所述抽头延迟线进行传播，使用D触发器对每个延迟单元进行采样，采样频率为100Mhz。

步骤S3，随机数处理步骤：

利用所述FPGA的软核接收D触发器采样生成的具有随机性的数字序列，对所述数字序列进行最低有效位(LSB)编码生成一位真随机数。

步骤S4，随机数输出步骤：

重复执行随机性提取步骤和随机数处理步骤，在不断振荡的环形振荡器中使用D触发器不断采样并处理具有随机性的数字序列，直至产生满足数量需求的真随机数。

下面，结合具体的实验实例对本发明做进一步的详细说明：

本实验在xc6vlx240t-1ffg1156FPGA开发板上实现真随机数发生器，开发板系统工作频率100Mhz，正常工作电压1.0V，正常工作温度25℃，Microblaze工作频率100Mhz。软件使用ISE14.3版本，用于Verilog代码的书写，综合，映射，布局布线，生成bit文件。

适用于本发明的基于环形振荡器(RO)结构的真随机数发生器的具体结构如图2所示，在FPGA开发板上设置Microblaze软核和真随机数发生器。其中，Microblaze软核控制环形振荡器的起振，真随机数发生器对随机源采样并处理生成真随机数。在图2中，Microblaze为FPGA自带软核，利用串口和中断控制数据传输；真随机数发生器包含环形振荡器和抽头延迟线；Enable信号用于使真随机数发生器中的RO开始振荡，TRN为D触发器采样生成的包含随机性的数字序列。Microblaze软核可以通过USB端口实现RO结构真随机数发生器与外部计算机HOST(PC)的连接。

本实施例示出的真随机数发生器的具体结构如图3所示。其中，真随机数发生器具体包括两个部分：环形振荡器和抽头延迟线。

所述环形振荡器包括依次连接的一个与非门和两个缓冲门；所述与非门的一个输入端作为使能端，所述与非门的另一个输入端连接所述抽头延迟线中延迟单元的输出端；也就是说，所述与非门的两个输入端分别为使能端和延迟单元的输出。

所述抽头延迟线包括依次相连的若干节快速进位链；所述抽头延迟线的输入端连接所述环形振荡器上任一点的输出；快速进位链内包含四个选择器进行数据选通，通过配置选择器使得选择器始终选通环形振荡器传播的数据，每节快速进位链包括四个延迟单元，所述四个延迟单元输出分别与四个D触发器相连接。具体的，延迟单元采用数据选择器。

随机数提取方法包括如下步骤：

步骤S1，初始化步骤：

在FPGA上实现上述RO结构真随机数发生器。具体过程包括：利用预设的约束文件定义环形振荡器结构真随机数发生器在FPGA上的位置；再利用约束文件进行时序约束，防止时序违规。以实现如图3的为例，真随机数发生器在FPGA中占用3个查找表和14个快速进位链。其中，1个配置查找表为与非门，剩下2个查找表配置为缓冲门，相互连接形成一个环形振荡器结构；由14个快速进位链形成抽头延迟线，抽头延迟线的输入为环形振荡器的输出。

步骤S2，随机性提取步骤：

调用FPGA自带的Microblaze软核控制环形振荡器的起振，在振荡开始后，因为相位抖动的原因，不确定的信号边沿进入抽头延迟线传播，通过D触发器采样出不确定的信号边沿。

首先简单的介绍相位抖动现象，如图4a所示，其中输入信号Enable驱动环形振荡器起振。当Enable＝0时，输出为1不变。当Enable＝1时，输出为0和1的跳变。如图4b所示，波形为环形振荡器的输出波形，由于环形振荡器中的门会受到环境因素如电子热噪声的影响，会导致上升下降边沿与理想状态有一定的偏差，并且偏差值在小范围内不定，这使得输出波形的不确定。此过程是传统的相位抖动现象。

结合图3所示的RO结构真随机数发生器的结构进行说明，利用相位抖动现象使得真随机数发生模块RO结构开始振荡，其中Enable信号为振荡使能信号，Enable从0变为1时则环形振荡器开始振荡。振荡产生的不确定波形将会在抽头延迟线中传播，每过一个周期，D触发器对抽头延迟线中的延迟单元进行一次采样，生成一组包含随机性的数字序列。

步骤S3，随机数处理步骤：

每个D触发器采样生成一位数据，每次采样抽头延迟线生成一组包含随机性的数字序列，通过对数字序列使用最低有效位(LSB)编码提取出数字序列中的随机性，每次生成一位随机数。

使用最低有效位(LSB)编码提取出数字序列中的随机性的具体方法过程如下：

每次采样生成的数字序列为连续的1跳变为连续的0，反之为连续的0跳变为连续的1，如果这个跳变的边沿在奇数位置，随机数将被编码为0；如果在偶数位置，随机数将被编码为1。在大多数情况下，数字序列的预期结果是连续的1变为连续的0或者是连续的0变为连续的1，如图5(a)所示，只有一个延迟线捕获信号边沿。但是由于抽头延迟线的延迟会略大于环形振荡器的延迟，会出现多个边沿。如果信号边沿靠近延迟线的末端，则信号可以再次通过环形振荡器传播，这导致第二个边缘出现在延迟线的开始处。而且，由于采样期间的时序违规，一些触发器可能会被驱动到亚稳态，从而在数字序列中产生“气泡”。针对多个边沿的问题，在实验中，只采用第一个边沿，如图5(b)所示。对于数字序列中的“气泡”问题，以采样到的第一个变化位置为准来过滤气泡，例如如图5(c)，从最低位开始，当检查到数字0跳变为1时，边沿位置为偶数，随机数编码为1。

步骤S4，输出步骤：

整个结构基于环形振荡器，利用快速进位链形成的抽头延迟线提高随机性的提取精度，基于相位抖动的随机性被所述RO结构真随机数发生器用来产生满足数量需求的真随机数。在前面的步骤完成之后，后续就是根据需求产生随机数。

步骤S5，测试步骤：

使用NIST SP800-22标准随机性测试软件对RO结构真随机数发生器产生的随机数进行测试，利用NIST随机性测试套件对所述随机数输出步骤产生的随机数进行测试，NIST测试套件含15个测试项目，NIST随机性测试套件根据输入的随机数输出每个测试项目的P值；若所有测试项目的P值均大于0.0001，则认为该随机数的随机性符合要求。表1示出的是在正常的温度和电压下实验生成的100M数据的测试结果，经过测试可知，输出的数据全部通过了15项NIST随机性测试，并且具有较高的P值，以及较高的熵(Proportion为测试100次通过的概率)。而传统的基于RO的真随机数发生器采样方法需要128组环形振荡器同时采样或者上百次的异或处理才能获得随机性良好的随机数，与本发明结构相比，资源功耗开销和吞吐率相差两个数量级。

表1NIST测试结果

P值/比例	P值	通过比例
			近似熵	0.914511	0.99
块内频率	0.519117	0.99
			累加和	0.569461	0.98
离散傅里叶变换	0.259077	0.98
			频率	0.322985	0.98
线性复杂度	0.682353	0.97
			最长游程	0.625931	1.00
全局通用统计	0.620016	0.99
			重叠模块	0.977538	0.97
二元矩阵秩	0.863155	0.98
			游程	0.151750	0.99
串行	0.322193	0.99
			非重叠模块	通过	通过
随机偏移	通过	通过
			随机偏移变量	通过	通过

本领域的技术人员容易理解，以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种基于环形振荡器结构真随机数发生器的随机数提取方法，其特征在于，包括如下步骤：

初始化步骤：

在FPGA上实现基于环形振荡器结构的真随机数发生器；所述真随机数发生器包括：环形振荡器，以及连接所述环形振荡器的抽头延迟线；所述抽头连接线上设有若干节快速进位链，每节快速进位链包括若干个延迟单元；调用FPGA自带的Microblaze软核控制所述环形振荡器的使能端，使所述真随机数发生器中的环形振荡器开始振荡；

随机性提取步骤：

所述环形振荡器中基于振荡的随机性信号通过所述抽头延迟线进行传播，使用D触发器对每个延迟单元进行采样，采样频率为100Mhz；

随机数处理步骤：

利用所述FPGA的软核接收D触发器采样生成的具有随机性的数字序列，对所述数字序列进行最低有效位(LSB)编码生成一位真随机数；

随机数输出步骤：

重复执行随机性提取步骤和随机数处理步骤，在不断振荡的环形振荡器中使用D触发器不断采样并处理具有随机性的数字序列，直至产生满足数量需求的真随机数。

2.根据权利要求1所述的随机数提取方法，其特征在于：

所述环形振荡器包括依次连接的一个与非门和两个缓冲门；所述与非门的一个输入端作为使能端，所述与非门的另一个输入端连接所述抽头延迟线中延迟单元的输出端；

所述抽头延迟线包括依次相连的若干节快速进位链；所述抽头延迟线的输入端连接所述环形振荡器上任一点的输出；快速进位链内包含四个选择器进行数据选通，通过配置选择器使得选择器始终选通环形振荡器传播的数据，每节快速进位链包括四个延迟单元，所述四个延迟单元分别与四个D触发器相连接。

3.根据权利要求2所述的随机数提取方法，其特征在于，所述延迟单元采用数据选择器。

4.根据权利要求1或2所述的随机数提取方法，其特征在于，所述初始化步骤进一步包括：利用预设的约束文件定义所述真随机数发生器在FPGA上的位置；再利用所述约束文件进行时序约束，防止时序违规。

5.根据权利要求1或2所述的随机数提取方法，其特征在于，在所述输出步骤之后还包括：

测试步骤：

利用NIST随机性测试套件对所述随机数输出步骤产生的随机数进行测试，NIST测试套件含15个测试项目，NIST随机性测试套件根据输入的随机数输出每个测试项目的P值若所有测试项目的P值均大于0.0001，则认为该随机数的随机性符合要求。