CN115640617A - 一种延迟puf电路及其控制方法与可信物联网系统 - Google Patents

Abstract

本发明提供一种延迟PUF电路及其控制方法与可信物联网系统。延迟PUF电路基于区域扫描链电路，采用硬件嵌入式路径延迟PUF，该延迟PUF电路包括时钟生成器、待测宏、寄存器、PUF码存储器、区域扫描链电路控制器和采样分析器。延迟PUF电路及其控制方法通过使用功能本身的核心逻辑，利用大量现有逻辑功能中的熵，降低了再生过程中位翻转错误的概率，也降低了环境对该PUF电路的稳定性影响。可信物联网系统实现嵌入PUF的物联网设备的统一身份认证，保证了物联网设备的可信性。能够比较不同长度数据传递路径的能力；消除了对特殊设计的、布局相关的延迟元件的需要；具有低面积和受外界影响小的设计；采用硬件嵌入式PUF，无需额外的测试资源。

Description

一种延迟PUF电路及其控制方法与可信物联网系统

技术领域

本发明涉及物理防克隆安全技术领域，具体地，涉及一种延迟PUF电路及其控制方法与可信物联网系统。

背景技术

近年来，随着物理不可克隆功能（Physical Unclonable Function，简称PUF）在硬件安全领域中越发被重视，该领域的发展已经具体化为几个体系结构类。可分为以下几种：双稳态元件PUF、蝴蝶PUF、环形振荡器PUF（ROs）、仲裁器PUF等，以及基于后端特性变化的PUF，如金属厚度和电阻等。

目前，已经提出或实现的PUF类型都试图利用芯片的一个或多个自然变化特性。然而这些PUF面临着许多外部因素带来的影响，包括测量误差、测试过程、电压或温度条件的波动以及随时间带来的不稳定性。设计出能够缓解这些敏感性影响问题的方法和技术对提升PUF的稳定性与可靠性十分重要，但是无论考虑使用何种类型的PUF，仍然难以实现在稳定性和随机性方面都达到完美。因此，一些PUF设计开始依赖“辅助工具”的使用，以帮助识别那些无法稳定存在于PUF位串中的bit位。然而，这些信息“泄漏”可能减少了PUF能够利用的熵量。因此，稳定PUF的一个理想特征是避免依赖辅助数据的使用。目前，在不需要辅助工具的情况下提高PUF性能的一种技术是使用硬件冗余来创建“多数判决”，这降低了PUF位串中出现单位不稳定的概率。但是这种技术必然会损耗更多的资源面积和功耗。

物联网是通过信息传感采集设备装置，采集声、光、生物、位置等有效信息，通过各种网络接入互联网，在尽量少的人为干预下，实现对设备高效管理和智能化感知。大规模设备生产厂商助力于物联网设备数量保持持续增长的同时，也带来相应的问题。在设备认证交互层面存在风险，物联网设备的硬件设施上也存在被篡改和伪造的风险。在物联网中，攻击者可以通过非法窃取或篡改设备的身份，假冒合法用户身份获得设备的操作权限，并进一步危害系统和数据的安全以及合法用户的利益。为了确保物联网设备和系统能够安全运行，需要采用可信的身份确认过程，实现对物联网设备的可信认证以及对于操作者身份的可信确认，从而确定该用户对物联网资源是否具有相应的访问和使用权限，进而使物联网系统的访问控制策略能够可靠、有效的执行。

因此，本发明提出了一种延迟PUF电路及其控制方法与可信物联网系统，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出了一种延迟PUF电路，基于区域扫描链电路，采用硬件嵌入式路径延迟PUF，该延迟PUF电路包括：时钟生成器、待测宏、寄存器、PUF码存储器、区域扫描链电路控制器和采样分析器，其中，时钟生成器用于配置系统主时钟来配置启动时钟和捕获时钟，由系统时钟来控制区域扫描链电路测试中的启动或捕获延迟，并将输出作为启动数据及捕获扫描链的输入；待测宏位于区域扫描链电路结构中，区域扫描链电路将启动数据作为输入传递给宏，并通过捕获扫描链捕获宏的输出，利用待测宏中发生的路径延迟变化来创建随机位；寄存器的输入端与串口模块连接，用于增加PUF随机性，把激励作为种子，经过移位将输出作为启动数据；PUF码存储器用于存储初始寄存的测试结果，并通过串口模块将结果输出至外部交互界面，以完成PUF的采集；区域扫描链电路控制器包括行控制逻辑模块，行控制逻辑模块用于改变区域扫描链结构PUF的每一行上触发器处于的工作模式；采样分析器用于确定测试路径的延迟有效性并以数字化结果表示，通过对扫描链中相邻触发器进行异或运算，计算测试行中发生的转换数，从而评估路径稳定性。

可选地，延迟PUF电路还包括前端逻辑电路，其位于行控制逻辑模块之后，以将待测路径接入到扫描链之中，待测路径的选择不同，产生PUF码也将不同。

可选地，区域扫描链电路包括三段扫描链，其中顶行和中间行至测试路径插入点的触发器在功能模式下运行，扫描链插入点右侧和下方的触发器为延迟刷新模式，底部行中的触发器为延迟刷新模式，以扩展在中间行中捕获的待测路径信号的传播路径，中间行触发器在插入点左侧为功能模式，右侧为延迟刷新模式。

可选地，组合路径中的延迟计算公式为：T_path=T_lc-T_sc，其中T_path为组合路径中的延迟时间；T_lc为启动或捕获延迟；T_sc为扫描链中的延迟。

可选地，行控制逻辑中，第一全局扫描时钟和第二全局扫描时钟扫描信号用于指定三种功能，当两个信号都无效时，功能模式启动，系统时钟控制行中的寄存器启动捕获功能；当信号为不同时，寄存器作为移位寄存器，实现扫描模式；当信号都有效时，启动区域延迟测量电路的延时模式。

可选地，延迟PUF电路还包括模式选择逻辑模块，用于选择待测路径的插入点，对于插入点左侧的所有扫描触发器为1，对于右侧的所有扫描触发器是0。

可选地，寄存器为线性反馈移位寄存器，采用32位线性反馈移位寄存器。

一种可信物联网系统，该系统包括上述的延迟PUF电路，以及随机序列生成器。

一种延迟PUF控制方法，用于控制上述的延迟PUF电路，该方法包括：S1、创建基于区域扫描链电路的嵌入式路径延迟PUF；S2、采用串口通信的方式输入激励以及输出响应；S3、通过串口将激励向量输入到寄存器中作为种子，经过移位后传递至待测路径输入；S4、配置系统主时钟来配置启动时钟与捕获时钟；S5、配置插入点位置，确定每一行的控制器触发器状态，00使第一行扫描行进入扫描功能模式，01或10使最后一行扫描行进入延迟刷新模式，11使插入点左侧处于扫描功能模式，右侧处于延迟刷新模式；S6、确定延迟步长，并开始扫描与捕获，计算出路径延迟，并用二进制表示；S7、由串口将结果输出至外部交互界面，完成PUF的采集工作。

可选地，在S1中，在FPGA板上创建基于区域扫描链电路的嵌入式路径延迟PUF，待测宏采用物联网系统加密所用AES256中SBOX的逻辑结构。

本发明提供的一种延迟PUF，利用芯片核心逻辑宏中发生的路径延迟变化来创建随机位（bit）。嵌入式路径延迟PUF使用了区域延迟测量电路的嵌入式路径计时结构提供的计时功能，依赖于主要逻辑功能模块的熵源来获得位的加密质量。通过使用功能本身的核心逻辑，可以利用大量现有逻辑功能中的熵，并且大大降低了再生过程中位翻转错误的概率，也降低了环境对该PUF电路的稳定性影响。该可信物联网系统能够比较不同长度数据传递路径的能力；消除了对特殊设计的、布局相关的延迟元件的需要；具有低面积和受外界影响小的设计；采用硬件嵌入式PUF，无需额外的测试资源。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1为本发明的一个实施例中的延迟PUF电路中区域扫描链电路结构示意图；

图2为本发明的一个实施例中的延迟PUF电路中区域扫描链电路结构示意图；

图3为根据本发明的一个实施例的扫描链测试结构中的行控制逻辑模块电路示意图；

图4为根据本发明的一个实施例的扫描链测试结构中的前端逻辑结构电路示意图；

图5为根据本发明的一个实施例的基于区域扫描链电路的嵌入式路径延迟PUF整体结构。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的结构。显然，本发明的施行并不限定于本领域的技术人员所熟悉的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

下面结合附图对本发明的延迟PUF电路做进一步的说明。

本发明提供的一种延迟PUF，它嵌入在主要的硬件逻辑中，PUF指纹信息来自核心逻辑组件本身，因此指纹仍然由芯片上的物理特征产生，它利用了现有的区域延迟测量电路结构，意味着它可以使用标准库的组件实现，是不需要在控制其操作的PUF引擎之外的专用PUF结构。

在至少一个实施例中，一种延迟PUF电路，基于区域扫描链电路，采用硬件嵌入式路径延迟PUF，该延迟PUF电路包括：时钟生成器、待测宏、寄存器、PUF码存储器、区域扫描链电路控制器和采样分析器，其中，时钟生成器用于配置系统主时钟来配置启动时钟和捕获时钟，由系统时钟来控制区域扫描链电路测试中的启动或捕获延迟，并将输出作为启动数据及捕获扫描链的输入；待测宏位于区域扫描链电路结构中，区域扫描链电路将启动数据作为输入传递给宏，并通过捕获扫描链捕获宏的输出，利用待测宏中发生的路径延迟变化来创建随机位；寄存器的输入端与串口模块连接，用于增加PUF随机性，把激励作为种子，经过移位将输出作为启动数据；PUF码存储器用于存储初始寄存的测试结果，并通过串口模块将结果输出至外部交互界面，以完成PUF的采集；区域扫描链电路控制器包括行控制逻辑模块，行控制逻辑模块用于改变区域扫描链结构PUF的每一行上触发器处于的工作模式；采样分析器用于确定测试路径的延迟有效性并以数字化结果表示，通过对扫描链中相邻触发器进行异或运算，计算测试行中发生的转换数，从而评估路径稳定性。

在至少一个实施例中，延迟PUF电路还包括前端逻辑电路，其位于行控制逻辑模块之后，以将待测路径接入到扫描链之中，待测路径的选择不同，产生PUF码也将不同。

在至少一个实施例中，区域扫描链电路包括三段扫描链，其中顶行和中间行至测试路径插入点的触发器在功能模式下运行，扫描链插入点右侧和下方的触发器为延迟刷新模式，底部行中的触发器为延迟刷新模式，以扩展在中间行中捕获的待测路径信号的传播路径，中间行触发器在插入点左侧为功能模式，右侧为延迟刷新模式。

在至少一个实施例中，组合路径中的延迟计算公式为：T_path=T_lc-T_sc，其中T_path为组合路径中的延迟时间；T_lc为启动或捕获延迟；T_sc为扫描链中的延迟。

在至少一个实施例中，行控制逻辑中，第一全局扫描时钟和第二全局扫描时钟扫描信号用于指定三种功能，当两个信号都无效时，功能模式启动，系统时钟控制行中的寄存器启动捕获功能；当信号为不同时，寄存器作为移位寄存器，实现扫描模式；当信号都有效时，启动区域延迟测量电路的延时模式。

在至少一个实施例中，延迟PUF电路还包括模式选择逻辑模块，用于选择待测路径的插入点，对于插入点左侧的所有扫描触发器为1，对于右侧的所有扫描触发器是0。

在至少一个实施例中，寄存器为线性反馈移位寄存器，采用32位线性反馈移位寄存器。

在至少一个实施例中，一种可信物联网系统，该系统包括上述的延迟PUF电路，以及随机序列生成器。

在至少一个实施例中，一种延迟PUF控制方法，用于控制上述的延迟PUF电路，该方法包括：S1、创建基于区域扫描链电路的嵌入式路径延迟PUF；S2、采用串口通信的方式输入激励以及输出响应；S3、通过串口将激励向量输入到寄存器中作为种子，经过移位后传递至待测路径输入；S4、配置系统主时钟来配置启动时钟与捕获时钟；S5、配置插入点位置，确定每一行的控制器触发器状态，00使第一行扫描行进入扫描功能模式，01或10使最后一行扫描行进入延迟刷新模式，11使插入点左侧处于扫描功能模式，右侧处于延迟刷新模式；S6、确定延迟步长，并开始扫描与捕获，计算出路径延迟，并用二进制表示；S7、由串口将结果输出至外部交互界面，完成PUF的采集工作。

在至少一个实施例中，在S1中，在FPGA板上创建基于区域扫描链电路的嵌入式路径延迟PUF，待测宏采用物联网系统加密所用AES256中SBOX的逻辑结构。

如图1所示，区域扫描链电路结构中，“宏”是由组合逻辑组成的主要功能单元。整个区域扫描链电路结构分为三段扫描链，用于传递输入和捕获这些宏的输出。

“宏单元”的输入上产生“跃变”信号，采用标准的启动-停止-捕获的故障测试模式：系统时钟通过捕获前一模块的输出或PI值在核心逻辑中产生“跃变”。

通过配置扫描触发器逻辑，“跃变”将沿扫描链传播，随后阻断系统时钟以停止传播，能够捕获信号沿扫描链的传播行为，包括电路中可能存在的任何故障，最后扫描结果将被传递至输出以供分析。

如图2所示，待测路径如虚线所示。顶行和中间行至测试路径插入点的触发器在功能模式下运行；扫描链插入点右侧和下方的触发器为延迟刷新模式；底部行中的触发器为延迟刷新模式，以扩展在中间行中捕获的待测路径信号的传播路径；中间一行触发器在插入点左侧为功能模式，右侧为延迟刷新模式。

在延迟刷新模式下，扫描A时钟和扫描B时钟均保持高电平，能够在触发器输入D上的任何跃变信号会经过延迟Δt之后再到输出Q。

区域扫描链电路测试中的启动/捕获延迟由系统时钟控制，具体扫描过程如下：

a）确定扫描输入的数据；

b）确定全局扫描时钟A和全局扫描时钟B信号，以确定该行扫描链中触发器的工作模式；

c）系统时钟信号有效以在待测路径上开始传输数据；

d）经过特定足够长的∆t之后将时钟信号置为无效，以供待测路径上的跃变沿扫描链传播。

e）中断全局扫描时钟A和全局扫描时钟B信号，扫描链中的数据值被捕获；

f）计算组合路径中的延迟计算公式为：

T_path=T_lc-T_sc （公式1）

其中T_path为组合路径中的延迟时间；T_lc为启动/捕获延迟；T_sc为扫描链中的延迟。

在整个扫描过程中，需要配置行控制逻辑单元来改变区域扫描链结构PUF的每一行上触发器处于传统功能模式或者扫描操作模式，图3为行控制逻辑单元的结构示意图。

如图3所示，行控制逻辑中，全局扫描时钟A和全局扫描时钟B扫描信号用于指定三种功能，当两个信号都无效时，功能模式启动，系统时钟控制行中的寄存器启动捕获功能；当信号为不同时，寄存器作为移位寄存器，实现扫描模式；当信号都有效时，启动区域延迟测量电路的延时模式。

如图3所示，行逻辑控制模块是利用两个触发器来实现该模块的不同功能，功能配置如表1所示。

表1行控制逻辑模块中移位寄存器状态说明

行控制逻辑模块之后需要额外的区域扫描链PUF前端逻辑电路，每个扫描触发器的SO引脚输出连接到下一个前端逻辑模块中的扫描输入端口，这种安排能够让扫描链编码指定待测路径插入点。如图4所示。功能路径的信号输出进入二选一MUX，这让待测路径能够接入到扫描链之中。

如图4所示，本地扫描时钟信号由模式选择信号逻辑选通。模式选择逻辑包括正常扫描路径与传播模式选择位。

模式选择逻辑参与控制本地扫描信号（本地扫描信号A和本地扫描信号B）。图3中的移位寄存器“00”状态强制控制行触发器（图2中的第一行）的功能模式，并将本地扫描信号A和本地扫描信号B置为“1”，这些信号连接到两个或非门的输入端（如图4所示），并且作为是或非门的主导值，这种情况能够有效地禁用第一行扫描链的延迟刷新模式。在这种情况下，行控制逻辑模块中的模式选择和扫描输出信号不会控制最左侧扫描触发器的模式选择输入端和扫描输入信号。

图3中模式选择逻辑还参与控制本地扫描时钟信号（SCA_L和SCB_L），并与行控制逻辑模块完成模式控制。

模式选择逻辑负责选择待测路径的插入点，对于插入点左侧的所有扫描触发器为“1”，对于右侧的所有扫描触发器是“0”。此序列中的“0”会以特殊方式配置下一个扫描触发器，也就是通过待测路径的输出信号驱动“扫描输入”的引脚。

“11”状态配置行FF中的拆分操作模式，并将特定待测路径的输出连接到扫描链中（图2中虚线点插入第二行）。本地扫描时钟A和本地扫描时钟B输出的行为与上述状态“01”的行为相同。而模式选择输出上端的“1”沿着模式选择逻辑传播，直到在该扫描链行上的触发器中遇到“0”，这使得下一个触发器被配置为插入点。模式选择位在插入点之后反转为“0”，扫描链该行中剩余触发器配置为延迟扫描模式。

图4中，模式选择逻辑包括正常扫描路径（扫描输入端口到扫描触发器SI）与传播模式位（模式选择输入端口到模式选择输出端口）。模式选择逻辑负责选择待测路径的插入点。通过在初始状态为“1”的行触发器中，沿着行从左到右添加“0”来实现。此行中的“0”导致下一次扫描将允许待测路径输出信号驱动扫描触发器SI引脚。

使用模式选择位（模式选择输入端口到模式选择输出端口）实现中间行所需的拆分操作模式，插入点左侧的所有扫描触发器为“1”，右侧为“0”。

行控制逻辑中触发器“01”状态迫使行扫描触发器进入延迟刷新模式（第三行扫描链）。使本地扫描时钟A和本地扫描时钟B信号都置为“0”。图3中，行控制逻辑模块中包含一个反向边沿触发器（N-FF），在扫描开始前对置位B信号进行低电平选通，让反向边沿触发器为“1”，在刷新延迟模式下，经过反向边沿触发器的信号使本地时钟信号A为“”。在图4中，扫描触发器的本地时钟信号A上的“1”的将关闭触发器上扫描时钟A的输入以及延迟刷新模式。从而实现捕获扫描链中待测路径的信号跃变行为。

系统时钟上升沿时，“跃变”信号沿着测试路径传递，扫描链中待测电路的捕获行为则根据系统时钟的下降沿。

捕获行为通过将反向边沿触发器的Q输出信号置为无效实现，令行控制逻辑模块的本地扫描时钟信号A输出信号从初始值“0”转换为“1”，并停止延迟刷新模式。

如图5所示，PUF的整体设计需要添加以下模块。首先用区域扫描链电路结构扩展已有的功能逻辑设计，并添加RAM、时钟电路、随机序列生成器、分析组件和可靠生成或再生位串功能模块等。

PUF的工作模式：测量待测宏单元中路径的传播延迟T_path，将其数字化表示路径延迟的数值以分析其可靠性与稳定性，并记录在内存中，输出时从内存调取可用的路径数据作为PUF码。

激励被用做待测“宏”输入的随机选择的两组测试序列组成，该测试序列引入了一组跃变，这些跃变通过“宏”待测路径的核心逻辑传播并出现在其输出上。响应是每个输出上测量的路径延迟，并表示为对应于路径延迟的8比特数据。

PUF结构主要包括时钟生成器、待测宏、线性反馈移位寄存器、PUF码存储器、区域扫描链电路控制器、采样分析器：

a）时钟生成器模块包含两个时钟信号：启动时钟和捕获时钟，当配置扫描链以准备扫描测试时，在不调整捕获时钟相位的情况下，消除启动和捕获时钟之间的相位关系，将启动时钟连接到区域扫描链电路行的时钟输入，以进行移位操作，并在启动之前，控制状态机选择捕获时钟180°相位输出，避免捕获时钟启动；

b）线性反馈移位寄存器用于增加PUF随机性，由32位线性反馈移位寄存器构成，把激励作为种子，经过移位将输出作为启动数据；

c）利用8位宽的RAM作为PUF码存储器用于存储初始寄存的0-128测试结果；

d）样本分析器用于确定测试路径的延迟有效性并以数字化结果表示，通过对扫描链中相邻触发器进行异或运算，计算测试行中发生的转换数，从而评估路径稳定性。如果扫描过程中的任何一点上的反转次数超过1，则该路径将立即判定为不稳定。

在至少一个实施例中，根据设计结构在FPGA板上创建一个完整基于区域扫描链电路的嵌入式路径延迟PUF。待测宏采用可信物联网系统加密所用AES256中SBOX的逻辑结构。

采用RS232串口通信的方式输入激励以及输出响应。

通过串口将两组激励向量输入到线性反馈移位寄存器中作为种子，经过移位后传递至待测路径输入。

配置系统主时钟为50MHz，配置启动时钟FPA=0与捕获时钟=128，也就是270°。

配置插入点位置，确定每一行的控制器两个触发器状态，“00”使第一行扫描行进入扫描功能模式，“01/10”使最后一行扫描行进入延迟刷新模式，“11”使插入点左侧处于扫描功能模式，右侧处于延迟刷新模式。

确定延迟步长为550ps，并开始扫描与捕获，通过公式1计算出路径延迟，并用二进制表示。输出结果如表2。

表2测试输出结果

测试	扫描链输出结果	T<sub>lc</sub>	T<sub>sc</sub>	T<sub>path</sub>
					1	000000001101111111100000	5.6	3.5	2.1
2	000000001110111111100000	5.5	2.9	2.6
					3	000000000000000001111111	5.5	3.5	2.0
4	000000001111000000001111	5.4	2.9	2.5
					5	000000001011111110000000	5.1	2.9	2.2
6	000000000000000011111111	5.5	3.1	2.4
					7	000000001111100000000111	5.1	3.0	2.1

最终由串口将结果输出至外部交互界面，完成PUF的采集工作。

嵌入式路径延迟PUF使用FPGA结构中常见的标准硬件资源，包含了FPGA片上数字时钟管理器。嵌入式路径延迟PUF与它所嵌入的主要功能逻辑硬件纠缠在一起，通过使用功能本身的核心逻辑，可以利用大量现有逻辑功能中的熵，并且大大降低了再生过程中位翻转错误的概率，也降低了环境对该PUF电路的稳定性影响。

利用PUF技术，在设备启动时提取设备芯片的唯一特征，生成设备的唯一标识符，不在设备上保存用户的敏感信息，并由设备所有者将设备的身份信息保存在区块链上，并通过区块链的交易实现设备所有权的流转、访问控制和固件更新。为可信物联网系统提供可设备身份认证机制，能够确保设备的真实性以及完整性。

基于以上描述，本发明提出的延迟PUF与其他基于延迟的PUF相比较功能优势主要为：

1）能够比较不同长度数据传递路径的能力；

2）消除了对特殊设计的、布局相关的延迟元件的需要，这些延迟元件只能提供相对较小的熵，还会带来较高的面积成本；

3）具有低面积和受外界影响小的设计；

4）采用硬件嵌入式PUF，无需额外的测试资源。

除非另有定义，本文中所使用的技术和科学术语与本发明的技术领域的技术人员通常理解的含义相同。本文中使用的术语只是为了描述具体的实施目的，不是旨在限制本发明。本文中出现的诸如“设置”等术语既可以表示一个部件直接附接至另一个部件，也可以表示一个部件通过中间件附接至另一个部件。本文中在一个实施例中描述的特征可以单独地或与其它特征结合地应用于另一个实施例，除非该特征在该另一个实施例中不适用或是另有说明。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种延迟PUF电路，其特征在于，基于区域扫描链电路，采用硬件嵌入式路径延迟PUF，所述延迟PUF电路包括：时钟生成器、待测宏、寄存器、PUF码存储器、区域扫描链电路控制器和采样分析器，其中，

所述时钟生成器用于配置系统主时钟来配置启动时钟和捕获时钟，由系统时钟来控制区域扫描链电路测试中的启动或捕获延迟，并将输出作为启动数据及捕获扫描链的输入；

所述待测宏位于所述区域扫描链电路结构中，所述区域扫描链电路将所述启动数据作为输入传递给宏，并通过所述捕获扫描链捕获所述宏的输出，利用所述待测宏中发生的路径延迟变化来创建随机位；

所述寄存器的输入端与串口模块连接，用于增加PUF随机性，把激励作为种子，经过移位将输出作为启动数据；

所述PUF码存储器用于存储初始寄存的测试结果，并通过所述串口模块将结果输出至外部交互界面，以完成PUF的采集；

所述区域扫描链电路控制器包括行控制逻辑模块，所述行控制逻辑模块用于改变区域扫描链结构PUF的每一行上触发器处于的工作模式；

所述采样分析器用于确定测试路径的延迟有效性并以数字化结果表示，通过对扫描链中相邻触发器进行异或运算，计算测试行中发生的转换数，从而评估路径稳定性。

2.根据权利要求1所述的延迟PUF电路，其特征在于，还包括前端逻辑电路，其位于所述行控制逻辑模块之后，以将待测路径接入到扫描链之中，待测路径的选择不同，产生PUF码也将不同。

3.根据权利要求2所述的延迟PUF电路，其特征在于，所述区域扫描链电路包括三段扫描链，其中顶行和中间行至测试路径插入点的触发器在功能模式下运行，扫描链插入点右侧和下方的触发器为延迟刷新模式，底部行中的触发器为延迟刷新模式，以扩展在中间行中捕获的待测路径信号的传播路径，中间行触发器在插入点左侧为功能模式，右侧为延迟刷新模式。

4.根据权利要求3所述的延迟PUF电路，其特征在于，组合路径中的延迟计算公式为：T_path=T_lc-T_sc，其中T_path为组合路径中的延迟时间；T_lc为启动或捕获延迟；T_sc为扫描链中的延迟。

5.根据权利要求3所述的延迟PUF电路，其特征在于，行控制逻辑中，第一全局扫描时钟和第二全局扫描时钟扫描信号用于指定三种功能，当两个信号都无效时，功能模式启动，系统时钟控制行中的寄存器启动捕获功能；当信号为不同时，寄存器作为移位寄存器，实现扫描模式；当信号都有效时，启动区域延迟测量电路的延时模式。

6.根据权利要求3所述的延迟PUF电路，其特征在于，还包括模式选择逻辑模块，用于选择待测路径的插入点，对于插入点左侧的所有扫描触发器为1，对于右侧的所有扫描触发器是0。

7.根据权利要求1所述的延迟PUF电路，其特征在于，所述寄存器为线性反馈移位寄存器，采用32位线性反馈移位寄存器。

8.一种可信物联网系统，其特征在于，该系统包括根据权利要求1至7任一项所述的延迟PUF电路，以及随机序列生成器。

9.一种延迟PUF控制方法，其特征在于，用于控制根据权利要求1至7任一项所述的延迟PUF电路，所述方法包括：

S1、创建基于区域扫描链电路的嵌入式路径延迟PUF；

S2、采用串口通信的方式输入激励以及输出响应；

S3、通过串口将激励向量输入到寄存器中作为种子，经过移位后传递至待测路径输入；

S4、配置系统主时钟来配置启动时钟与捕获时钟；

S5、配置插入点位置，确定每一行的控制器触发器状态，00使第一行扫描行进入扫描功能模式，01或10使最后一行扫描行进入延迟刷新模式，11使插入点左侧处于扫描功能模式，右侧处于延迟刷新模式；

S6、确定延迟步长，并开始扫描与捕获，计算出路径延迟，并用二进制表示；

S7、由串口将结果输出至外部交互界面，完成PUF的采集工作。

10.根据权利要求9所述的延迟PUF控制方法，其特征在于，在S1中，在FPGA板上创建基于区域扫描链电路的嵌入式路径延迟PUF，待测宏采用可信物联网系统加密所用AES256中SBOX的逻辑结构。

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