CN108896903A - 基于逻辑加密的逐次验证型安全扫描链装置和方法 - Google Patents

基于逻辑加密的逐次验证型安全扫描链装置和方法 Download PDF

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Abstract

本发明属于集成电路安全可测性设计领域，为在保障芯片的可观测性和可控制性的基础上增加身份识别与验证结构，逐次验证内部的密钥信息，提高扫描链的安全等级，大大降低芯片内部信息泄露的风险，本发明提出一种基于逻辑加密的逐次验证型安全扫描链装置，由密钥锁定模块Key、顺序使能模块FSM和扫描链三部分组成，密钥锁定模块Key监督电路进入测试模式时，逐次验证输入端SI输入的密钥是否正确，当输入正确的密钥信息时，扫描链被用来扫描输入以及扫描输出，顺序使能模块FSM则是当电路进入测试模式后，逐次使能每一级的密钥锁定模块进行密钥验证。本发明主要应用于集成电路设计、检测场合。

Description

基于逻辑加密的逐次验证型安全扫描链装置和方法
技术领域
本发明属于集成电路安全可测性设计领域，具体涉及一种基于逻辑加密的逐次验证型安全扫描链结构。
背景技术
随着半导体技术和计算机辅助设计的快速发展，单片集成电路的集成的功能越来越多，随之而来是电路的规模也越来越大。然而在芯片的设计与制造过程中，并不能完全保证设计与制造不存在缺陷问题。测试是保证芯片质量最重要的手段，是芯片设计与制造中的不可或缺的一环。为了保证芯片的性能与良率，通常在测试阶段来测试芯片是否存在功能漏洞、设计缺陷和制造故障(固定故障、桥接故障和延迟故障等)。随着电路规模的逐渐增大，单个芯片动辄上亿个晶体管，然而利用自动测试设备(ATE)来测试内部的所有功能的时间成本和人力成本成指数倍增加，这并不能迎合设计商提高上市时间与快速占有市场的目的。为了保证集成电路的质量和性能，需要测试者对电路的各个部分进行遍历性测试。但是，芯片的规模和面积呈指数增加，测试者很难定位和接触到芯片内部的每个节点，并发现每个节点是否存在缺陷与故障。
为了进一步提高芯片的测试效率，在芯片中加入一些内部测试电路，它利用测试输入序列来测试芯片的每个节点的变化情况，并将芯片内部某个节点的逻辑变化情况输出供测试者来分析判断芯片内部是否存在故障或缺陷。扫描链由于低面积开销，很好内部节点可测性与可控性等优点而成为一种常见的内部测试电路结构。测试者可以通过设置或者读取某个节点或者寄存器的变化情况，从而大大降低了测试时间和测试成本。
然而，扫描测试技术在提高芯片的测试效率的同时也可能给芯片带来潜在的安全问题。针对扫描链的高可控制性和可观测性，扫描链可能被恶意攻击者用来恶意攻击的可能性大幅增加。通过扫描链进行的扫描输入和扫描输出，直接设置或读取扫描链上寄存器的逻辑值。如果私密寄存器在扫描链上，恶意攻击者可以通过扫描链将这些私密寄存器的值以及中间运算结果等扫描输出，并对特定的输入和输出值进行逆向分析，从而窃取芯片内部的机密信息。(一)参考文献
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发明内容
为克服现有技术的不足，本发明旨在提出一种基于逻辑加密的逐次验证型安全扫描链结构，在保障芯片的可观测性和可控制性的基础上增加身份识别与验证结构，逐次验证内部的密钥信息，提高扫描链的安全等级，大大降低芯片内部信息泄露的风险。为此，本发明提出一种基于逻辑加密的逐次验证型安全扫描链装置，由密钥锁定模块Key、顺序使能模块FSM和扫描链三部分组成，密钥锁定模块Key监督电路进入测试模式时，逐次验证输入端SI输入的密钥是否正确，当输入正确的密钥信息时，扫描链被用来扫描输入以及扫描输出，否则扫描链被锁定，不能被用来获取电路内部的节点状态信息；顺序使能模块FSM则是当电路进入测试模式后，逐次使能每一级的密钥锁定模块进行密钥验证；扫描链是将多个扫描触发器串联而成，用于设置或者串联读取扫描链中的数据。
顺序使能模块FSM的状态值是由T[0],T[1],…T[n]组合组成，当模式信号TC与复位信号rst均为高电平时，顺序使能模块FSM的状态机从初始状态0开始跳转，逐个周期将T[0]，T[1]和T[n]置为高电平，从而顺序使能每个扫描触发器的密钥锁定模块key，逐次验证输入密钥与预设的密钥是否一致，当所有状态都遍历完毕，则将T[0]，T[1]和T[n]置为低电平，扫描链密钥验证完毕。
密钥锁定模块key的由同或门、与门、D触发器和异或门四部分组成，当第一个扫描触发器SFF的输出信号k0与预设的密钥K1相同时，同或门输出为高电平，当T[0]为高电平时，D触发器将异或门的输出值置为高电平，经过一个时钟周期的时间差，使异或门的输出en0产生一个上升沿的跳变，从而使能第一个扫描触发器SFF进入解封状态，当第一级验证结束，扫描链自动进入第二级验证，对输入测试序列的密钥信息进行逐次验证，只有输入完全正确的密钥信息，扫描链才能被利用来进行测试验证。
基于逻辑加密的逐次验证型安全扫描方法，clk为芯片的工作时钟信号，en0，en1,…,enn为扫描触发器的使能信号，k0,k1,…,kn为扫描触发器SFF的输出信号，SI为扫描链输入信号，TC为模式信号，SO为扫描输出信号，当电路由正常模式切换到测试模式，TC被置为高电平，扫描输入端SI为输入测试信号，输入测试信号序列的首段是扫描链的密钥，只有输入正确的密钥信息才能正常使用扫描链，否则扫描链被锁定，无法正常使用。当经过第一个扫描触发器SFF的输出信号k0与之对应的密钥锁定模块key的密钥K1相同时，第一个扫描触发器SFF1的使能信号en0被置为高电平，则扫描链的第一个触发器SFF处于解封状态，否则在下一个周期第一个触发器SFF处于锁定状态；当第一级验证结束，扫描链自动进入第二级验证，对输入测试序列的密钥信息进行逐次验证，只有输入完全正确的密钥信息，扫描链才能被利用来进行测试验证，从而保证恶意攻击者在不知晓密钥信息的情况下无法有效获得有效的内部的状态数据。
采用同或门、与门、D触发器和异或门四部分组成密钥锁定模块key，当第一个扫描触发器SFF的输出信号k0与预设的密钥K1相同时，同或门输出为高电平，当T[0]为高电平时，D触发器将异或门的输出值置为高电平，经过一个时钟周期的时间差，使异或门的输出en0产生一个上升沿的跳变，从而使能第一个扫描触发器SFF进入解封状态，当第一级验证结束，扫描链自动进入第二级验证，对输入测试序列的密钥信息进行逐次验证，只有输入完全正确的密钥信息，扫描链才能被利用来进行测试验证。
本发明的特点及有益效果是：
(1)本发明利用逻辑加密技术，设计了一种安全扫描链结构，测试者使用扫描链进行测试时，需要输入预设的密钥信息。如果攻击者不知晓安全扫描链的密钥信息，扫描链处于锁定状态，无法正常使用扫描链，从而有效的抵御了传统的扫描链攻击手段。
(2)本发明设计的安全扫描链结构采用逐次验证模式，密钥空间有2n种可能性，密钥空间远远大于目前的计算能力，无法通过暴力破解分析出安全扫描链的密钥。另外利用逻辑伪装技术，恶意攻击者也无法逆向恢复出密钥锁定模块的电路结构，从而分析出预定的密钥信息，大大保证了电路的可测性和安全性。
附图说明：
图1扫描链的基本结构。
图2安全扫描链结构图。
图3顺序使能模块FSM的状态转移图。
图4密钥锁定模块Key的结构图。
具体实施方式
本发明提出一种基于逻辑加密的逐次验证型安全扫描链结构，利用逻辑加密技术对传统扫描链进行加密来阻止恶意攻击者来读取电路的内部信息，利用逻辑伪装技术对安全扫描链进行伪装，防止反向分析出安全逻辑链结构。该安全扫描链结构增加了身份识别与验证结构，在进入测试工作模式需要输入确定的密码来进行扫描输入输出，如果攻击者预先不知道预设的密码，将无法有效的使用安全扫描链结构，该安全扫描结构在保障芯片的可观测性和可控制性的基础上，较大程度地提高了扫描链的安全等级，有效防止通信和密码等私密领域的芯片的信息通过测试端口泄露的风险，具有一定的实际意义和应用价值。
本发明的完整技术方案如下：
扫描链是一种常用的可测试性设计实现技术，广泛地应用数字电路测试阶段的缺陷与故障检测。传统的扫描链的是将电路中的触发器(FF,Flip-Flop)替换为扫描触发器(SFF，Scan Flip-Flop)，并将扫描触发器串行连接，形成一条或多条链。在对电路进行测试时，利用扫描链的扫描输入端输入特定的测试序列，设置或输出内部寄存器里面的值，从而达到观测电路内部节点的目的。
传统的扫描链的结构如图1所示，扫描链由多个触发器和选择器串联组成，TC为模式选择端，当TC为1，芯片处于正常模式，当TC为0时，芯片处于测试模式。普通模式是指其表现为普通触发器功能进行普通操作的工作模式。在普通模式下逻辑电路正常工作，将触发器中的值作为输入值PI参与逻辑电路的运算，同时将逻辑电路的测试结果PO输出。扫描模式是指各个扫描触发器之间进行移位操作的工作模式。在扫描模式下，新的测试向量被移入扫描链，SI作为扫描链的扫描端口，SO作为扫描链的输出端口。扫描链在扫描链的扫描端口SI施加测试序列，并利用扫描链的输出端口SO来观测芯片内部的测试结果，分析输出端口的测试结果，当测试结果与预期的结果一致，则内部不存在故障与缺陷，反之，则内部存在故障与缺陷，该结构可以大大的提高了芯片内部节点的可控制性和可测试性。
扫描链在带来测试便利的同时，也会引入了较大安全风险问题，恶意攻击者可以利用扫描链直接读取或设置内部电路节点状态，实现窃取芯片内部机密信息或破坏系统的正常运行的目的。如何让扫描链既能保持较高的可测试性又有较高的安全性成为了保证芯片的内部信息的机密性的关键。在芯片制造测试后，将扫描链切断，去除芯片测试模式，可以有效的降低扫描链带来的安全风险。但是攻击者可以利用利用聚焦离子束的方法连接被切断的扫描链结构，从而实施攻击手段。除此之外是改变扫描链的结构形成安全的扫描链结构，这对于不熟悉扫描链结构的恶意攻击者具有很好的防护作用。然而一旦恶意攻击者对电路进行逆向工程，恢复出原始的扫描链结构，可以直接控制或者观测到内部寄存器的状态值，这种扫描链并不能有效的防止信息的泄露。
为了抵御恶意攻击者通过扫描链窃取到电路的内部信息，本发明提出一种基于逻辑加密的安全扫描链结构，该结构如图2所示，安全扫描链结构包括密钥锁定模块Key、顺序使能模块FSM和传统扫描链三部分组成。密钥锁定模块Key监督电路进入测试模式时，逐次验证输入端SI输入的密钥是否正确，当输入正确的密钥信息时，扫描链可以被用来扫描输入以及扫描输出，否则扫描链被锁定，不能被用来获取电路内部的节点状态信息。顺序使能模块FSM则是当电路由工作模式进入测试模式后，逐次使能每一级的密钥锁定模块的工作，进行密钥验证。传统扫描链是将多个扫描触发器串联而成，用于设置或者串联读取扫描链中的数据。clk为芯片的时钟信号，rst为复位信号，en0，en1,…,enn为扫描触发器的使能信号，k0,k1,…,kn为扫描触发器SFF的输出信号，SI为扫描链输入信号，TC为模式信号，SO为扫描输出信号。当电路由正常模式切换到测试模式，TC被置为高电平，扫描输入端SI输入测试信号，输入测试信号序列的首段是扫描链的密钥，只有输入正确的密钥信息才能正常使用扫描链，否则扫描链被锁定，无法正常使用。当经过第一个扫描触发器SFF的输出信号k0与之对应的密钥锁定模块key的密钥K1相同时，第一个扫描触发器SFF1的使能信号en0被置为高电平，则扫描链的第一个触发器SFF处于解封状态，否则在下一个周期第一个触发器SFF处于锁定状态，整个扫描链被切断，下一级扫描触发器SFF无法读取到输入测试信息，从而保证恶意攻击者无法有效的得到有效的扫描数据。
顺序使能模块FSM的状态转移图为3所示，状态值是由T[0],T[1],…T[n]组合组成。当模式信号TC与复位信号rst均为高电平时，顺序使能模块FSK的状态机从初始状态0开始跳转，逐个周期将T[0]，T[1]和T[n]置为高电平，从而顺序使能每个扫描触发器的密钥锁定模块key，开始验证输入密钥与预设的密钥是否一致。当所有状态都遍历完毕，则将T[0]，T[1]和T[n]置为低电平，扫描链密钥验证完毕。一旦模式信号TC或者复位信号rst置为低电平，则将所有状态均恢复到初始化状态0，需要重新输入密钥才能进行重新认证，这样可以有效防止复位攻击。
密钥锁定模块key的结构如图4所示，密钥锁定模块由同或门、与门、D触发器和异或门四部分组成。当第一个扫描触发器SFF的输出信号k0与预设的密钥K1相同时，同或门输出为高电平，当T[0]为高电平时，D触发器将异或门的输出值置为高电平，经过一个时钟周期的时间差，使异或门的输出en0产生一个上升沿的跳变，从而使能第一个扫描触发器SFF进入解封状态，当第一级验证结束，扫描链自动进入第二级验证，对输入测试序列的密钥信息进行逐次验证。只有输入完全正确的密钥信息，扫描链才能被利用来进行测试验证。攻击者暴力破解安全扫描链的密钥，则需要2n种可能性，通常情况下扫描链的长度n较长，密钥空间较大，很难破解分析出来。另外密钥锁定模块Key需要进行逻辑伪装，大大提高攻击者恢复出密钥锁定模块的电路结构的难度，从而保证扫描链的安全可信。

Claims (5)

1.一种基于逻辑加密的逐次验证型安全扫描链装置，其特征是，由密钥锁定模块Key、顺序使能模块FSM和扫描链三部分组成，密钥锁定模块Key监督电路进入测试模式时，逐次验证输入端SI输入的密钥是否正确，当输入正确的密钥信息时，扫描链被用来扫描输入以及扫描输出，否则扫描链被锁定，不能被用来获取电路内部的节点状态信息；顺序使能模块FSM则是当电路进入测试模式后，逐次使能每一级的密钥锁定模块进行密钥验证；扫描链是将多个扫描触发器串联而成，用于设置或者串联读取扫描链中的数据。
2.如权利要求1所述的基于逻辑加密的逐次验证型安全扫描链装置，其特征是，顺序使能模块FSM的状态值是由T[0],T[1],…T[n]组合组成，当模式信号TC与复位信号rst均为高电平时，顺序使能模块FSM的状态机从初始状态0开始跳转，逐个周期将T[0]，T[1]和T[n]置为高电平，从而顺序使能每个扫描触发器的密钥锁定模块key，逐次验证输入密钥与预设的密钥是否一致，当所有状态都遍历完毕，则将T[0]，T[1]和T[n]置为低电平，扫描链密钥验证完毕。
3.如权利要求1所述的基于逻辑加密的逐次验证型安全扫描链装置，其特征是，密钥锁定模块key的由同或门、与门、D触发器和异或门四部分组成，当第一个扫描触发器SFF的输出信号k0与预设的密钥K1相同时，同或门输出为高电平，当T[0]为高电平时，D触发器将异或门的输出值置为高电平，经过一个时钟周期的时间差，使异或门的输出en0产生一个上升沿的跳变，从而使能第一个扫描触发器SFF进入解封状态，当第一级验证结束，扫描链自动进入第二级验证，对输入测试序列的密钥信息进行逐次验证，只有输入完全正确的密钥信息，扫描链才能被利用来进行测试验证。
4.一种基于逻辑加密的逐次验证型安全扫描方法，其特征是，clk为芯片的工作时钟信号，en0，en1,…,enn为扫描触发器的使能信号，k0,k1,…,kn为扫描触发器SFF的输出信号，SI为扫描链输入信号，TC为模式信号，SO为扫描输出信号，当电路由正常模式切换到测试模式，TC被置为高电平，扫描输入端SI为输入测试信号，输入测试信号序列的首段是扫描链的密钥，只有输入正确的密钥信息才能正常使用扫描链，否则扫描链被锁定，无法正常使用。当经过第一个扫描触发器SFF的输出信号k0与之对应的密钥锁定模块key的密钥K1相同时，第一个扫描触发器SFF1的使能信号en0被置为高电平，则扫描链的第一个触发器SFF处于解封状态，否则在下一个周期第一个触发器SFF处于锁定状态；当第一级验证结束，扫描链自动进入第二级验证，对输入测试序列的密钥信息进行逐次验证，只有输入完全正确的密钥信息，扫描链才能被利用来进行测试验证，从而保证恶意攻击者在不知晓密钥信息的情况下无法有效获得有效的内部的状态数据。
5.如权利要求4所述的基于逻辑加密的逐次验证型安全扫描方法，其特征是，采用同或门、与门、D触发器和异或门四部分组成密钥锁定模块key，当第一个扫描触发器SFF的输出信号k0与预设的密钥K1相同时，同或门输出为高电平，当T[0]为高电平时，D触发器将异或门的输出值置为高电平，经过一个时钟周期的时间差，使异或门的输出en0产生一个上升沿的跳变，从而使能第一个扫描触发器SFF进入解封状态，当第一级验证结束，扫描链自动进入第二级验证，对输入测试序列的密钥信息进行逐次验证，只有输入完全正确的密钥信息，扫描链才能被利用来进行测试验证。
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