CN103795406B - 一种高性能门控游标型时间数字转换器 - Google Patents

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Abstract

本发明属于集成电路技术领域，具体为一种高性能门控游标型时间数字转换器。其包括：相频检测器，用于检测两路输入信号的上升沿并比较频率；模式判决器，根据输入信号的幅度自动选择量化模式；量化单元先通过一位DSSA结构实现第一级量化，再由Vernier GRO对输入信号进行第二级量化；多相计数器，用来读取Vernier GRO的量化结果；环路锁定加速单元，记录出现在TDC死区中的输入信号上升沿的数目和类别，对TDC输出进行校准；评估逻辑电路，对多相计数器输出进行加和操作，并根据PFD输出频率比较结果对TDC的输出进行原补码的变换。本发明得到的时间数字转换器分辨率高、测量范围大且采样速率大。

Description

一种高性能门控游标型时间数字转换器
技术领域
本发明属于锁相环集成电路技术领域，具体涉及一种应用于小数分频全数字锁相环中的高性能门控游标型时间数字转换器（TDC）。
背景技术
时间数字转换器，能够测量信号间的微小时间间隔，在科学研究和工程技术领域有广泛应用，如高能物理中的粒子生命周期测量，激光探测，医疗成像，芯片上jitter测量，飞行时间（TOF）测量等等。随着微电子设计和工艺水平的不断提高，TDC的分辨率等性能指标随之提高，开始越来越多地应用在全数字锁相环中。全数字锁相环（ADPLL）相对于传统的模拟锁相环具有可移植性好，可集成度高等优势，是近年来的一个研究热点。TDC是ADPLL的重要组成部分，TDC把参考时钟信号REF和DCO反馈信号CKV的相位差转化为数字信号输出。ADPLL的带内相位噪声主要由TDC决定，TDC对带内相位噪声的贡献如式（1）所示，ΔtTDC代表TDC的分辨率，fREF代表参考时钟频率，由式（1）可以看出高分辨率和高采样速率能够带来更小的相位噪声。此外，TDC还应具备足够的测量范围，在环路未锁定状态，TDC的输入信号幅度也非常大，例如，对于40MHz参考时钟的II型锁相环，最大幅度可达25ns，这时需要非常大的测量范围才能满足要求。综上，提高分辨率、采样速率和测量范围是TDC设计的主要目标。
分辨率、采样速率和测量范围等性能指标是相互影响与制约的，在设计时需要折衷考虑。为了提高TDC的性能，研究者们提出了多种不同结构的TDC。游标环形时间数字转换器（Vernier Ring TDC）【1】具有12bit的大测量范围和8ps的高分辨率，采样速率为15MHz。自选择逐次逼近时间数字转换器（DSSA TDC）【2】具有高达80MHz的采样速率和10ps的分辨率，测量范围为10ns。门控游标型时间数字转换器（Gated-Vernier TDC）【3】有粗量化和细量化两种模式来适应环路未锁定和锁定两种状态下对TDC的要求。
但是传统的门控游标型时间数字转换器受制于其相位比较器的结构缺点，细量化模式下的测量范围很小，门控环形振荡器的设计受限，制约了对分辨率、采样速率、测量范围之间折衷关系的提高。当应用于小数分频锁相环中时，难以既满足测量范围的要求，又获得较高的采样速率和分辨率。
传统的门控游标型时间数字转换器【3】主要存在两个问题：
第一个问题是细量化模式下测量范围很小，只有120ps。
图2（a）所示为传统门控游标型时间数字转换器中的相位比较器结构，它由两个非门和一个SR锁存器构成,输入端In1和In2分别接快速门控环形振荡器（以下简称快环振）和慢速门控环形振荡器（以下简称慢环振）的输出端。当输入信号In1stop的上升沿超前于In2时start，相位比较器被触发，输出信号Out变为高电平，如（b）所示。但是这种比较器结构不仅比较输入的上升沿，也对下降沿作比较。当In1下降沿滞后In2大于120ps时，比较器被错误地触发，如（c）所示，这就限制了输入信号的幅度不能超过这一阈值，从而制约了TDC的测量范围的提升。
第二个问题是门控环形振荡器的设计受限，制约了分辨率、测量范围和采样速率这种关系的提高。假设没有问题一所述的相位比较器对测量范围的制约，细量化模式下影响测量范围的主要因素有快环振的振荡周期TGRO，快环振延时单元的延时值τ2，慢环振和快环振延时单元的延时值之差Δtdelay，参考时钟周期TREF，和PFD、DSSA、复位电路的延时值之和tsum，其测量范围tMR计算公式为
在公式（2）中，TREF越小表示采样速率越高；Δtdelay决定TDC的分辨率，其值越小，分辨率越高；TGRO可以通过增加环形振荡链路的级数使其足够大。那么根据（2），任意确定了采样速率、测量范围和分辨率中的两项指标，另外一项指标的提高都要通过降低tsum和τ2来实现，而tsum相对于TREF很小且受工艺影响较大，减小空间不大，降低τ2成为关键。
传统的Gated-Vernier TDC要正常工作，τ2与tgating-delay必须满足式（3）的要求，其中tgating-delay定义为从相位比较器满足触发条件到门控环形振荡器停止振荡之间的传播延时。
tgating-delay<τ2 （3）
图3（a）所示为满足式（3）时的情况，门控环形振荡器第N级输出使相位比较器触发，经过tgating-delay的传播延时后环振停止振荡，慢环振（慢环振）和快环振（快环振）第N+1级输出均为低电平，TDC在下一个量化周期能够正常工作。如果不满足式（3），那么有可能会出现图3（b）中的情况，即一个量化周期结束后，快环振第N+1级的输出电平超过了相位比较器的触发电平，慢环振第N+1级的输出电平则低于触发电平，这是一个令TDC无法正常工作的错误状态，因为当新的量化周期刚一开始，相位比较器就会错误地认为快环振的相位已经超越慢环振使复位信号有效并立即结束该量化周期。根据【3】的描述，tgating-delay可达200ps以上，这就制约了τ2的降低，使分辨率、测量范围和采样速率的折衷关系较差。
发明内容
本发明的目的是提供一种高分辨率、大测量范围、并且采样速率不低于40MHz的门控游标型时间数字转换器，该转换器能应用于II型小数分频全数字锁相环中。
本发明提供的高性能门控游标型时间数字转换器，包括相频检测器、模式判决器、量化单元，多项计数器、环路锁定加速单元和评估逻辑电路；其中：
相频检测器（PFD），用于检测两路输入信号的上升沿并比较它们的频率；
模式判决器，根据输入信号的幅度自动选择量化模式。
量化单元，包括一位自选择逐次逼近（DSSA）结构和游标门控环形振荡器（VernierGRO），Vernier GRO包括一个相位比较器阵列、一个快速门控环形振荡器和一个慢速门控环形振荡器；输入信号通过量化单元的一位自选择逐次逼近（DSSA）结构实现第一级量化，一位DSSA输出EN_S和EN_F信号，作为两个门控环形振荡器即快速门控环形振荡器和慢速门控环形振荡器的振荡使能信号；游标门控环形振荡器（Vernier GRO）根据时延单元的延时值（即粗量化模式）或延时差值（即细量化模式）对输入信号进行第二级量化；
多相计数器，用来读取Vernier GRO的量化结果；
环路锁定加速单元，用于记录出现在TDC死区中的输入信号上升沿的数目和类别；
评估逻辑电路，用于对多相计数器输出进行加和操作，其将两级量化结果合并，并根据相频检测器输出的频率比较结果对TDC的输出进行原补码的变换，最后再根据环路锁定加速单元的记录结果对TDC输出进行校准。
本发明中，模式判决器由一位delay-line TDC和两位状态机组成。如果一位delay-line TDC连续两次检测到输入信号幅度小于或超出切换阈值，状态机输出发生变化，量化模式随之改变。模式判决器可以自动控制TDC的量化模式，其粗量化或细量化，由mode的逻辑值决定，使得TDC能够适应锁相环路的不同状态。当环路未锁定时，TDC输入信号幅度非常大，需要工作在粗量化模式下以满足测量范围的要求；环路锁定后，TDC工作在细量化模式下以获得好的环路相位噪声性能。
本发明中，游标门控环形振荡器中的相位比较器阵列由两个单脉冲发生电路、一个SR锁存器和两个与门组成。单脉冲发生电路每检测到输入信号的一个上升沿就产生一个下降脉冲；用SR锁存器实现对该脉冲下降沿的高精度比较（<1ps），由于SR锁存器的输出也会受该脉冲上升沿的影响，在输入节点前加入“与”逻辑，使比较器输出结果与脉冲上升沿无关。其通过改进Vernier GRO中的相位比较器，提高了细量化模式的测量范围，并使环形振荡器延时单元的设计不受相位比较结果传播延时的制约，改善了细量化模式下分辨率、测量范围和采样速率之间的折衷关系。
本发明中，环路锁定加速单元能够记录下被忽略的上升脉冲的数目与种类，评估逻辑电路会将记录值乘以相应比例系数后与TDC的量化输出进行加或减操作，通过加快PI模块的积分的速度以降低环路锁定时间。
本发明中，多相计数器采用新颖的带异步复位功能的TSPC寄存器构成，其寄存TDC量化结果。在经典TSPC寄存器结构中加入一个上拉PMOS和下拉NMOS晶体管，实现了带异步复位功能的寄存器。上拉PMOS和下拉NMOS的栅极接复位信号，当复位信号为高电平时，下拉NMOS使输出为“0”，输出与时钟信号和数据信号无关；当复位信号为低电平时，寄存器像TSPC结构一样工作。
本发明的有益效果在于：
本发明得到的门控游标型时间数字转换器分辨率高，测量范围大，采样速率不低于40MHz并且能够提高锁相环路的锁定速度，该转换器能应用于II型小数分频全数字锁相环中。
附图说明
图1为门控游标型时间数字转换器整体结构框图。
图2（a）传统Gated-Vernier TDC中相位比较器的结构（b）传统结构对上升沿的正确比较（c）输入信号下降沿对比较器输出结果的干扰。
图3为传统结构中tgating-delay对TDC工作状态的影响，其中（a）合适的tgating-delay使TDC能正常工作（b）不合适的tgating-delay使TDC无法正常工作。
图4为改进的相位比较器原理图。
图5为带异步复位功能的TSPC寄存器。
图6所示为当In1上升沿超前In2上升沿，比较器中关键节点和比较器输出端的仿真波形。
图7为环路锁定加速单元对锁相环锁定时间的影响。
图8所示为TDC的量化输出仿真结果。
具体实施方式
下面结合附图和实施例对本发明进一步详细说明。
本发明中的门控游标型时间数字转换器的主要性能指标推算如下：
①分辨率。用τ1和τ2分别代表快环振和慢环振中每级延时单元的延时值，粗量化模式的分辨率由τ1决定，细量化模式的分辨率由两种延时单元的延时差值Δtdelay决定。
②测量范围（Measurement Range）tMR。细量化模式下影响测量范围的主要因素有快环振的振荡周期TGRO，延时单元τ2，Δtdelay，参考时钟周期TREF，和PFD、DSSA、复位电路的延时值之和tsum，其计算公式为
本实施例中提出的时间数字转换器，是一种基于门控游标结构的时间数字转换器，其整体结构框图如图1所示。其包括相频检测器、模式判决器、量化单元、多相计数器、环路锁定加速单元和评估逻辑电路。
相频检测器检测REF和CKV信号的上升脉冲，输出START和STOP信号，两路输出信号的相位差绝对值与输入信号相等，且START的相位始终超前STOP，sign是PFD对两路输入信号的频率的比较结果。输出的START和STOP信号会进入模式判决器和量化单元中。
当两路输入REF信号和CKV信号各有一个上升沿到来时，TDC对它们的时间间隔进行一次量化，在量化过程（Dead Time）中，TDC不会接受外部输入。当REF和CKV的上升沿间隔接近一个时钟周期时，下一次到来的上升沿会被TDC忽略掉。
模式判决器由一位delay-line TDC和状态机组成，一位delay-line TDC的输入端接模式判决器的两路输入信号，输出端接两位状态机的第一输入端；两位状态机的第二输入端接参考时钟，两位状态机的输出端即为模式判决器的输出端。当连续两次检测到输入幅度小于或超出切换阈值时，mode发生从“0”到“1”或从“1”到“0”的翻转。
本发明中，量化单元包括一位自选择逐次逼近（DSSA）结构和游标门控环形振荡器（Vernier GRO），Vernier GRO包括一个相位比较器阵列、一个快速门控环形振荡器和一个慢速门控环形振荡器；其利用一位自选择逐次逼近（DSSA）结构和Vernier GRO实现两级量化，进一步提高了细量化模式的测量范围。一位DSSA进行第一级量化，并输出EN_S和EN_F信号，作为两个门控环形振荡器，即快环振和慢环振的振荡使能信号。
Mode逻辑值是“0”时为粗量化模式：EN_S使能后，慢环振开始振荡，GRO中每级延时单元的输出通过一个单脉冲发生电路作为多相计数器的计数时钟，每经过一个延时单元的延时间隔（GRO step）后，计数器的值加1，当EN_F使能后，RST信号变为高电平，使GRO停止振荡，结束一个量化周期。
Mode逻辑值是“1”时为细量化模式：EN_S上升沿到来后，慢环振开始振荡，每级延时单元的输出相位开始领先于快环振，EN_F上升沿到来后，快环振开始振荡，由于快环振的step略快于慢环振，其相位会逐渐接近并超越慢环振，当其相位超越慢环振时，相位比较器满足触发条件，复位信号有效，使GRO停止振荡并结束一个量化周期，细量化模式下多相计数器的计数时钟来自快环振的各级输出。
本发明中通过改进游标门控环形振荡器中相位比较器阵列的结构，提高了细量化模式下的测量范围，改善了分辨率、测量范围和采样速率三者之间的折衷关系。相位比较器的原理图如图4所示，其在输出节点前加入一个2输入与门；在输入端和节点S、R之间加入单脉冲发生电路。
具体的，上述相位比较器由两个单脉冲发生电路、一个SR锁存器和两个二输入与门和两个反相器组成；单脉冲发生电路分为第一单脉冲发生电路和第二单脉冲发生电路；其中：第一单脉冲发生电路，其输入端接相位比较器的第一输入信号，其输出端接SR锁存器的输入端S和第一反相器的输入端；第二单脉冲发生电路，其输入端接相位比较器的第二输入信号，其输出端接SR锁存器的输入端R和第二反相器的输入端；第一二输入与门电路，其第一输入端接第一反相器的输出端，第二输入端接锁存器的输出端Q；第二二输入与门电路，其第一输入端接第二反相器的输出端，第二输入端接SR锁存器的输出端QB；第一二输入与门的输出端即为相位比较器的输出端。
以上通过在输出节点前加入一个2输入与门解决了传统Gated-Vernier TDC（如图2（c）所示）中所述的问题：当In2和In1的上升沿到来时，节点S和R会分别出现脉宽相同的下降脉冲，如果In1上升沿滞后In2较大时，节点S的脉冲上升沿也会大幅度超前与节点R的脉冲上升沿，引起节点Q发生从“0”到“1”的翻转。本发明中，由于2输入与门的存在，节点A此时又为低电位，输出不会发生从“0”到“1”的翻转。同时在输入端和节点S、R之间加入单脉冲发生电路解决了传统结构中tgating-delay对TDC工作状态影响（图3）的问题：该相位比较器只对输入节点越过触发电位值做出反应，而与输入端的初始电平无关，也就是说即便发生了图3（b）中的情况，由于在新的量化周期刚开始时，节点R不会有新的下降脉冲出现，比较器也不会有错误的比较输出。
环路锁定加速单元由由两个门控时钟电路和两个三位二进制加法计数器组成；门控时钟分别为第一门控时钟电路和第二门控时钟电路；两个三位二进制加法计数器分别为第一计数器和第二计数器；其中：第一门控时钟电路中，其第一输入端接单元第一路输入信号，第二输入端接TDC复位信号，第三、四、五输入端分别接第一计数器的输出端；第二门控时钟电路中，其第一输入端接单元第二路输入信号，第二输入端接TDC复位信号，第三、四、五输入端分别接第二计数器的输出端；第一、二计数器的时钟输入端分别接第一、二门控时钟电路的输出端；两个计数器的输出端即为单元输出端。环路锁定加速单元的使能信号都是TDC的复位脉冲，计数时钟分别是REF和CKV。记录下被TDC忽略的输入信号上升脉冲的数目与种类（REF或CKV），评估逻辑电路会把记录值乘以相应比例系数后与TDC的量化输出进行加或减操作，通过加快PI模块的积分的速度显著降低了环路的锁定时间。
多相计数器中采用了一种新颖的带异步复位功能的TSPC寄存器，如图5所示，其通过在TSPC正沿触发寄存器结构中加入一个上拉PMOS晶体管和一个下拉NMOS晶体管获得；其包括第一PMOS晶体管、第二PMOS晶体管、上拉PMOS晶体管和下拉NMOS晶体管；TSPC正沿触发寄存器结构中从左至右栅极接时钟信号的晶体管分别为第一PMOS晶体管和第二PMOS晶体管；上拉PMOS晶体管的源极和衬底接电源，栅极接复位信号，漏极接第二PMOS晶体管的源极；下拉NMOS晶体管的源极和衬底接地，栅极接复位信号，漏极接第二PMOS晶体管的漏极。当复位信号为高电平时，M2导通，节点N被放电至低电平，节点QB被充电至高点平，输出Q为“0”，此时输出与时钟信号和数据信号无关。当复位信号为低电平时，M2被关断，M1导通，寄存器像TSPC结构一样工作。
评估逻辑主要完成以下功能：对多相计数器中各个计数器的值进行加操作；根据量化模式对加和值按比例处理；将两级量化结果合并；对TDC输出进行校准；最后再根据sign信号的逻辑值判断是否对结果进行补码变换。
本发明中，相频检测器可以检测两路输入信号的相位差，同时也能比较它们的频率高低。模式判决器使TDC能够在两种量化模式间自动切换，满足了锁相环应用的实际要求。在量化单元中加入一位DSSA结构，使细量化模式下的测量范围提高了一倍，达到了1.8ns。
以应用于Ⅱ型小数分频全数字锁相环中的门控游标型时间数字转换器为实例。设计电路如图1、图3、图4所示，采用TSMC0.13μm1P8M CMOS工艺。
使用Cadence Spectre对相位比较器进行仿真，图6所示为当In1上升沿超前In2上升沿，比较器中关键节点和比较器输出端的仿真波形，从图中可以看出，比较器被正确触发，该比较器的最小比较精度可以达到1ps。图7所示为环路锁定加速单元工作和不工作时，锁相环路在不同频率下的锁定时间对比，由图可见，环路锁定加速单元使环路的锁定时间显著降低，最大可降低80%。
图8所示为TDC的后仿真结果。TDC的输入参考时钟REF的频率fREF为40MHz，周期为25ns；输入CKV的频率fCKV为40.17MHz，周期为24ns。在第一个量化周期，REF和CKV的上升沿同时来到，输入信号幅度ΔT为0，随后每经过25ns，ΔT增大100ps。本发明设计中，TDC的分辨率由Δtdelay决定，Δtdelay是慢环振和快环振中延时单元的延时值之差，其值为7.6ps。在图8中，随着ΔT的线性增加，TDC的量化输出也线性增大（版图的失配会带来一定的非线性影响，使TDC输出并非理想地线性变化），在475ns，ΔT达到1.8ns，是TDC在细量化模式下的最大测量值，当ΔT进一步增大时，TDC会切换到粗量化模式。
参考文献
[1]Jianjun Yu,Fa Foster Dai,Richard C.Jaeger.A12-Bit Vernier RingTime-to-Digital Converter in0.13um CMOS Technology.IEEE Journal of Solid-State Circuits,2010,45(4):830-842。
[2]Hayun Chung,Hiroki Ishikuro,Tadahiro Kuroda.A10-Bit80-MS/sDecision-Select Successive Approximation TDC in65-nm CMOS.IEEE Journal ofSolid-State Circuits,2012,Page(s):1232-1241。
[3]Ping Lu,Antonio Liscidini,Pietro Andreani.A3.6mW,90nm CMOS Gated-Vernier Time-to-Digital Converter With an Equivalent Resolution of3.2ps.IEEEJournal of Solid-State Circuits2012,47(7):1626-163。

Claims (6)

1.一种高性能门控游标型时间数字转换器，其特征在于：包括相频检测器、模式判决器、量化单元、多相计数器、环路锁定加速单元和评估逻辑电路；其中：
相频检测器，用于检测两路输入信号的上升沿并比较它们的频率；
模式判决器，根据输入信号的幅度自动选择量化模式；
量化单元，包括一位自选择逐次逼近结构和游标门控环形振荡器，游标门控环形振荡器包括一个相位比较器阵列、一个快速门控环形振荡器和一个慢速门控环形振荡器；输入信号通过量化单元的一位自选择逐次逼近结构实现第一级量化，一位自选择逐次逼近结构输出EN_S和EN_F信号，作为两个门控环形振荡器即快速门控环形振荡器和慢速门控环形振荡器的振荡使能信号；游标门控环形振荡器根据时延单元的延时值或延时差值对输入信号进行第二级量化；
多相计数器，用来读取游标门控环形振荡器的量化结果；
环路锁定加速单元，用于记录出现在高性能门控游标型时间数字转换器复位过程中的输入信号上升沿的数目和类别；
评估逻辑电路，用于对多相计数器输出进行加和操作，其将两级量化结果合并，并根据相频检测器输出的频率比较结果对高性能门控游标型时间数字转换器的输出进行原补码的变换，最后再根据环路锁定加速单元的记录结果对TDC输出进行校准；其中：
相频检测器检测REF和CKV信号的上升脉冲，输出START和STOP信号，两路输出信号的相位差绝对值与输入信号相等，且START的相位始终超前STOP，sign是相频检测器对两路输入信号的频率的比较结果，输出的START和STOP信号进入模式判决器和量化单元中；
游标门控环形振荡器中的相位比较器阵列由两个单脉冲发生电路、一个SR锁存器和两个二输入与门和两个反相器组成；所述单脉冲发生电路分为第一单脉冲发生电路和第二单脉冲发生电路；其中：所述第一单脉冲发生电路的输入端接相位比较器的第一输入信号，输出端接SR锁存器的输入端S和第一反相器的输入端；所述第二单脉冲发生电路的输入端接相位比较器的第二输入信号，输出端接SR锁存器的输入端R和第二反相器的输入端；所述第一二输入与门电路的第一输入端接第一反相器的输出端，第二输入端接锁存器的输出端Q；所述第二二输入与门电路的第一输入端接第二反相器的输出端，第二输入端接SR锁存器的输出端QB；第一二输入与门的输出端即为相位比较器的输出端。
2.根据权利要求1所述的高性能门控游标型时间数字转换器，其特征在于：所述模式判决器由一位delay-line TDC和两位状态机组成；所述一位delay-line TDC的输入端接模式判决器的两路输入信号，输出端接两位状态机的第一输入端；两位状态机的第二输入端接参考时钟，两位状态机的输出端即为模式判决器的输出端。
3.根据权利要求1所述的高性能门控游标型时间数字转换器，其特征在于：所述量化单元由mode的逻辑值决定量化时是粗量化或者细量化。
4.根据权利要求1所述的高性能门控游标型时间数字转换器，其特征在于：多相计数器由带异步复位功能的TSPC寄存器构成。
5.根据权利要求4所述的高性能门控游标型时间数字转换器，其特征在于：所述带异步复位功能的TSPC寄存器通过在TSPC正沿触发寄存器结构中加入一个上拉PMOS晶体管和一个下拉NMOS晶体管获得；其包括第一PMOS晶体管、第二PMOS晶体管、上拉PMOS晶体管和下拉NMOS晶体管；所述TSPC正沿触发寄存器结构中从左至右栅极接时钟信号的晶体管分别为第一PMOS晶体管和第二PMOS晶体管；
所述上拉PMOS晶体管的源极和衬底接电源，栅极接复位信号，漏极接第二PMOS晶体管的源极；所述下拉NMOS晶体管的源极和衬底接地，栅极接复位信号，漏极接第二PMOS晶体管的漏极。
6.根据权利要求1所述的高性能门控游标型时间数字转换器，其特征在于：环路锁定加速单元由两个门控时钟电路和两个三位二进制加法计数器组成；所述门控时钟分别为第一门控时钟电路和第二门控时钟电路；所述两个三位二进制加法计数器分别为第一计数器和第二计数器；其中：
所述第一门控时钟电路中，其第一输入端接单元第一路输入信号，第二输入端接高性能门控游标型时间数字转换器复位信号，第三、四、五输入端分别接第一计数器的输出端；所述第二门控时钟电路中，其第一输入端接单元第二路输入信号，第二输入端接高性能门控游标型时间数字转换器复位信号，第三、四、五输入端分别接第二计数器的输出端；第一、二计数器的时钟输入端分别接第一、二门控时钟电路的输出端；两个计数器的输出端即为单元输出端。
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