CN101303887B - 存储器装置的数据输出的精确对准及占空比控制 - Google Patents

存储器装置的数据输出的精确对准及占空比控制 Download PDF

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Abstract

一种延迟锁定回路电路，使用上升沿延迟锁定回路以使输出数据的上升沿与系统时钟对准，且使用下降沿延迟锁定回路以对准输出数据的下降沿。延迟锁定回路电路不使用输入时钟的下降沿来为下降沿延迟锁定回路提供参考。延迟锁定回路电路使用第一时钟信号(输入时钟的缓冲版本)的上升沿以对准输出数据的上升沿。另一延迟锁定回路用以产生延迟第一时钟信号的正好二分之一周期的精确第二时钟信号以对准输出数据的下降沿。输入时钟或输入时钟缓冲器的占空比的任何变化不影响输出数据的占空比。

Description

存储器装置的数据输出的精确对准及占空比控制
技术领域
本发明涉及一种集成电路存储器(integrated circuit memory)，且更特定地说，是涉及使双数据速率(Double Data Rate，DDR)集成电路存储器中的数据信号的上升沿(rising edge)与下降沿(falling edge)对准的电路。
背景技术
在DDR存储器的频率继续增加时，因为数据必须由时钟的两边沿来取得(captured)，所以使输出数据的上升沿以及下降沿与系统时钟的上升沿以及下降沿的精确对准已变得非常重要。延迟锁定回路(Delay Locked Loops，DLLs)已用以调整输出数据的时序以使得其与系统时钟对准。直至最近，仅已藉由DLL使数据的上升沿与系统时钟的上升沿对准。电路技术已用以将输出数据的占空比(duty cycle)维持在50％以使得数据的下降沿将与50％占空比系统时钟的下降沿对准。图1展示用于最近DDR存储器装置中的典型电压控制的DLL。
图1的电压控制的DLL 100包括输入时钟缓冲器(input clock buffer)102、相位检测器(phase detector)104、可变延迟线106、控制电压产生器108、复本固定延迟线(replica fixed delay line)110以及输出数据路径区块112。
参看图1，可见当锁定DLL时，处于相位检测器104的输入处的信号DLLCLK以及SYNC同相，此意谓：
tvar＝ntck-tfix，其中，tck为时钟周期。
外部时钟ExCLK与数据输出之间的延迟为：
tbuf+tvar+tout＝tbuf+(ntck-tfix)+tout。
若tfix＝tbuf+tout，则ExCLC与数据输出之间的延迟为ntck，且输出数据将与外部时钟精确对准。除非时钟缓冲器的正确复本以及数据输出路径用以实施固定的延迟，否则很难在所有条件下使tfix与tbuf+tout精确地匹配。另外，因为仅SYNC的上升沿与DLLCLK对准，所以由时钟缓冲器、可变延迟以及输出路径引入的任何占空比失真(duty cycle distortion)将导致下降沿数据不合需要地未与系统时钟的下降沿对准。
对于双数据速率输出而言，数据输出于系统时钟的上升沿以及下降沿上。在以下论述中，术语“上升沿”数据意指输出于系统时钟的上升沿上的数据。术语“下降沿”数据意指输出于系统时钟的下降沿上的数据。
图2为解决图1的DLL的多数限制的现有技术DLL(美国专利第7,028,208B2号)。DLL 200包括输入缓冲器202以及204、粗略延迟线/相位检测区块206、转换器208、精细延迟线/相位检测区块210以及212、转换器214以及216、时钟驱动器218、I/O模型220、数据锁存器222以及数据驱动器224。
图2的电路200具有甚至在时钟信号并不正好为50％占空比的情况下，使输出数据的上升沿以及下降沿与系统时钟信号精确地对准的目标。若时钟正好为50％占空比，则意图具有亦为50％占空比的输出。
然而，图2的电路200具有两个主要限制。
首先，两个RX缓冲器202以及204必须产生参考时钟CLKIN-以及CLKIN+而不引入关于输入时钟的任何占空比失真，因为此等参考时钟的输出是经由精细DL/PD电路做有效对准时的参考。因为两个独立缓冲器202以及204为产生此等参考所必需且其对应于互补输入时钟信号，所以占空比失真必然将与各参考信号彼此相关地引入至此等参考信号中。此失真将显现于输出信号中。若使用单端输入时钟信号且其上升沿以及下降沿为参考信号的源，则输入仍将必须受缓冲且将再次引入失真。
其次，“I/O模型”220的输出(其为反馈信号)经转换为上升沿信号(CLKFB+)以及下降沿信号(CLKFB-)。若CLKIN+以及CLKIN-为输入时钟的占空比的完美表示，但CLKFB+与CLKFB-的上升沿之间的时间并未精确地追踪I/O模型220的输出的高位准时间(high time)，则将引入不存在于输出路径中的反馈信号中的占空比失真。DLL 200将移除反馈信号中的失真，但这样将使失真有效地引入至数据输出信号中。电路区块、“转换器”216必然将引入占空比失真。
因此，需要一种能够有效地使DDR存储器中的数据信号的上升沿以及下降沿对准，且不会引入不良占空比失真的DLL电路。
发明内容
根据本发明，DLL电路使用上升沿DLL以使输出数据的上升沿与系统时钟对准，且使用下降沿DLL以使输出数据的下降沿与系统时钟的下降沿对准。然而，本发明的DLL电路不使用输入时钟的下降沿来为下降沿DLL提供参考。本发明的电路使用第一时钟信号(输入时钟的缓冲版本)的上升沿以对准输出数据的上升沿。另一DLL用以产生延迟了第一时钟信号的正好二分之一周期的精确的第二时钟信号以对准输出数据的下降沿。因此，输入时钟或输入缓冲器的占空比中的任何变化不影响输出数据的占空比。
藉由参考各结合附图所呈现的较佳实施例的下列描述，本发明的上述以及其它特征以及目标以及实现其的方式将变得显而易见且本发明自身将被较佳地理解。
附图说明
图1为现有技术DLL电路的示意图。
图2为包括使数据信号的上升沿以及下降沿对准的电路的现有技术DLL电路的示意图。
图3为根据本发明的包括使数据信号的上升沿以及下降沿对准的电路的DLL电路的示意图。
图4为根据本发明的用以产生正好50％占空比参考的另一DLL电路的示意图。
图5(a)为展示根据本发明的在DLL锁定前的各种时序信号的时序图。
图5(b)为展示根据本发明的在DLL锁定后的图5(a)的相同时序信号的时序图。
附图符号说明
100：电压控制的延迟锁定回路(DLL)
102：输入时钟缓冲器
104：相位检测器
106：可变延迟线
108：控制电压产生器
110：复本固定延迟线
112：输出数据路径区块
200：延迟锁定回路(DLL)
202：输入缓冲器
204：输入缓冲器
206：粗略延迟线/相位检测区块
208：转换器
210：精细延迟线/相位检测区块
212：精细延迟线/相位检测区块
214：转换器
216：转换器
218：时钟驱动器
220：I/O模型
222：数据锁存器
224：数据驱动器
300：占空比校正电路
302：时钟缓冲器
304：上升沿相位检测器
306：下降沿相位检测器
308：下降沿控制多路复用器
310：上升可变延迟线
312：控制电压产生器
314：控制电压产生器
316：下降可变延迟线
318：边沿触发锁存器
320：输出数据路径
322：时钟缓冲器
324：输出数据路径
400：精确的参考产生电路、参考产生器、另一电压控制的延迟DLL
402：控制电压产生器
404：相位检测器
406A：级延迟
406B：级延迟
406C：级延迟
406D：级延迟
CLKFB-：下降沿信号
CLKFB+：上升沿信号
CLKIN-：参考时钟
CLKIN+：参考时钟
CLOCK1：参考时钟/信号
CLOCK1B：反相时钟
CLOCK2：信号
CLOCK3：数据输出时钟
CLOCK4：信号
DLLCLK：信号
MID：信号
RESET：信号
Rising_Locked：信号
SET：信号
SYNC：信号。
具体实施方式
图3为占空比校正电路300的方块图，且图4为根据本发明的实施例的精确的参考产生电路400的方块图。
电路300包括时钟缓冲器302、上升沿相位检测器304、下降沿相位检测器306、下降沿控制多路复用器308、上升可变延迟线310、控制电压产生器312、控制电压产生器314、下降可变延迟线316、边沿触发锁存器318、输出数据路径320、时钟缓冲器322以及输出数据路径324。下文进一步详细描述此等电路元件、其功能以及相互作用。
关于图3中所示的占空比校正电路300，在占空比校正电路中存在两个电压控制的可变延迟线路径，所述延迟线路径具有经由两个延迟锁定回路而独立控制的延迟。一延迟线接收第一时钟信号(Clock1)作为其输入(“上升沿延迟线”)，且另一延迟线(“下降沿延迟线”)接收该第一时钟信号的反相版本作为其输入(Clock1B)。边沿触发锁存器318产生数据输出时钟(第三时钟信号Clock3)。数据输出时钟(第三时钟信号Clock3)的上升沿由Clock1的延迟版本的上升沿来确定(“Set”)，且数据输出时钟(第三时钟信号Clock3)的下降沿由反相时钟Clock1B的延迟版本的上升沿来确定(“Reset”)。因此，可藉由经由两可变延迟线以调整延迟来独立地调整数据输出时钟(第三时钟信号Clock3)的上升沿以及下降沿。因为仅利用两延迟线的输出的上升沿，所以由下降沿路径中的反相器、可变延迟线或锁存器引入的任何占空比失真都无意义。
上升沿相位检测器304比较其两个输入的上升沿的相位，且下降沿相位检测器306比较其两个输入的下降沿的相位。如下文可见，Clock1的上升沿与Clock2的下降沿以输入时钟的正好二分之一的时钟周期而相分离。Clock4的占空比将因此为正好50％，因为其上升沿以及下降沿与分离正好二分之一的时钟周期的信号对准。数据输出占空比将为正好50％，且在反馈复本准确地表示输入缓冲器以及输出数据路径的范围内该数据输出占空比与系统时钟对准。
以最小可能的延迟初始化两延迟线，且甚至在相位检测器指出延迟应减少直至相位检测器作出延迟应增加的第一指示的情况下，延迟被迫增加。自此观点上，基于相位检测器的指示来调整延迟。此方法的益处记录于现有技术的美国专利第7,071,745号中，所述案件以引用的方式并入本文中。重要的是确保相位检测器304、306两者皆不发出用以减少个别延迟线的延迟的过早的指示，因为此情形最初为不可能的。美国专利第7,071,745号论述可如何在上升沿的状况下完成此情形。在下降沿的状况下、“下降沿控制多路复用器”308迫使下降沿路径延迟由上升沿相位检测器来控制直至检测到锁定的上升沿条件为止，且自上升沿相位检测器304输出信号“Rising_Locked”。此时，“下降沿控制多路复用器”308切换，且下降沿相位检测器控制下降沿路径。信号“Rising_Locked”的发生是在减少延迟指示之后又有一或多个增加延迟的指示，或在由内部定时器设定的固定时段内皆不发生上述两个指示。
根据本发明，如图4中所示，另一电压控制的延迟DLL 400用以产生正好50％的占空比参考。电路400包括一控制电压产生器402、相位检测器404以及级延迟(stage delay)级406A、406B、406C以及406D。下文进一步详细描述此等电路元件、其功能以及相互作用。
第一时钟信号Clock1为与图3中所示的第一时钟信号Clock1相同的信号且不必具有精确的占空比。为说明起见，展示四级电压控制的延迟线406A-406D。可使用任何偶数个延迟级，其中，在中点处获得信号“Mid”。延迟线的延迟以其最小可能的延迟来初始化，且Clock1与反馈信号之间的延迟必须小于占空比已调整的一个时钟周期的信号。经由延迟线的延迟必须仅在最初增加。藉由“延迟级”的设计且藉由适当选择延迟线中的级数来简单地达成上述的第一要求。美国专利第7,071,745号描述迫使延迟仅在最初才增加的方法。
根据本发明，图4的参考产生器提供了一个DLL锁定条件有着一个第一时钟信号Clock1与反馈信号的上升沿之间的延迟等于一个单一周期的Clock1(Tck)。因此，当DLL锁定时，自Clock1的上升沿至反馈信号的上升沿的延迟将正好是Tck。
若图4中的参考产生器400的每一级的延迟在DLL锁定时为DELTA且反相器的延迟为INV，则自Clock1的上升沿至Clock2的下降沿的延迟为：
Delay(Clock2)＝2*DELTA+INV
因为Clock1与反馈信号之间的延迟为Clock1的一个时钟周期(Tck)，所以DELTA＝(Tck-2*INV)/4，且Clock2的下降沿的延迟变成：
Delay(Clock2)＝2*(Tck-2*INV)/4+INV或：
Delay(Clock2)＝Tck/2。
如上文所述，只要初始延迟小于Tck，任何偶数个延迟级406A-406D都可用于延迟线中。
再次参看图3，藉由将Clock1用作上升沿参考且将来自图4的参考产生器的Clock2用作下降沿参考，第四时钟信号Clock4将在DLL的上升沿以及下降沿锁定时具有正好50％占空比。就复本时钟缓冲器以及输出路径反映真实的时钟缓冲器以及输出路径的程度而言，该输出将具有50％占空比，且将与系统时钟对准。
图5说明在DLLs锁定之前以及之后图3中指定的各种信号的相位关系。图5(a)展示在三个DLLs中的任一者已经由个别延迟线中的任一者对延迟进行任何调整前，在供电状态下的相位关系。所展示的相位关系以及占空比为任意的且已被选择过仅为达成说明的目的。图5(b)展示在已锁定的所有三个DLLs后的相位关系。下文描述达到图5(b)中所示的条件的过程。
如图5(b)中所说明，在图4中所示的DLL已锁定后，Clock2的下降沿被延迟距Clock1的上升沿正好二分之一Tck。
已调整该经由图3的延迟线310的延迟，且信号Set已建立Clock3的上升沿的时序。已调整Clock3的上升沿的时序以使得在经过“复本延迟”后，如图5(b)中所示，Clock4的上升沿可与Clock1的上升沿精确对准。
已调整该经由图3的延迟线316的延迟，且信号Reset已建立Clock3的下降沿的时序。已调整Clock3的下降沿的时序以使得在经过“复本延迟”后，如图5(b)中所示，Clock4的下降沿可与Clock2的下降沿精确对准。
尽管上文已结合特定电路设计以及操作方法来描述本发明的原理，但应清楚地了解以上描述仅藉由实例来进行且并不作为对本发明的范畴的限制。特定言之，应认识到以上揭露内容的教示将向熟习相关技术者建议其它修改。此等修改可包括本身已知且可作为本文中已描述的特征的替代或补充而使用的其它特征。尽管申请专利范围已在本申请案中阐明特征的特定组合，但应了解本文揭露的内容的范畴亦包括任何新颖特征或明确或隐含揭露的特征的任何新颖组合或将对熟习相关技术者显而易见的任何概括或修改，而不管此范畴是否关于在任何申请专利范围中目前主张的相同创作且不管其是否减轻本发明所面临的相同技术问题的任一者或全部。申请者藉此保留权利以阐明在实行本申请案期间对此等特征及/或此等特征的组合的新申请专利范围或对自本发明衍生的任何其它申请案的新申请专利范围。

Claims (18)

1.一种用于确保双数据速率存储器的输出数据信号的50％占空比的三延迟锁定回路电路，包括：
第一时钟信号；
第一延迟锁定回路，包括第一电压控制的延迟线、第一相位检测器以及第一反馈信号以用于自所述第一时钟信号产生的第二时钟信号，其中所述第二时钟信号的下降沿比所述第一时钟信号的上升沿晚二分之一时钟周期；
第二延迟锁定回路，包括第二电压控制的延迟线以及第二相位检测器以用于调整所述双数据速率存储器的输出数据信号的第一转变，其中将所述第一时钟信号输入所述第二延迟锁定回路；
第三延迟锁定回路，包括第三电压控制的延迟线以及第三相位检测器以用于调整所述双数据速率输出数据信号的第二转变，其中将所述第二时钟信号输入所述第三延迟锁定回路；
第三时钟信号，具有分别由所述第二电压控制的延迟线和所述第三电压控制的延迟线输出的上升沿产生的上升沿以及下降沿，以启用所述双数据速率存储器的输出数据信号；以及
第四时钟信号，藉由使所述第三时钟信号延迟一固定延迟且将其反馈以作为所述第二延迟锁定回路的所述第二相位检测器的输入以及所述第三延迟锁定回路的所述第三相位检测器的输入而产生，其中所述固定延迟为时钟输入缓冲器的复本以及所述双数据速率存储器的输出数据路径的复本。
2.如权利要求1所述的三延迟锁定回路电路，其中，以独立于所述第一相位检测器、所述第二相位检测器以及所述第三相位检测器的各个输入的相位的方式迫使经由所述第一电压控制的延迟线、所述第二电压控制的延迟线以及所述第三电压控制的延迟线的所述延迟增加，直至各个相位检测器的输出指出所述延迟需要增加为止。
3.如权利要求1所述的三延迟锁定回路电路，其中，所述第二相位检测器以及所述第三相位检测器的输出经多路传输以提供控制信号，用以控制所述第三电压控制的延迟线的所述延迟。
4.如权利要求3所述的三延迟锁定回路电路，其中，用以控制所述第三电压控制的延迟线的所述延迟的信号由所述第二相位检测器的一指出所述第一时钟信号以及所述第四时钟信号的所述上升沿经锁定还是未经锁定的输出来选择。
5.如权利要求4所述的三延迟锁定回路电路，其中，所述第一时钟信号以及所述第四时钟信号的所述上升沿已经锁定的指示是由来自所述第二相位检测器的输出序列来指示，所述输出序列首先指示增加延迟的需要且随后指示减少延迟的需要，或者以上两个指示皆不在预设的时段内发生。
6.如权利要求1所述的三延迟锁定回路电路，其中，所述第三时钟信号由边沿触发锁存器产生。
7.如权利要求1所述的三延迟锁定回路电路，其中，在初始延迟小于所述第一时钟信号的一个周期的情况下，所述第一电压控制的延迟线包括偶数个延迟级。
8.如权利要求1所述的三延迟锁定回路电路，其中，自所述第一时钟信号至所述第一反馈信号的初始延迟小于所述第一时钟信号的一个周期。
9.如权利要求1所述的三延迟锁定回路电路，其中，在所述第一延迟锁定回路被锁定时，自所述第一时钟信号至所述第一反馈信号的所述延迟等于所述第一时钟信号的所述周期。
10.一种用于确保双数据速率存储器的输出数据信号的50％占空比的三延迟锁定回路电路，包括：
第一时钟信号；
第一延迟锁定回路，其用于自所述第一时钟信号产生第二时钟信号，其中所述第二时钟信号的下降沿比所述第一时钟信号的上升沿晚二分之一时钟周期；
第二延迟锁定回路，其用于调整所述双数据速率存储器的输出数据信号的第一转变，其中将所述第一时钟信号输入所述第二延迟锁定回路；
第三延迟锁定回路，其用于调整所述双数据速率存储器的输出数据信号的第二转变，其中将所述第二时钟信号输入所述第三延迟锁定回路；
第三时钟信号，其具有分别由所述第二延迟锁定回路的第二电压控制的延迟线和所述第三延迟锁定回路的第三电压控制的延迟线输出的上升沿产生的上升沿以及下降沿，以启用所述双数据速率存储器的输出数据信号；以及
第四时钟信号，其藉由使所述第三时钟信号延迟一固定延迟且将其反馈以作为所述第二延迟锁定回路的第二相位检测器的输入以及所述第三延迟锁定回路的第三相位检测器的输入而产生，其中所述固定延迟为时钟输入缓冲器的复本以及所述双数据速率存储器的输出数据路径的复本。
11.如权利要求10所述的三延迟锁定回路电路，其中，所述第一延迟锁定回路包括第一电压控制的延迟线、第一相位检测器以及第一反馈信号。
12.如权利要求10所述的三延迟锁定回路电路，其中，所述第二延迟锁定回路包括第二电压控制的延迟线以及第二相位检测器。
13.如权利要求10所述的三延迟锁定回路电路，其中，所述第三延迟锁定回路包括第三电压控制的延迟线以及第三相位检测器。
14.一种延迟锁定回路电路，包括：
第一时钟信号；
第一延迟锁定回路，其用于自所述第一时钟信号产生第二时钟信号，其中所述第二时钟信号的下降沿比所述第一时钟信号的上升沿晚二分之一时钟周期；
第二延迟锁定回路，其用于调整输出数据信号的第一转变，其中将所述第一时钟信号输入所述第二延迟锁定回路；
第三延迟锁定回路，其用于调整所述输出数据信号的第二转变，其中将所述第二时钟信号输入所述第三延迟锁定回路；
第三时钟信号，其具有分别由所述第二延迟锁定回路的第二电压控制的延迟线和所述第三延迟锁定回路的第三电压控制的延迟线输出的上升沿产生的上升沿以及下降沿，以启用所述输出数据信号；以及
第四时钟信号，其藉由使所述第三时钟信号延迟一固定延迟且将其反馈以作为所述第二延迟锁定回路的第二相位检测器的输入以及所述第三延迟锁定回路的第三相位检测器的输入而产生，其中所述固定延迟为时钟输入缓冲器的复本以及双数据速率存储器的输出数据路径的复本。
15.如权利要求14所述的延迟锁定回路电路，其中，所述第一延迟锁定回路包括第一电压控制的延迟线以及第一相位检测器。
16.如权利要求14所述的延迟锁定回路电路，其中，所述第二延迟锁定回路包括第二电压控制的延迟线以及第二相位检测器。
17.如权利要求14所述的延迟锁定回路电路，其中，所述第三延迟锁定回路包括第三电压控制的延迟线以及第三相位检测器。
18.如权利要求14所述的延迟锁定回路电路，其中，所述第三时钟信号由边沿触发锁存器产生。
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