DE10120764A1

DE10120764A1 - Schaltung zum Synchronisieren von Signalen beim Informationsaustausch zwischen Schaltkreisen

Info

Publication number: DE10120764A1
Application number: DE10120764A
Authority: DE
Inventors: Reidar Stief; Markus Rohleder
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2001-04-27
Filing date: 2001-04-27
Publication date: 2002-11-07
Anticipated expiration: 2021-04-28
Also published as: US20020158677A1; US6774688B2; DE10120764B4

Abstract

Die Erfindung betrifft eine Schaltung zum Synchronisieren von Signalen beim Informationsaustausch zwischen Schaltkreisen, insbesondere zwischen Computer-Chips, eines Systems von Schaltkreisen, mit einem DLL(Delay Locked Loop)-Schaltkreis zum Synchronisieren des internen Takts zwischen einem jeweiligen Schaltkreis und dem externen Takt des Schaltkreis-Systems nach Maßgabe der Phasendifferenz zwischen diesen beiden Takten in Abhängigkeit von Phasenänderungen der Signale, wobei die Ansprechempfindlichkeit des DLL-Schaltkreises durch einen Filter (10) festgelegt ist, der eine erneute Synchronisation erst nach Eintreffen einer Mehrzahl von Phasenänderungs-Ereignissen freigibt. Erfindungsgemäß ist vorgesehen, dass der Filter (10) zur Einstellung der Ansprechempfindlichkeit des DLL-Schaltkreises veränderbar ausgelegt ist.

Description

Die Erfindung betrifft eine Schaltung zum Synchronisieren von Signalen beim Informationsaustausch zwischen Schaltkreisen, insbesondere zwischen Computer-Chips, eines Systems von Schaltkreisen, mit einem DLL(Delay Locked Loop)-Schaltkreis zum Synchronisieren des internen Takts zwischen einem jewei ligen Schaltkreis und dem externen Takt des Schaltkreis- Systems nach Maßgabe der Phasendifferenz zwischen diesen bei den Takten in Abhängigkeit von Phasenänderungen der Signale, wobei die Ansprechempfindlichkeit des DLL-Schaltkreises durch einen Filter festgelegt ist, der eine erneute Synchronisation erst nach Eintreffen einer Mehrzahl von Phasenänderungs- Ereignissen freigibt.

Computer-Chips werden mit immer schnelleren Taktfrequenzen betrieben. Der Informationsaustausch zwischen den Computer- Chips erfolgt mit Signalen, die festgelegte Zeitvorgaben (Timing-Spezifikationen) einhalten müssen. Die dabei zur Ver fügung stehenden Zeitreserven (Timing Margins) nehmen bei zu nehmend schnelleren Taktfrequenzen ab. Die im Rahmen des In formationsaustauschs zwischen den Computer-Chips übertragenen Signale müssen daher mit zunehmend schnelleren Taktfrequenzen immer genauer in bezug aufeinander synchronisiert werden.

Die Aufgabe der angesprochenen Synchronisation übernimmt ein auf dem jeweiligen Computer-Chip implementierter Delay- Locked-Loop-Schaltkreis (im folgenden kurz als DLL-Schalt kreis bezeichnet). Der DLL-Schaltkreis synchronisiert den Computer-Chip-internen Takt mit dem Takt des Schaltkreis Systems bzw. des Systems von Computer-Chips. Der DLL-Schalt kreis umfasst hierzu einen Phasendetektor, der die Phasen differenz zwischen dem internen Takt des Computer-Chips und dem externen Takt des Gesamtsystems bestimmt. Ferner umfasst der DLL-Schaltkreis variable Verzögerungsglieder (im folgen den auch als VCDL bezeichnet), die je nach Bedarf zu- bzw. abgeschaltet werden.

Damit der DLL-Schaltkreis nicht bei jeder Phasenänderung, welche prinzipiell in jedem Taktzyklus auftreten kann, Ver zögerungsglieder zu- oder abschaltet, ist im DLL-Schaltkreis ein Filter vorgesehen. Funktion dieses Filters ist, erst nach mehrmaligem Eintreffen eines Eingangssignals ein Ausgangs signal zu treiben und damit erst nach einer bestimmten Anzahl von Taktzyklen die Synchronisation durch den DLL-Schaltkreis auszulösen. Der Filter ist in der Regel auf Grundlage mehrerer Zähler implementiert und er bestimmt, wie vorstehend angesprochen, die Empfindlichkeit des DLL-Schaltkreises auf Phasenänderungen. Die Anzahl der Zähler im Filter hängt vom speziellen Computer-Chip und dem Gesamtsystem von Computer- Chips ab und bildet bislang eine invariable Größe.

Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Synchronisationsschaltung der eingangs genannten Art zu schaffen, deren Empfindlichkeit auf Phasenänderungen ein stellbar ist.

Gelöst wird diese Aufgabe durch die Merkmale des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den Unter ansprüchen angegeben.

Demnach ist erfindungsgemäß der im DLL-Schaltkreis enthaltene Filter im Gegensatz zum Stand der Technik, der eine feste Filterkonfiguration vorsieht, veränderbar ausgelegt. Je nach Ausbildung des Filters kommen unterschiedliche Maßnahmen zur Veränderung der Filtercharakteristiken in Betracht. Für den Fall, dass der Filter mehrere Zähler zur Erzeugung eines Syn chronisationsfreigabesignals umfasst, ist erfindungsgemäß ein Logikschaltkreis zum Aktivieren/Deaktivieren der Zähler vor gesehen.

Eine wesentliche Rolle spielt die erfindungsgemäße Einstel lung der Empfindlichkeit des DLL-Schaltkreises auf Phasen änderungen von Eingangssignalen im Vorfeld der Freigabe von Computer-Chips bzw. allgemein von Schaltkreisen, die eine Synchronisation erfordern, um die Synchronisation vor dem Regelbetrieb mit festgelegter Ansprechempfindlichkeit gezielt auf die benötigte Ansprechempfindlichkeit einzustellen. So bald diese Einstellung erfolgt ist, kann der Logikschaltkreis zum Einstellen der Ansprechempfindlichkeit des DLL-Schalt kreises, gegebenenfalls über Fuses außer Kraft gesetzt wer den.

Neben dem hauptsächlichen Vorteil, demnach die Synchronisa tion zwischen Computer-Chips eines Systems von Computer-Chips im Vorfeld des Regelbetriebs erfindungsgemäß optimal einge stellt werden kann, ergibt sich der weitere Vorteil einer Reduzierung der Verriegelungszeit bzw. Lockzeit des DLL- Schaltkreises, d. h. einer Reduzierung der Dauer bis zur Einphasung des DLL-Schaltkreises. Ferner wird durch die Er findung eine Regulierung des DLL-Stromverbrauchs erzielt, der maßgeblich durch die Anzahl der Zeitverzögerungsänderungen pro Zeiteinheit bestimmt ist und aufgrund der erfindungsgemäß nur teilweise aktivierten Filterbestandteile geringer ist als im Fall eines konstanten Betriebs sämtlicher Filterbestand teile. Schließlich gewährleistet die erfindungsgemäß aus gestaltete Synchronisationsschaltung eine Optimierung der Regelgeschwindigkeit des Gesamtsystem aus Schaltkreisen bzw. Computer-Chips.

Beim Aufbau des Filters aus mehreren Zählern lässt sich deren Aktivierung/Deaktivierung zur Änderung der Filtercharak teristik ohne großen Aufwand über ein Transfergatter erz ielen, das dem jeweiligen Zähler des Filters vorgeschaltet ist. Dieses Transfergatter kann in unterschiedlicher Weise ausgelegt sein. Bevorzugt ist es dazu ausgelegt, einen be stimmten Zähler oder eine Gruppe von Zählern ein- /auszuschalten, während die übrigen Zähler bzw. der übrige Zähler eingeschaltet bleiben bzw. bleibt. Implementiert wer den kann das Transfergatter in kostengünstiger Weise über eine n-/p-FET-Kombination.

Nachfolgend wird die Erfindung anhand der Zeichnung beispiel haft näher erläutert; in dieser zeigen:

Fig. 1 schematisch den grundsätzlichen Aufbau eines DLL- Schaltkreises,

Fig. 2 schematisch eine Ausführungsform des erfindungs gemäß veränderbaren Filters des DLL-Schaltkreises von Fig. 1,

Fig. 3 eine weitere Ausführungsform des erfindungsgemäß veränderbaren Filters des DLL-Schaltkreises von Fig. 1, und

Fig. 4 eine Ausführungsform eines Transfergatters zum ge zielten Ein-/Ausschalten von Zählern des Filters von Fig. 2 bzw. Fig. 3.

Fig. 1 zeigt schematisch den allgemeinen Aufbau eines DLL- Schaltkreises zur Synchronisation von Signalen beim Informa tionsaustausch zwischen Schaltkreisen. Der DLL-Schaltkreis dient im einzelnen zur Synchronisation des internen Takts zwischen einem jeweiligen Schaltkreis, beispielsweise einem Computer-Chip und dem externen Takt des System aus den mehreren Schaltkreisen bzw. Computer-Chips nach Maßgabe der Phasendifferenz zwischen diesen beiden Takten abhängig von Phasenänderungen der synchronisierten Signale. Zu diesem Zweck umfasst der DLL-Schaltkreis neben einem ersten unver änderlichen Verzögerungsglied T_I am Eingang des Schaltkreises und einem unveränderlichen Verzögerungsglied T₀ am Ausgang des Schaltkreises zwischen diesen beiden unveränderlichen Verzögerungsgliedern T_I, T₀ variable Verzögerungsglieder, die mit VCDL bezeichnet sind.

Die Ansprechempfindlichkeit des DLL-Schaltkreises wird durch einen Filter 10 festgelegt, dessen Ausgangssignal die Ver zögerungsglieder VCDL beaufschlagt und der eingangsseitig von einem Phasendetektor PD beaufschlagt ist. Der Phasendetektor PD seinerseits ist eingangsseitig vom Ausgang des unveränder lichen Verzögerungsglieds T_I und andererseits über ein wei teres Verzögerungsglied dT von den Verzögerungsgliedern VCDL beaufschlagt.

Die Funktion des Filters 10 besteht darin, erst nach einem festgelegten mehrmaligen Eintreffen eines Eingangssignals ein Ausgangssignal zu treiben und damit die Ansprechempfindlich keit des DLL-Schaltkreises zu bestimmen.

Üblicherweise wird der Filter 10 mit mehreren Zählern reali siert, die in Serie geschaltet und von dem Ausgangssignal des Phasendetektors PD durchlaufen werden. Eine derartige Imple mentierung des Zählers 10, jedoch mit erfindungsgemäß variabler Auslegung der Filtercharakteristik des Filters 10 ist in Fig. 2 gezeigt. Demnach umfasst der Filter 10 vier Zähler 11, 12, 13 und 14. Die Zähler 11 bis 14 sind in Reihe zwischen den Eingang und den Ausgang des Filters 10 geschal tet. Insofern entspricht der Aufbau des Filters 10 dem Auf bau bisheriger Filter in DLL-Schaltkreisen. Abweichend hier von ist erfindungsgemäß vorgesehen, in einem Testmodus, der der Einstellung der Ansprechempfindlichkeit des DLL-Schalt kreises dient, gezielt einen oder mehreren der Zähler 11 bis 14 ein- bzw. auszuschalten, um die Synchronisation, den Regelbetrieb mit festgelegter Ansprechempfindlichkeit der Schaltung zu optimieren.

Bei der in Fig. 2 gezeigten Ausführungsform des Filters 10 ist ein Logikschaltkreis vorgesehen, der das gezielte Ein- /Ausschalten der Zähler 11 bis 14 übernimmt. Dieser Logik schaltkreis umfasst eine erste Logikeinheit 15, die durch ein Testmodussignal TM steuerbar ist, und deren vier Ausgänge den Zählern 11, 12 13 und 14 zugeordnet sind. Außerdem umfasst der Logikschaltkreis eine zweite Logikeinheit 16 vor dem Aus gang des Filters 10 und vier Transfergatter 17, 18, 19 und 20 an den Eingängen der Zähler 11 bis 14. Das Steuerungssignal von jedem Transfergatter 17 bis 20 wird von jeweils einem Ausgangssignal der ersten Logikeinheit 15 beaufschlagt. Fer ner weisen die vier Transfergatter 17 bis 20 Ausgänge auf, die entweder mit vier Eingängen der Logikeinheit 16, oder mit den nachfolgenden Zählern (11 bis 14) verbunden sind.

Die Funktionsweise dieses Logikschaltkreises sieht vor, dass von der Logikeinheit 15 ausgehende Signale die Transfergatter 17 bis 20 vor den Zählern 11 bis 14 durchschalten oder nicht durchschalten. Wenn ein Transfergatter zum nachgeschalteten Zähler durchgeschaltet wird, sind z. B. nur die Transfergatter 17 und 18 zu den nachgeschalteten Zählern durchgeschaltet, die Transfergatter 19 und 20 dagegen nicht, so dass lediglich die beiden ersten Zähler 11 und 12 im Filter 10 aktiv sind. Dies bewirkt eine größere Empfindlichkeit als im Fall, dass sämtliche vier Zähler 11 bis 14 aktiv bzw. deren Transfer gatter durchgeschaltet sind.

Eine alternative Ausführungsform des Filters 10 von Fig. 2 ist in Fig. 3 gezeigt. Dieser Filter umfasst drei in Serie geschaltete Zähler 21, 22 und 23, denen wiederum jeweils ein Transfergatter 24, 25 bzw. 26 vorgeschaltet ist. Der Logik schaltkreis bei dieser Ausführungsform besteht aus einer vom Testmodus-Signal TM gesteuerten Logikeinheit 27 zur Ansteu erung der Transfergatter 24, 25 und 26 sowie den jeweiligen Zählern 21, 22, 23 nachgeschaltete Logikeinheiten 28, 29 und 30, die jeweils von einem Ausgangssignal des zugehörigen Transfergatters 24, 25 bzw. 26 beaufschlagt sind.

Die Funktionsweise dieses Filters 10 sieht vor, dass die Logikeinheit 27 mittels Transfergatter die Zähler ein- bzw. ausschalten kann. Beispielsweise den Zähler 22 mittels des Transfergatters 25.

Die in Fig. 2 und 3 gezeigten Ausführungsformen des Filters 10 sind nicht auf die genannten Anzahlen von vier bzw. drei Zähler beschränkt. Außerdem zeigen Fig. 2 und 3 nur beispiel hafte Ausführungsformen der Logikansteuerung der Zähler des Filters. Weitere Ausführungsformen liegen im Umfang der Er findung, die durch die anliegenden Ansprüche festgelegt ist.

Fig. 4 zeigt schematisch ein Beispiel einer Ausführungsform eines Transfergatters, das im erfindungsgemäß ausgebildeten Filter 10 zum Einsatz kommt. Demnach umfasst das Transfer gatter eine n-/p-FET-Kombination mit einem n-FET 31 und einem p-FET 32.

Claims

1. Schaltung zum Synchronisieren von Signalen beim Informa tionsaustausch zwischen Schaltkreisen, insbesondere zwischen Computer-Chips, eines Systems von Schaltkreisen, mit einem DLL(Delay Locked Loop)-Schaltkreis zum Synchronisieren des internen Takts zwischen einem jeweiligen Schaltkreis und dem externen Takt des Schaltkreis-Systems nach Maßgabe der Pha sendifferenz zwischen diesen beiden Takten in Abhängigkeit von Phasenänderungen der Signale,
wobei die Ansprechempfindlichkeit des DLL-Schaltkreises durch einen Filter (10) festgelegt ist, der eine erneute Synchroni sation erst nach Eintreffen einer Mehrzahl von Phasen änderungs-Ereignissen freigibt,
dadurch gekennzeichnet, dass
der Filter (10) zur Einstellung der Ansprechempfindlichkeit des DLL-Schaltkreises veränderbar ausgelegt ist.

2. Schaltung nach Anspruch 1, wobei der Filter (10) mehrere Zähler (11 bis 14, 21, 22, 23) zur Erzeugung eines Synchroni sationsfreigabesignals umfasst, dadurch gekennzeichnet, dass ein Logikschaltkreis (15, 16, 27 bis 30) zum Akti vieren/Deaktivieren der Zähler (11 bis 14, 21, 22, 23) vor gesehen ist.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass der Logikschaltkreis (15, 16, 27 bis 30) zur Optimierung der Synchronisation vor dem Regelbetrieb mit festgelegter An sprechempfindlichkeit der Schaltung in einen Testmode zur Einstellung der Ansprechempfindlichkeit versetzbar ist.

4. Schaltung nach Anspruch 2 oder 3, dadurch gekennzeich net, dass der Logikschaltkreis (15, 16, 27 bis 30) Transfer gatter (17 bis 20, 24, 25, 26) zum gezielten Ein-/Ausschalten der Zähler (11 bis 14, 21, 22, 23) aufweist.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, dass die Transfergatter (17 bis 20, 24, 25, 26) dazu ausgelegt sind, einen bestimmten Zähler oder eine Gruppe von Zählern ein-/auszuschalten, während die übrigen Zähler bzw. der übrige Zähler eingeschaltet bleiben bzw. bleibt.

6. Schaltung nach Anspruch 4 oder 5, dadurch gekennzeich net, dass die Transfergatter (17 bis 20, 24, 25, 26) eine n- /p-FET-Kombination (31, 32) umfasst.