DE10018190A1 - Unterbrechnungsloses Umschalten zwischen zwei Oszillator-Präzisionstaktgebern - Google Patents

Abstract

Das wesentliche Prinzip, das der vorliegenden Erfindung zugrunde liegt, besteht darin, zwei taktende Phasensignale zu beobachten und einen Zeitpunkt zu ermitteln, wann die genannten Signale eine Phasenkoinzidenz aufweisen, die zur Erfüllung der genannten Anforderung, beispielsweise 20ps Phasendifferenz, ausreicht, um anschließend von einer Taktquelle auf die andere umzuschalten. DOLLAR A Die Grundidee ist es, die Phasen nicht direkt zu vergleichen, sondern aus den beiden Taktsignalen ein zusätzliches Signal zu erzeugen, das einfacher zu verarbeiten ist, um den gewünschten Zeitpunkt besser ermitteln zu können; darüber hinaus weist dieses zusätzliche Signal alle gewünschten Eigenschaften der zeitabhängigen Phasenverschiebung zwischen den genannten Taktsignalen auf. DOLLAR A An einer im voraus bestimmten Stelle im Zyklus beider Taktsignale, beispielsweise am positiven Übergang, wird aus jedem Taktsignal mit übereinstimmenden identischen Verzögerungselementen, die auf demselben Chip für beiden Signale sehr nah aneinander liegen, ein Impuls erzeugt. Wenn eine Übereinstimmung vorliegt, erzeugen sie genau dieselbe Impulsbreite. Die absolute Länge der Impulsbreite ist von geringerer Relevanz, solange die Länge der Impulse innerhalb enger Toleranzgrenzen gleich bleibt. Beide Signale werden einer AND-Operation unterzogen. Auf diese Weise taucht im resultierenden Signal an jedem positiven Übergang der Oszillatortakte ein Impuls auf, wenn die Phasenausrichtung der Taktsignale kleiner ist als die ...

Description

1. HINTERGRUND DER ERFINDUNG 1.1 ANWENDUNGSBEREICH DER ERFINDUNG

Die vorliegende Erfindung bezieht sich im allgemeinen auf das Takten in Computersystemen und im besonderen auf das Takten in vernetzten Computersystemen mit höherer Leistung und Zuverlässigkeit. Genauer gesagt bezieht sie sich auf ein Verfahren zum unterbrechungslosen Umschalten (hot-switching), also das Heißstecken zwischen einem ersten und einem zweiten Taktsignal, das verwendet wird, um Taktinformationen an ein Computersystem zu liefern, in dem das genannte zweite Signal ein Bereitschaftssignal (stand-by) für das genannte Computersystem ist.

1.2 BESCHREIBUNG UND NACHTEILE DER BISHERIGEN TECHNOLOGIE

Die vorliegende Erfindung besitzt ein breites Anwendungsgebiet, so daß jedes beliebige Computersystem darin einbezogen werden kann, das einen Takt verwendet und das unterbrechungslose Umschalten an einen zweiten Taktgeber benötigt, für den Fall, daß in der Software oder in der Hardware für den ersten Takt ein Fehler auftaucht oder auch nur sich abzeichnet oder eine darin eine mangelhafte Arbeitsweise vorherrscht. Somit läßt sich dieses Verfahren auf eine breite Palette an Computersystemen anwenden, angefangen bei einem nicht vernetzten, unabhängigen PC über einen Rechner, der sogar kleiner ist als ein PC bis hin zu größeren Systemen, insbesondere Mainframe-Systeme und sogar High-End- Systeme vernetzter integrierter System-Cluster, in dem jedes Cluster mehrere zentrale elektronische Komplexe umfaßt, die nachfolgend als CEC bezeichnet werden, das heißt, eine Anordnung leistungsstarker Mainframe-Computer und ihre Umgebung.

Die vorliegende Erfindung wird insbesondere im Hinblick auf diese High-End-Systeme beschrieben, da deren charakteristische Merkmale heutzutage sehr wichtig sind, auch wenn deren Anwendungsbereich sich vom oben beschriebenen nicht unterscheidet.

In diesen Systemen wird die Anwendungsarbeit über diese Mehrzahl an CECs in mehreren Clustern verteilt. Um eine gute Leistung zu erzielen, werden die Cluster über hochschnelle Glasfaserkabel miteinander verbunden.

Insbesondere in sehr komplexen Anwendungen, die auf diesen Systemen laufen und für die eine hohe Systemstabilität und Systemzuverlässigkeit wichtig sind, beispielsweise in Bankanwendungen und ähnlichem, ist für einen störungsfreien Ablauf einer solchen Clusteranwendung eine präzise synchronisierte und zuverlässige Taktinformation sehr wichtig, damit in jedem Cluster dieselben Taktvoraussetzungen herrschen.

Trotz der höheren Sicherheitsanforderungen sind die wesentlichen Systemressourcen wie beispielsweise die Taktinformationen für diese Systeme im Überfluß vorhanden.

Ein solches System wird mit seinen Anforderungen bezüglich Taktgebung im IBM Journal Of Research and Development, Vol. 36, Nr. 4, Juli 1992, Seite 658, beschrieben. Hier wird zum Ausdruck gebracht, daß eine solch strenge Anforderung der Systemverfügbarkeit bedeutet, daß die Möglichkeit zur Aufrechterhaltung mehrerer verteilter Taktquellen in jedem CEC beispielsweise ausgeschlossen wird. Deshalb wird für das gesamte System eine einzige Taktquelle benötigt.

Wie oben bereits beschrieben wurde, wird ein bestimmter Grad an Taktausfallsicherheit benötigt. Entsprechend werden mindestens zwei redundante Taktgeber, nachfolgend beispielhaft als Sysplex Timer (ST) (so werden sie auch in IBM S/390- Systemen genannt) bezeichnet, benötigt. Jeder ST ist wiederum verbunden mit einer externen absoluten Taktquelle, die auch als ETS bezeichnet wird, beispielsweise die Taktquelle eines GPS (Global Positioning System) oder ähnliches. Die genannten beiden STs sind mit dem System über spezielle Hochgeschwindigkeitskabel verbunden. Ein solches System ist in Fig. 1 abgebildet. Die Abbildung enthält zwei Cluster, von denen jeder einen entsprechenden ST besitzt. Nur jeweils zu einem bestimmten Zeitpunkt liefert einer der genannten Taktquellen die Taktinformationen an die verschiedenen CECs. Die Taktinformationen werden zwischen den beiden Taktquellen mit einer speziellen Taktinformation erneut synchronisiert. Bei einem Ausfall in der genannten aktiven Taktquelle ersetzt die andere eigenständige Taktquelle die Funktion der ersten.

Die wichtigste Einrichtung in der Taktversorgungskette ist häufig ein Transceiver, der Lichtsignale in elektrische Signale umwandelt. Ein solches Transceiver-Element ist nicht ausdrücklich in Fig. 1 abgebildet, kann jedoch als Bestandteil der genannten ISC-Verbindungen 18 angesehen werden. Die Oszillatoren selbst sind, verglichen mit den Transceivern, relativ ausfallsicher. Das Konzept der vorliegenden Erfindung kann insbesondere in Systemen wie dem in Fig. 1 dargestellten angewandt werden, wenn ein beliebiges Element in der genannten Versorgungskette, insbesondere der genannte Transceiver, ausfallen sollte, aber die Taktsignale sind nach wie vor vom genannten ausgefallenen Element aus zurückverfolgbar.

Eine solche Unterbrechung der Systemfunktion sollte aus mehreren Gründen vermieden werden.

Das größte Hindernis auf dem Weg zu Heißschaltsystemen von einer Taktquelle zu einer beliebigen Bereitschaftstaktquelle besteht darin, daß eine akkurate Schaltsequenz eine nahezu perfekte Phasenkoinzidenz in beiden Taktsignalen mit zueinander frei beweglichen Phasenfronten voraussetzt. Diese strengen Anforderungen sind auf die empfindlichen PLL- Schaltungen zurückzuführen, die eingerichtet wurden, um die gewünschten Systemtakte von mehreren hundert MHz zu erzeugen. Solche PLL-Schaltungen erfordern eine Genauigkeit von etwa 20 Pikosekunden in Phasenkoinzidenz. Diese Genauigkeit konnte jedoch bislang nicht erreicht werden, da die einfachste Logik, bestehend aus einem AND- oder einem OR-Gate, bereits eine Verzögerung von nahezu 100 Pikosekunden erzeugt.

1.3 ZIELE DER VORLIEGENDEN ERFINDUNG

Das Ziel der vorliegenden Erfindung besteht somit darin, diese Schwierigkeiten zu überwinden und ein Verfahren und ein System zum Umschalten zwischen zwei Hochfrequenzsignalen bereitzustellen, insbesondere zwischen zwei Hochfrequenz- Taktquellen, die in der Lage sind, die genannten strengen Anforderungen der oben angeführten Phasenkoinzidenz zu erfüllen.

2. ZUSAMMENFASSUNG UND VORTEILE DER ERFINDUNG

Das genannte Ziel der vorliegenden Erfindung wird durch die in den beigefügten unabhängigen Ansprüchen beschriebenen Eigenschaften erreicht. Weitere vorteilhafte Anordnungen und Ausführungen der vorliegenden Erfindung sind in den jeweiligen Nebenansprüchen aufgeführt.

Das Grundprinzip der vorliegenden Erfindung besteht darin, die beiden Taktphasensignale zu beobachten und den richtigen Zeitpunkt zu finden, in dem die genannten Signale eine Phasenkoinzidenz aufweisen, die ausreichend ist, um die genannte Anforderung von beispielsweise 20 ps Phasendifferenz zu erfüllen und dann von einer Taktquelle zur anderen umzuschalten.

Die Grundidee besteht nicht darin, die Phasen direkt zu vergleichen, sondern aus den beiden Taktsignalen ein Hilfssignal zu erzeugen, das einfacher zu verarbeiten ist, um diesen gewünschten Zeitpunkt zu finden, der alle gewünschten Eigenschaften der zeitabhängigen Phasenverschiebung zwischen den genannten Taktsignalen aufweist.

Zusammengefaßt wird das genannte Hilfssignal (Phasendetektorsignal) folgendermaßen erzeugt:
An einer vorbestimmten Stelle im Zyklus beider Taktsignale, beispielsweise am positiven Übergang, wird anhand jedes Taktsignals, das mit identischen Verzögerungselementen, die auf dem gleichen Chip für beide Signale sehr eng aneinander liegen, ein Impuls erzeugt. Wenn sie übereinstimmen, erzeugen sie genau dieselben Impulsbreiten. Die absolute Länge der Impulsbreite ist nicht so relevant, solange die Länge der Impulse nahezu die gleiche ist. Beide Signale werden einer AND-Operation unterzogen. Somit taucht im resultierenden Signal ein Impuls an jedem positiven Übergang der Oszillatortakte auf, wenn die Phasenausrichtung der Taktsignale kleiner ist als die Breite des Übergangsimpulses. Wenn die Ausrichtung schlecht ist, wird kein Signal erzeugt.

Im einzelnen entsteht das genannte Signal, das einer AND- Operation unterzogen wurde, aus einer kleinen Zacke, wächst an zur Breite der Übergangsimpulse, was einer perfekten Phasenausrichtung entspricht, und schrumpft dann wieder auf die Größe der kleinen Zacke. Danach verschwindet es eine Zeit lang, bevor es wieder auf die gleiche Weise auftaucht.

Somit liegt mit dem Signal, das einer AND-Operation unterzogen wurde, ein sogenanntes Phasenkoinzidenzsignal vor, das seine Eigenschaften mit einer Frequenz variiert, die um Größenordnungen kleiner ist als die der Taktsignale und sich somit wesentlich einfacher bewerten läßt. Im Wortlaut der beigefügten Ansprüche ist die Entwicklung des genannten Signals charakterisiert durch eine Signatursequenz (die Entwicklung beginnt ohne Signal, danach bildet sich ein kleiner Zacken, der Zacken wird größer, es entsteht ein Impuls mit der Breite des Übergangsimpulses, dann wieder der große Zacken, der dann kleiner wird, und schließlich ist das Signal wieder ganz verschwunden), die das spätere Auftreten des Phasenkoinzidenzsignals wiedergibt.

Es bestehen sehr viele Möglichkeiten, das Signal, das einer AND-Operation unterzogen wurde, zu bewerten. Der Vorteil ist, daß nur der Anfang und das Ende von Zeitintervallen bestimmt werden müssen, an denen ein im voraus bestimmter Grad an Phasenkoinzidenz herrscht oder überschritten wird. Dann kann die Mitte des gewählten Zeitintervalls als Auslöserzeit, zu der die Heißschaltung ausgeführt wird, gewählt werden.

In einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung wird das oben beschriebene Verfahren mit einer einfachen Phasendetektorlogik und nur zwei Zählern umgesetzt. Durch das Auftreten eines Zählerüberflusses wird die Auslöserzeit bestimmt, wodurch ein Auslösersignal erzeugt wird, das einen Wählriegel steuert, der zum optimalen Zeitpunkt von einem Takt zum anderen umschaltet.

Die Beschreibung der vorliegenden Erfindung bezieht sich auf ein einfaches Verfahren und System zur Heißschaltung zwischen zwei Taktsignalen, die sich ohne großen Aufwand in der Programmierlogik und mit geringer Beanspruchung der Systemressourcen einfach realisieren lassen. Und schließlich ist die vorgeschlagene Lösung preiswert.

Das Prinzip der vorliegenden Erfindung ist auf verteilte Systeme mit einem zentralen Taktgeber sowie auf zukünftige Systeme mit verteilten Taktgeberquellen anwendbar, also beispielsweise in den CECs, wo sie benötigt werden.

Anstelle eines Taktsignals können ganz allgemein auch andere Hochfrequenzsignale geschaltet werden, z. B. jedes relevante Hochfrequenzsignal, das brauchbar in doppelter Form verwendet wird, wobei eines aktiv, das andere in Bereitschaftsform ist.

3. KURZE BESCHREIBUNG DER ZEICHNUNGEN

Das Prinzip der vorliegenden Erfindung wird beispielhaft anhand eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung veranschaulicht und ist nicht auf die Darstellung in den beiliegenden Zeichnungen beschränkt.

Fig. 1 ist eine systematische Darstellung zweier miteinander verbundener integrierter System-Cluster der bisherigen Technologie mit hoher Leistung, in denen eine große Anzahl an speziell für die Übertragung von Taktinformationen geeigneten Kabeln zur Verfügung steht.

Fig. 2 ist eine systematische Darstellung der Implementierung der hochpräzisen Oszillatorwähleinheit auf einem Taktgeberchip eines Taktgebers wie beispielsweise eines Sysplex-Timers, wie er in Fig. 1 abgebildet ist.

Fig. 3 ist eine systematische Darstellung einiger Signale, die während der Ausführung des Verfahrens der vorliegenden Erfindung eine Rolle spielen, und

Fig. 4 ist eine systematische Darstellung des Steuerflusses im Verfahren der vorliegenden Erfindung, in der die wesentlichen Schritte übersichtlich veranschaulicht werden.

4. BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS

Mit allgemeinem Bezug auf den Einführungsteil der zugrunde liegenden Beschreibung und mit besonderem Bezug auf Fig. 1 werden zwei integrierte System-Cluster 10, 12 abgebildet, von denen jedes unter anderem vier CECs 14 umfaßt (00 . . 03, 10 . . 13), die über entsprechende Hochgeschwindigkeits­ datenleitungen 16 miteinander verbunden sind.

Zwei Sysplex-Timer, nämlich ein bevorzugter Timer 20 und ein weiterer Timer 22, sind in der Lage, über geeignete Zeitinformation-Übertragungskabel 18 Zeitinformationen an die beiden Cluster 10, 12 bereitzustellen.

Jeder von ihnen ist an denselben absoluten externen Taktgeber ETS angeschlossen, beispielsweise ein GPS oder ein Caesium- Taktgeber oder ähnliches, um den richtigen absoluten Takt mit der erforderlichen Genauigkeit abzulesen. Um eine höhere Ausfallsicherheit zu gewährleisten, werden zwei Sysplex-Timer bereitgestellt.

Die genannte Verbindung wird von den PC-Stationen 24 bzw. 26 aus gesteuert. Darüber hinaus synchronisieren sich die Sysplex-Timer gegenseitig über die beiden Leitungen 28, 30. Für andere Benutzer der externen Taktreferenz (ETR) werden weitere Leitungen abgebildet, die an dieser Stelle jedoch nicht ausführlich beschrieben werden sollen.

Zu einem gegebenen Zeitpunkt liefert nur einer der genannten Taktgeber die Taktinformationen an die Mehrzahl der CECs. Die Zeitinformationen werden zwischen den beiden Taktgebern mit einer eigenen Taktinformationszeile erneut synchronisiert. Bei einem Ausfall im genannten aktiven Taktgeber ersetzt der andere Taktgeber, der sich in Bereitschaft befindet, den ersten.

Wir betrachten nun Fig. 2. Beschrieben wird ein bevorzugtes Ausführungsbeispiel einer Schaltung, in der das Verfahren der vorliegenden Erfindung berücksichtigt ist. Die beiden Oszillator-Taktsignale 30 bzw. 32 werden in einen Phasendetektor 34 eingegeben. Jeder der Phasendetektoreingänge ist mit einer Verzögerungsschaltung 36 bzw. 38 verbunden, um für jedes der beiden Oszillator-Taktsignale einen Impuls zu erfassen. Im einzelnen umfaßt die Schaltung 36 in ihrem oberen Zweig ein AND-Gate 50, in dem am positiven Übergang des Signals des Oszillatortakts 1 ein Impuls erfaßt wird, während im Zweig mit dem AND-Gate 74 ein negativer Übergang erfaßt wird. In der unteren Schaltung 38 im Zweig mit dem AND-Gate 52 wird ein positiver Übergang erfaßt.

Der Phasendetektor 34 hat zwei Ausgänge, nämlich ein Phasendetektorsignal 42 und ein sich außerhalb der Phase befindliches Signal 44. Die Verzögerungselemente 46, 48 sind vom selben Typ und werden auf demselben Chip nebeneinander angeordnet, um soweit wie möglich identische physikalische Eigenschaften zu gewährleisten. Beide verzögerten Signale werden umgekehrt und in einem ersten und zweiten AND-Gate 50 bzw. 52 kombiniert. Der Ausgang der genannten AND-Gates 50, 52 wird in einem dritten AND-Gate 53 kombiniert, welches auf einer Leitung 56 das Phasenerkennungssignal erstellt. Durch die Verwendung aneinander angeglichener Verzögerungselemente sind die Breiten der beiden Impulse genau identisch. Die absolute Breite spielt jedoch nur eine untergeordnete Rolle. Sie sollte ausreichen, um einen deutlichen und eindeutigen Impuls erstellen zu können, der zur Auswertung im Verfahren der vorliegenden Erfindung verwendbar ist.

Weiterhin werden unter Verweis auf Fig. 3 die beiden Übergangsimpulse im Taktdiagramm von Fig. 3 in Form dünner Linien angezeigt, wie aus der ersten und zweiten Signalzeile hervorgeht. Dicke Linien stehen für Teile der Oszillatorsignale selbst.

Wenn die Phasenausrichtung der Taktsignale der Oszillatoren 1, 2 kleiner ist als die Breite der Übergangsimpulse, erzeugt das AND-Gate 53 Impulse auf der genannten Signalleitung 56 für die Phasenerkennung. Während dieses Prozesses der Signalentwicklung beginnt das Phasendetektorsignal mit einer kleinen Zacke, wächst an zur Breite der Übergangsimpulse, was einer perfekten Phasenausrichtung zwischen den beiden Oszillatorsignalen entspricht, und schrumpft dann wieder auf die Größe der kleinen Zacke. Je länger sich die Impulse auf der genannten Ausgangsleitung 56 befinden, desto besser ist die Phasenausrichtung zwischen den Oszillatortaktsignalen 1 und 2.

Wir betrachten nun noch einmal Fig. 2. Das genannte Signal 56 wird als Eingang in einen Phasendetektorzähler 60 und in einen Auswahlzähler 62 gespeist. Beide diese Zähler sind indiesem Ausführungsbeispiel als Aufwärtszähler implementiert. Der Phasendetektorzähler 60 zählt alle Impulse des Phasendetektorsignals und lädt die umgekehrte Endzählung jeder Ausführung in den Auswahlzähler 62, nachdem er sie durch den Faktor 2 geteilt hat, das heißt, durch Verschiebung des Binärwerts um eine Bitstelle nach links, und zwar vorzugsweise zu einem Zeitpunkt, in dem beide Oszillatortakte phasenverschoben sind. Auf diese Weise können vom Phasendetektorzähler inaktive Zeitperioden verwendet werden, da es nichts zu zählen gibt, wenn die Oszillatortaktsignale nicht ausreichend phasenübereinstimmend sind, um gezählt werden zu können.

Es wird darauf hingewiesen, daß der Zählprozeß im Phasendetektorzähler durch die Tatsache ausgelöst wird, daß ein Signal vorhanden ist, das heißt, wenn auf der Linie 56 ein Zacken erkannt wird.

Die Frage, ob die beiden Oszillatortakte phasenverschoben sind, wird beantwortet durch den zweiten Ausgang 70 des Phasendetektors 34. Ein Signal auf dieser Ausgangslinie ist dann vorhanden, wenn beide Oszillatortakte phasenverschoben sind. Dies läßt sich mittels einer Schaltung erreichen, wie sie in Fig. 2 dargestellt ist, indem der Ausgang des vierten AND-Gate 72 kombiniert wird mit einem Signal, das erreicht wurde, indem man das umgekehrte Oszillatortaktsignal mit dem Ausgang des ersten Verzögerungselements 46 in einem AND-Gate 74 einer AND-Operation unterzieht, wie dies in Fig. 2 dargestellt ist.

Das genannte phasenverschobene Signal wird vom Phasendetektor 34 immer dann erzeugt, wenn der positive Übergang des Signals von Oszillator 2 mit dem negativen Übergang des Signals von Oszillator 1 übereinstimmt, oder in anderen Worten, wenn beide Taktsignale phasenverschoben sind, und insbesondere wenn die Phasendifferenz maximal ist.

Mit Hilfe eines Elements 88 wird das erste genannte phasenverschobene Signal zur weiteren Steuerung des Phasendetektorzählers verwendet. Dieser Vorgang wird nachfolgend ausführlich beschrieben.

Der Phasendetektorzähler 60 zählt innerhalb eines vorgegebenen Zeitfensters beispielsweise die Dauer der Phasenüberlappung der beiden Oszillatorsignale, bis er einen Maximalwert erreicht hat, der der Summe der Impulse entspricht, die in einer gesamten separaten Periode des Phasendetektorsignals auf Linie 56 erzeugt wurden. Diese maximale Zählung kann beispielsweise 1000 sein. Der Zähler kann jedoch einen wesentlich größeren Bereich als nur 1000 abdecken, da die Periode des Phasendetektorsignals umso länger ist, je weniger Frequenzunterschiede zwischen beiden Taktsignalen es gibt. Die maximale Zählung ist dann erreicht, wenn das Signal auf der Linie 56 verschwindet, nachdem ein Entwicklungszyklus von einem kleinen Zacken bis zu einem breiten Impuls und wieder zurück zu einem kleinen Zacken durchlaufen wurde. Danach wird die genannte maximale Zählung in umgekehrter Form in den Auswahlzähler 62 geladen und um eine Bitstelle nach links verschoben.

Die Zählung des Auswahlzählers 62 wird ausgelöst durch dasselbe Ereignis wie das des Phasendetektorzählers 60, nämlich das Auftreten des genannten kleinen Zackens auf der Linie 56.

In diesem Beispiel ist der Auswahlzähler als ein Aufwärtszähler implementiert. Er zählt ab der Hälfte der Minimalzählung, die durch Umkehr der maximalen Zählung im Phasendetektorzähler 60 erreicht wurde. Eine Teilung durch 2 wird durch Linksverschiebung des genannten vom Phasendetektorzähler 60 kommenden Minimalwerts (Endwert) erreicht. Wenn der Wert aller Bits im Auswahlzähler gleich 1 ist, dann entspricht dieses Ereignis einem Zustand, in dem der Phasendetektorzähler 60 sich genau in der Mitte seines Meßzyklus der aktuellen Phasenkoinzidenz befindet. Somit wird am Ausgang des genannten Auswahlzählers 62 ein Trägersignal 80 erzeugt, wenn der Phasendetektorzähler eine perfekte Phasenausrichtung festgestellt hat.

In der zugrunde liegenden Implementierung kann für beide Zähler 60 und 62 derselbe Typ verwendet werden.

Danach wird das genannte Trägersignal 80 in eine Auswahlverriegelung 82 eingegeben, deren Ausgang zu einem Schaltelement 84 zurückgespeist wird, das eigens dazu dient, zwischen den Oszillatorsignalen 1 und 2 umzuschalten, wie aus der nachfolgenden Beschreibung noch hervorgeht.

In Fig. 3 werden die relevanten Signale in einer übersichtlichen schematischen Darstellung zusammengefaßt. Die vertikalen Linien, die das Interval von n<2000 Impulsen definieren, begrenzen die Zeitintervalle, in denen sich beide Oszillatortaktsignale ausreichend überlappen. Die vertikale Mittellinie legt die Auslöserzeit fest, zu der die beste Phasenkoinzidenz erreicht ist. Bei dieser Auslöserzeit werden die Taktsignale geschaltet. Dieser Schaltvorgang ist in der letzten Linie abgebildet, in der auch das Trägersignal dargestellt ist. Hier wird ein Impuls exakt zu diesem Zeitpunkt erzeugt.

Die vierte Linie in Fig. 3 zeigt das phasenverschobene Signal 44, das normalerweise gleich Null ist und einen Impuls besitzt, wenn beide Taktsignale völlig phasenverschoben sind (siehe Muster ganz rechts).

Unter besonderer Berücksichtigung von Fig. 4 werden als nächstes die wichtigsten Elemente eines beispielhaften Steuerflusses in Übereinstimmung mit dem Verfahren der vorliegenden Erfindung beschrieben. Es wird darauf hingewiesen, daß andere Ausführungen eines solchen Steuerflusses, die denselben Zweck erfüllen, genauso gut möglich sind.

Der in Fig. 4 abgebildete Steuerfluß könnte Bestandteil eines Programms sein, das gestartet wird, wenn eine Heißschaltung erforderlich ist. Andere Formen der Einbettung des Verfahrens der vorliegenden Erfindung in die Betriebssystemfunktionen sind ebenfalls möglich, beispielsweise durch einen residenten Status wie einen Wachhund usw.

In einem Schritt 110 werden beide Zähler 60, 62 initialisiert, der Phasendetektorzähler wird vorteilhaft auf einen Wert aller Bits gleich 1 eingestellt, damit er im nächsten Schritt auf seinen tatsächlichen Startwert 0 inkrementiert werden kann. Der Auswahlzähler kann beispielsweise auf den Umkehrwert eingestellt werden. Auf diese Weise stehen beide Zähler für die Aufwärtszählung zur Verfügung.

Bevor die regelmäßig wiederholte Programmlogik starten kann, muß ein phasenverschobenes Signal erkannt werden, um einen richtigen Start des Phasendetektorzählers 60 mit einem gesamten Zyklus des Phasendetektorsignals auf der Linie 56 zu gewährleisten. Das genannte Signal wird kontinuierlich gelesen, was in Schritt 120 stattfindet. Bei der Erkennung, Entscheidung 130, wird das Phasendetektorsignal kontinuierlich gelesen, Schritt 140, um das Auftauchen des Phasendetektorsignals zu erfassen, nämlich die kleine Zacke, die den Anfang der Periode, in der die Prüfung der Phasenkoinzidenz stattfindet, anzeigt.

Bei der Erkennung, Schritt 150, werden beide Zähler um 1 inkrementiert, Schritt 160. Beide Zähler werden durch denselben Signalimpuls synchron gesteuert.

Dieser Vorgang wird solange fortgesetzt, bis ein Zählerwert aller Bits gleich 1 als Trägerereignis im Auswahlzähler erreicht ist. Wenn der initialisierende Wert des Auswahlzählers der negative Wert ist, wobei der absolute Wert der Hälfte des Maximalwerts im Phasendetektorzähler erreicht wird, dann kann das genannte Trägerereignis im ersten Durchlauf der Zähler erreicht werden. Bei einer anderen Implementierung wird das gewünschte Trägerereignis des Auswahlzählers im zweiten Durchlauf erwartet. Ein Fachmann auf diesem Gebiet kann ohne weiteres zahlreiche Abweichungen in der Initialisierung beider Zähler und in der Erzielung des gewünschten Trägersignals des Auswahlzählers ableiten.

Wenn dieses Trägerereignis oder Auslöserereignis, Entscheidung 170, erreicht ist, wird vom Auswahlzähler ein Trägersignal erzeugt, Schritt 180, und in Eingang E der Verriegelung 82 eingespeist. Wenn die Polarität eines Signals, das in Fig. 2 als sel1/2 abgebildet ist, in einem Fall, in dem ein Schalter zum Oszillator-Bereitschaftstakt gewünscht wird, vom Controller über die Linie 86 am Eingang D geändert worden wäre, ändert sich die Polarität der Verriegelung 82 und die Wählverriegelung kann zwischen den Oszillatortaktsignalen 1 und 2 eine Heißschaltung ausführen, Schritt 190 (siehe Fig. 2). Auf diese Weise wurde das Ziel des Verfahrens erreicht.

Die Steuerung wird dann zurück zu Schritt 140 gespeist. Danach wird eine Sequenz von Schleifen zwischen Schritt 140 über die Entscheidung 150, die mit NEIN verlassen wird, und die Entscheidung 170, die mit NEIN verlassen wird, erwartet, bis es kein Phasendetektorsignal mehr zu erkennen gibt. Danach wird die Entscheidung 150 über die NEIN-Verzweigung verlassen und das phasenverschobene Signal gelesen, Schritt 200.

Solange dieses Signal nicht erkannt wird, durchläuft die abgebildete Logik eine Schleife in der NEIN-Verzweigung der Entscheidung 210 über Schritt 140 und die NEIN-Verzweigung der Entscheidung 150 und über Schritt 200 wieder zur Entscheidung 210.

Sobald das phasenverschobene Signal erkannt ist, Entscheidung 210, wird der Halbwert, der im Phasendetektorzähler gespeichert ist und aus der letzten Aufwärtszählung des Phasendetektorzählers resultiert, nach seiner Umkehr in den Auswahlzähler 62 gespeist, Schritt 220.

Danach wird der Phasendetektorzähler auf alle Bits gleich 1 gesetzt, Schritt 230, und die Steuerung geht zurück über den Schritt 140, um auf den nächsten Anfang des Zeitintervalls zur Bestimmung der besten Phasenkoinzidenz zwischen den beiden Taktsignalen zu warten.

Aus diesem Grund wird eigens zu diesem Zweck ein einzelnes Element 88 zwischen Linie 56 und Linie 70 angeschlossen, wie aus der Abbildung hervorgeht. Dieses Element erzeugt nur beim ersten Auftreten eines phasenverschobenen Impulses einen Impuls und blockiert dann die Linie 70. Die Linie 70 wird wieder geöffnet, wenn das erste phasenverschobene Signal auf der Linie 56 empfangen wird.

Es wird darauf hingewiesen, daß in der beschriebenen Implementierung der Auswahlzähler von einem Wert aus, der vom Phasendetektorzähler nur einen Zählerdurchlauf, also nur eine Zählerperiode des einer AND-Operation unterzogenen Signals auf Linie 56 zuvor, gemessen wurde, aufwärts zählt. Somit verwendet der Auswahlzähler einen gemessenen Wert, der eigentlich nicht aktuell ist, da er den Status von einer Periode zuvor wiedergibt, doch wird ein gemessener Wert verwendet, der dem Zeitpunkt des Auslöserwerts sehr nahe liegt. Diese Vorgehensweise ist sehr genau, da die resultierende Abweichung vernachlässigbar ist.

In der vorherigen Spezifikation wurde die Erfindung in bezug auf ein spezifisches Ausführungsbeispiel beschrieben. Es ist jedoch offensichtlich, daß verschiedene Ergänzungen und Abweichungen möglich sind, ohne vom Grundprinzip und dem Anwendungsbereich der vorliegenden Erfindung, wie sie in den beigefügten Ansprüchen aufgeführt sind, abzuweichen. Die Spezifikation und die Zeichnungen sind daher lediglich als veranschaulichende Beispiele und nicht als Beschränkung zu verstehen.

Wenn der Oszillatorwähler für eine synchrone Logik konstruiert werden muß, dann wäre ein Umpulsformer an jedem der beiden Ausgänge des Phasendetektors erforderlich. Sie synchronisieren die Impulse Phasenerkennung und phasenverschoben mit dem logischen Takt.

Aus der obigen Beschreibung geht hervor, daß es viele Möglichkeiten gibt, das Verfahren in Übereinstimmung mit der vorliegenden Erfindung abzuwandeln. Da das zusätzliche Signal Phasenerkennung verglichen mit den Taktsignalen eine relativ große Periode aufweist, kann das genannte Signal in herkömmlichen Logikschaltungen relativ einfach verarbeitet werden. Da das genannte Signal Phasenerkennung hinsichtlich seiner periodischen Eigenschaften sehr stabil ist, da die zugrunde liegenden Oszillatoren wiederum sehr stabile Oszillationen erzeugen, können die genannten Eigenschaften in einer Vielzahl von Implementierungen eingesetzt werden, um einen Zeitpunkt oder einen Zeitbereich zu erreichen, zu dem die Phasenkoinzidenz zwischen den beiden Taktsignalen ausreichend zum Zweck der zugrunde liegenden Methode ist.

Eine Veränderung des Verfahrens der vorliegenden Erfindung zum Zeitpunkt, zu dem der Impuls auf der Signallinie phasenverschoben erscheint, wäre zu prüfen, da man lediglich eine weitere halbe Zyklusdauer des Phasendetektorsignals warten müßte, und dies würde in einem maximalen Phasenkoinzidenzpunkt resultieren.

LISTE DER REFERENZZAHLEN

10

,

12

System-Cluster

14

CEC

16

Datenverbindungen

18

Taktinformationsverbindungen

20

Bevorzugter Sysplex-Timer

22

Alternativer Sysplex-Timer

24

,

26

PC

28

Synchronisationslinien

30

,

32

Linien

34

Phasendetektor

36

,

38

Verzögerungsschaltung

42

Phasendetektorsignal

44

Phasenverschobenes Signal

46

,

48

Verzögerungselemente

50

,

52

,

53

AND-Gate

56

Phasendetektorlinie

60

Phasendetektorzähler

62

Auswahlzähler

70

Zweiter Ausgang des Phasendetektors

72

,

74

AND-Gate

80

Träger

82

Auswahlverriegelung

84

Schaltelement

86

Line-to-Cage-Controller

88

Single-Shot-Element

110

bis

230

Schritte und Entscheidungen für den Steuerfluß

Claims (15)

1. Ein Verfahren zum präzisen Umschalten (190) zwischen einem ersten und einem zweiten Hochfrequenzsignal, wobei das genannte zweite Signal ein Bereitschaftssignal ist,
wobei das Verfahren die folgenden Schritte umfaßt:
wiederholtes Vergleichen der Phaseninformationen beider Signale in einem Zeitfenster mit vorbestimmter Länge,
wobei der Schritt des Vergleichens zu folgenden weiteren Schritten führt:
Verarbeitung (140 bis 230) nachfolgender Ereignisse, wobei die Ereignisse durch das nachfolgende Auftreten eines Phasenkoinzidenzsignals definiert sind, das von einer Operation abgeleitet wurde, die eine AND-Operation an beiden Taktsignalen umfaßt,
wobei das Verfahren weiterhin die folgenden Schritte umfaßt:
Bestimmung eines Zeitintervalls, während dessen die genannte Phasenkoinzidenz einen zuvor festgelegten Schwellenwert überschreitet,
Bestimmung (180) eines Zeitpunkts innerhalb des genannten Zeitintervalls zur Auslöserzeit, zu der beide Signalphasen als ausreichend phasenübereinstimmend betrachtet werden können, um zwischen den beiden genannten Signalen umschalten zu können,
Umschalten (190) vom genannten ersten Signal zum genannten zweiten Signal unter Verwendung der genannten Auslöserzeit.

2. Das Verfahren gemäß Anspruch 1, wobei die genannten Signale, zwischen denen umgeschaltet wird, Taktsignale eines Computersystems sind.

3. Das Verfahren gemäß dem vorherigen Anspruch, wobei der genannte Schritt der Verarbeitung der genannten nachfolgenden Ereignisse die folgenden Schritte umfaßt:
Zählen (160) der genannten nachfolgenden Ereignisse in einem Phasendetektorzähler (60) und
Bestimmung (170, 180) der genannten Auslöserzeit mit Hilfe zweier Zeiten, die von den jeweiligen Zählungen abhängig sind, nämlich einer ersten Zeit, von der ein Anfang einer Phasenkoinzidenz abgeleitet (150) werden kann, und einer zweiten Zeit, von der ein Ende einer Phasenkoinzidenz abgeleitet (150) werden kann.

4. Das Verfahren gemäß dem vorherigen Anspruch, wobei die genannte Auslöserzeit von der Mitte des Zeitintervalls abhängig ist, das durch die erste und die zweite Zeit definiert wird.

5. Das Verfahren gemäß dem vorherigen Anspruch, wobei die genannte zweite Zeit durch ein Signal festgelegt wird, das durch einen Überlauf eines damit verbundenen Auswahlzählers (62), der mit dem genannten Phasendetektorzähler (60) verbunden ist, erzeugt (180) wurde.

6. Das Verfahren gemäß dem vorherigen Anspruch, wobei eine Zählung, die mit einem extremen Wert in Zusammenhang gebracht werden kann, der im Phasendetektorzähler (60) während eines Zyklus des genannten Phasenkoinzidenzsignals erreicht wurde, während eines Zeitintervalls, in dem die beiden genannten Taktsignale phasenverschoben sind, als Anfangswert in den Auswahlzähler (62) geladen (220) wird.

7. Das Verfahren gemäß dem vorherigen Anspruch, wobei beide Zähler (60, 62) denselben Typ aufweisen,
der genannte Phasendetektorzähler (60) aufwärts bis zu einem Maximalwert zählt,
der genannte Auswahlzähler (62) ab einem Anfangswert, der der umgekehrte Halbwert des Maximalwerts ist, aufwärts zählt, bis er binär Null zur Erzeugung eines Überlaufs und eines dazugehörigen Trägersignals erreicht.

8. Schaltung, die zur Anwendung des Verfahrens gemäß einem der vorherigen Ansprüche geeignet ist und die folgendes umfaßt:
Mittel für den wiederholten Vergleich der Phaseninformationen beider Signale in einem Zeitfenster mit vorbestimmter Länge,
wobei das genannte Mittel (34) für den Vergleich angeschlossen wird an die Mittel (60, 62, 88) für
die Verarbeitung nachfolgender Ereignisse, wobei die Ereignisse durch das nachfolgende Auftreten eines Phasenkoinzidenzsignals definiert sind, das von einer Operation abgeleitet wurde, die eine AND-Operation an beiden Taktsignalen umfaßt,
wobei die Schaltung weiterhin folgendes umfaßt:
Mittel zur Bestimmung eines Zeitintervalls, während dessen die genannte Phasenkoinzidenz einen zuvor festgelegten Schwellenwert überschreitet,
Mittel zur Bestimmung (80) eines Zeitpunkts innerhalb des genannten Zeitintervalls zur Auslöserzeit, zu der beide Signalphasen als ausreichend phasenübereinstimmend betrachtet werden können, um zwischen den beiden genannten Signalen umschalten zu können,
Umschalten (82, 86, 88) vom genannten ersten Signal zum genannten zweiten Signal unter Verwendung der genannten Auslöserzeit.

9. Die Schaltung gemäß dem vorherigen Anspruch, in der Mittel (82, 86, 88) bereitgestellt werden, um zwischen den Taktsignalen eines Computersystems umzuschalten.

10. Die Schaltung gemäß dem vorherigen Anspruch, in der das genannte Mittel (82, 86, 88) zur Verarbeitung der genannten nachfolgenden Ereignisse folgendes umfaßt:
ein erstes Mittel zur Zählung (60) der genannten nachfolgenden Ereignisse,
und in dem das genannte Mittel (34) für den wiederholten Vergleich der genannten beiden Signale zwei einander angepaßte Verzögerungselemente (46, 48) umfaßt, die die genannten beiden Signale in Verbindung mit der genannten AND-Operation verarbeiten.

11. Die Schaltung gemäß dem vorherigen Anspruch, in der ein zweites Zählmittel (62) bereitgestellt ist, das mit dem ersten Zählmittel verbunden ist.

12. Die Schaltung gemäß dem vorherigen Anspruch, in der das genannte erste und zweite Zählmittel (60, 62) denselben Typ aufweisen.

13. Ein Computersystem, das eine Oszillatorkarte umfaßt, die eine Schaltung gemäß einem der Ansprüche 8 bis 12 enthält.

14. Ein Computersystem, das darauf ausgelegt ist, das Verfahren gemäß einem der vorherigen Ansprüche 1 bis 7 anzuwenden.

15. Eine Oszillatorkarte, die mindestens einen Teil einer Schaltung gemäß einem der vorherigen Ansprüche 8 bis 12 umfaßt.