JP3217901B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、データ処理システムな
どの記憶装置として利用される不揮発性半導体メモリ装
置に関するものであり、特に、メモリセルとして縦型構
造のトランジスタを採用することにより集積密度の向上
を実現した不揮発性半導体記憶装置に関するものであ
る。
どの記憶装置として利用される不揮発性半導体メモリ装
置に関するものであり、特に、メモリセルとして縦型構
造のトランジスタを採用することにより集積密度の向上
を実現した不揮発性半導体記憶装置に関するものであ
る。
【０００２】
【従来の技術】従来、給電の停止状態のもとでも情報の
保持が可能な不揮発性半導体記憶装置としては、電界効
果トランジスタ（ＦＥＴ）を利用したものが知られてい
る。この不揮発性半導体記憶装置は、ＦＥＴの制御ゲー
トとチャネルとの間の絶縁層内に浮遊ゲートを付加し、
この浮遊ゲートの帯電電荷量や正負の極性に依存して決
まるＦＥＴのオン／オフ状態を１ビットの情報量として
記憶する構成となっている。
保持が可能な不揮発性半導体記憶装置としては、電界効
果トランジスタ（ＦＥＴ）を利用したものが知られてい
る。この不揮発性半導体記憶装置は、ＦＥＴの制御ゲー
トとチャネルとの間の絶縁層内に浮遊ゲートを付加し、
この浮遊ゲートの帯電電荷量や正負の極性に依存して決
まるＦＥＴのオン／オフ状態を１ビットの情報量として
記憶する構成となっている。
【０００３】すなわち、図４に平面図（Ａ）とそのＢー
Ｂ’断面図（Ｂ）とによって示すように、ｐ型基板の表
面にｎ+ 型のソース領域Ｓとドレイン領域Ｄとを拡散な
どによって形成し、この基板上にシリコンの熱酸化層な
どから成る絶縁層を介在させながら浮遊ゲートＦＧと制
御ゲート電極層ＣＧとをｐ型基板の表面に形成されるチ
ャネル上に順に積層することにより浮遊ゲートＦＧを含
むメモリセルを形成している。各メモリセルは、絶縁性
の素子分離層Ｉによって分離されている。浮遊ゲートＦ
Ｇとソース領域Ｓやドレイン領域Ｄとの間にトンネル電
圧を印加し、浮遊ゲートＦＧとソース／ドレイン領域Ｓ
／Ｄとの間でトンネル現象を生じさせて電子を授受させ
ることによりに浮遊ゲートＣＧの帯電電荷量や正負の極
性を制御する。ソース領域Ｓとドレイン領域Ｄとの間の
チャネル部分でアバランシェを生じさせ、これによって
発生した電子を浮遊ゲートＦＧに注入させる構成も知ら
れている。
Ｂ’断面図（Ｂ）とによって示すように、ｐ型基板の表
面にｎ+ 型のソース領域Ｓとドレイン領域Ｄとを拡散な
どによって形成し、この基板上にシリコンの熱酸化層な
どから成る絶縁層を介在させながら浮遊ゲートＦＧと制
御ゲート電極層ＣＧとをｐ型基板の表面に形成されるチ
ャネル上に順に積層することにより浮遊ゲートＦＧを含
むメモリセルを形成している。各メモリセルは、絶縁性
の素子分離層Ｉによって分離されている。浮遊ゲートＦ
Ｇとソース領域Ｓやドレイン領域Ｄとの間にトンネル電
圧を印加し、浮遊ゲートＦＧとソース／ドレイン領域Ｓ
／Ｄとの間でトンネル現象を生じさせて電子を授受させ
ることによりに浮遊ゲートＣＧの帯電電荷量や正負の極
性を制御する。ソース領域Ｓとドレイン領域Ｄとの間の
チャネル部分でアバランシェを生じさせ、これによって
発生した電子を浮遊ゲートＦＧに注入させる構成も知ら
れている。
【０００４】
【発明が解決しようとする課題】図４に示した従来の不
揮発性半導体記憶装置は、ソース領域Ｓとドレイン領域
Ｄと、これらの間に形成されるチャネルが全て基板表面
に平行に配列される横型の構造を呈している。このため
各メモリセルの横方向への寸法が大きくなり、集積密度
を高めることが制限されるという問題がある。従って、
本発明の一つの目的は、高集積密度の不揮発性半導体記
憶装置を提供することにある。
揮発性半導体記憶装置は、ソース領域Ｓとドレイン領域
Ｄと、これらの間に形成されるチャネルが全て基板表面
に平行に配列される横型の構造を呈している。このため
各メモリセルの横方向への寸法が大きくなり、集積密度
を高めることが制限されるという問題がある。従って、
本発明の一つの目的は、高集積密度の不揮発性半導体記
憶装置を提供することにある。
【０００５】また、図４に示した従来の不揮発性半導体
メモリ装置では、ソース領域とドレイン領域の形成時
に、注入イオンによって各領域が高電圧に帯電してしま
い、これによってゲート酸化膜が破壊され、歩留りが低
下するなどの製造工程上の問題もある。従って、本発明
の他の目的は上記高集積密度の不揮発性半導体記憶装置
を高い留りのもとで実現できる製造方法を提供すること
にある。
メモリ装置では、ソース領域とドレイン領域の形成時
に、注入イオンによって各領域が高電圧に帯電してしま
い、これによってゲート酸化膜が破壊され、歩留りが低
下するなどの製造工程上の問題もある。従って、本発明
の他の目的は上記高集積密度の不揮発性半導体記憶装置
を高い留りのもとで実現できる製造方法を提供すること
にある。
【０００６】
【課題を解決するための手段】上記従来技術の課題を解
決する本発明の不揮発性半導体記憶装置は、同一導伝型
の第１，第２の半導体層が逆導伝型の第３の半導体層を
介在させながら積層された縦型トランジスタと、この縦
型トランジスタの各半導体層との間に絶縁層を介在させ
ながらこの縦型トランジスタの中央部分に形成された浮
遊ゲートと、この浮遊ゲートの上部に形成されこの浮遊
ゲートに向かうビーム状の荷電担体を通過させる窓とか
ら構成されるメモリセルが平面的に配列されている。各
メモリセルの第１の半導体層は全メモリセルに共通の半
導体層を形成すると共に、各メモリセルの第２の半導体
層は行方向に延長される複数のワード線の一つに接続さ
れている。そして、読出し電圧が供給されたワード線の
一つに流れる電流値がこのワード線に接続されたメモリ
セル群によって保持中の情報として読取られる。
決する本発明の不揮発性半導体記憶装置は、同一導伝型
の第１，第２の半導体層が逆導伝型の第３の半導体層を
介在させながら積層された縦型トランジスタと、この縦
型トランジスタの各半導体層との間に絶縁層を介在させ
ながらこの縦型トランジスタの中央部分に形成された浮
遊ゲートと、この浮遊ゲートの上部に形成されこの浮遊
ゲートに向かうビーム状の荷電担体を通過させる窓とか
ら構成されるメモリセルが平面的に配列されている。各
メモリセルの第１の半導体層は全メモリセルに共通の半
導体層を形成すると共に、各メモリセルの第２の半導体
層は行方向に延長される複数のワード線の一つに接続さ
れている。そして、読出し電圧が供給されたワード線の
一つに流れる電流値がこのワード線に接続されたメモリ
セル群によって保持中の情報として読取られる。
【０００７】
【作用】縦型の電界効果トランジスタを構成する第３の
半導体層の浮遊ゲートと対向する面には、浮遊ゲートの
帯電電荷量やその極性に応じて少数キャリアの蓄積（ア
キュムレーション）状態や、空乏（デプリーション）状
態に制御される。この浮遊ゲートの帯電電荷量やその極
性の設定は、浮遊ゲートの上部に形成された窓を通して
電子ビームや金属イオンなどを浮遊ゲートに注入するこ
とによって行われる。この第３の半導体層を挟む第１，
第２の半導体層間に適宜な大きさの電圧を印加すると、
前者のアキュムレーション状態では縦型トランジスタが
導通し、後者のデプリーション状態では縦型トランジス
タが非導通となる。従って、縦型トランジスタの導通／
非導通によって読出し可能な１ビットの情報を、浮遊ゲ
ートの帯電電荷量や正負の極性によって記憶させること
が可能になる。このように、トランジスタが積層によっ
て縦方向に配置されているため、これらが横方向に配置
される従来の不揮発性メモリ装置に比べて集積密度が大
幅に向上する。
半導体層の浮遊ゲートと対向する面には、浮遊ゲートの
帯電電荷量やその極性に応じて少数キャリアの蓄積（ア
キュムレーション）状態や、空乏（デプリーション）状
態に制御される。この浮遊ゲートの帯電電荷量やその極
性の設定は、浮遊ゲートの上部に形成された窓を通して
電子ビームや金属イオンなどを浮遊ゲートに注入するこ
とによって行われる。この第３の半導体層を挟む第１，
第２の半導体層間に適宜な大きさの電圧を印加すると、
前者のアキュムレーション状態では縦型トランジスタが
導通し、後者のデプリーション状態では縦型トランジス
タが非導通となる。従って、縦型トランジスタの導通／
非導通によって読出し可能な１ビットの情報を、浮遊ゲ
ートの帯電電荷量や正負の極性によって記憶させること
が可能になる。このように、トランジスタが積層によっ
て縦方向に配置されているため、これらが横方向に配置
される従来の不揮発性メモリ装置に比べて集積密度が大
幅に向上する。
【０００８】本発明の更に特徴的な点は、各メモリセル
の保持データが、全メモリセルに共通の第１の半導体層
と、所定個数の１群のメモリセルに共通のワード線の一
つとの間に読出し電圧を印加することにより、各メモリ
セルに保持中の情報がワード線に流れる電流値として群
単位で読出される点である。すなわち、各群に属するメ
モリセルの個数をｎ個とすれば、これらのうちの何個が
導通するかによって各ワード線にはｎ通りの大きさの電
流が流れ、ｎ通りの情報が読出される。ビット線に相当
する第１の半導体層を全メモリセルについて共通にする
ことにより、ビット線どうしを分離形成するための分離
層が不要となり、集積密度が一層高められる。以下、本
発明を実施例と共に更に詳細に説明する。
の保持データが、全メモリセルに共通の第１の半導体層
と、所定個数の１群のメモリセルに共通のワード線の一
つとの間に読出し電圧を印加することにより、各メモリ
セルに保持中の情報がワード線に流れる電流値として群
単位で読出される点である。すなわち、各群に属するメ
モリセルの個数をｎ個とすれば、これらのうちの何個が
導通するかによって各ワード線にはｎ通りの大きさの電
流が流れ、ｎ通りの情報が読出される。ビット線に相当
する第１の半導体層を全メモリセルについて共通にする
ことにより、ビット線どうしを分離形成するための分離
層が不要となり、集積密度が一層高められる。以下、本
発明を実施例と共に更に詳細に説明する。
【０００９】
【実施例】図１は、本発明の一実施例の不揮発性半導体
記憶装置の一部分の構成を示す平面図（Ａ）と、この平
面図中のＢーＢ’断面図（Ｂ）である。図１（Ａ）の平
面図を参照すれば、ワード線Ｗ１の配列方向に沿ってこ
のワード線に共通接続される所定個数のメモリセル
Ｍ11，Ｍ12・・・が配列され、ワード線Ｗ２の配列方向
に沿ってこのワード線に共通接続される所定個数のメモ
リセルＭ21，Ｍ22・・・が配列されるという具合に、複
数本のワード線Ｗ１，Ｗ２・・・のそれぞれの配列方向
に沿って対応のワード線に共通接続される複数個のメモ
リセルが配列されることにより、メモリセルの二次元配
列が形成されている。
記憶装置の一部分の構成を示す平面図（Ａ）と、この平
面図中のＢーＢ’断面図（Ｂ）である。図１（Ａ）の平
面図を参照すれば、ワード線Ｗ１の配列方向に沿ってこ
のワード線に共通接続される所定個数のメモリセル
Ｍ11，Ｍ12・・・が配列され、ワード線Ｗ２の配列方向
に沿ってこのワード線に共通接続される所定個数のメモ
リセルＭ21，Ｍ22・・・が配列されるという具合に、複
数本のワード線Ｗ１，Ｗ２・・・のそれぞれの配列方向
に沿って対応のワード線に共通接続される複数個のメモ
リセルが配列されることにより、メモリセルの二次元配
列が形成されている。
【００１０】各メモリセルは、メモリセルＭ41で代表し
て図１（Ｂ）の断面図に示すように、ｐ型のシリコン基
板で構成される第１のシリコン層１上にｎ型の第３のシ
リコン層３が、更にこのｎ型のシリコン層３上にｐ型の
第２のシリコン層２がエピタキシャル成長によって順次
積層された円環形状の縦型の電界効果トランジスタと、
この縦型の電界効果トランジスタの中央部分に各シリコ
ン層１，２及び３との間にゲート酸化膜１１を介在させ
ながら形成された円柱形状の浮遊ゲート１０と、この浮
遊ゲート１０に向かう電子ビームを通過させる窓１４と
から構成されている。各メモリセルを構成する縦型トラ
ンジスタの第２，第３のシリコン層２，３は、それぞれ
の周囲を囲むように形成された円環形状の素子分離層８
によって分離されている。シリコン基板で構成される第
１のシリコン層１は、各メモリセルの縦型トランジスタ
を構成するソース領域を共通の電位に保持する。
て図１（Ｂ）の断面図に示すように、ｐ型のシリコン基
板で構成される第１のシリコン層１上にｎ型の第３のシ
リコン層３が、更にこのｎ型のシリコン層３上にｐ型の
第２のシリコン層２がエピタキシャル成長によって順次
積層された円環形状の縦型の電界効果トランジスタと、
この縦型の電界効果トランジスタの中央部分に各シリコ
ン層１，２及び３との間にゲート酸化膜１１を介在させ
ながら形成された円柱形状の浮遊ゲート１０と、この浮
遊ゲート１０に向かう電子ビームを通過させる窓１４と
から構成されている。各メモリセルを構成する縦型トラ
ンジスタの第２，第３のシリコン層２，３は、それぞれ
の周囲を囲むように形成された円環形状の素子分離層８
によって分離されている。シリコン基板で構成される第
１のシリコン層１は、各メモリセルの縦型トランジスタ
を構成するソース領域を共通の電位に保持する。
【００１１】一方、各メモリセルの縦型トランジスタの
ドレイン領域を形成する第２のシリコン層２は、ｐ+ 型
のコンタクト層１７を介してワード線１５と同一の電位
に保持される。電子銃から放射される電子ビームが、ワ
ード線１５の中央部分に形成された円形の窓１４とその
直下の燐硅素ガラス層１３と酸化硅素膜１２とを通して
浮遊ゲート１０に選択的に照射されることにより、浮遊
ゲート１０が選択的に負に帯電され、第３のシリコン層
３の浮遊ゲート１０に対向する表面にｐチャネルが形成
される。
ドレイン領域を形成する第２のシリコン層２は、ｐ+ 型
のコンタクト層１７を介してワード線１５と同一の電位
に保持される。電子銃から放射される電子ビームが、ワ
ード線１５の中央部分に形成された円形の窓１４とその
直下の燐硅素ガラス層１３と酸化硅素膜１２とを通して
浮遊ゲート１０に選択的に照射されることにより、浮遊
ゲート１０が選択的に負に帯電され、第３のシリコン層
３の浮遊ゲート１０に対向する表面にｐチャネルが形成
される。
【００１２】このｐチャネルが形成された縦型トランジ
スタでは、ｐ型の第１，第２のシリコン層１，２の一方
からｎ型のシリコン層３内に注入された正孔がこのｐチ
ャネルを通して他方のｐ型シリコン層に到達できる状態
となる。すなわち、この縦型トランジスタはノーマリオ
ン状態になる。逆に、電子ビームの照射が行われず、従
って浮遊ゲート１０の負への帯電が行われていない縦型
トランジスタでは、ｎ型の第３のシリコン層３内に上述
のようなｐチャネルが形成されず、ノーマリオフ状態を
保つ。このようにして、中央部分に形成された浮遊ゲー
トが負に帯電しているか否かに応じて、縦型トランジス
タがノーマリオンかノーマリオフかのいずれかの状態と
なり、１ビットの情報が各メモリセルに保持される。各
メモリセルの浮遊ゲートの帯電状態は、この浮遊ゲート
が対応の縦型トランジスタの各シリコン層１，２及び３
から絶縁層を介して分離されているため、長期間にわた
って保持される。
スタでは、ｐ型の第１，第２のシリコン層１，２の一方
からｎ型のシリコン層３内に注入された正孔がこのｐチ
ャネルを通して他方のｐ型シリコン層に到達できる状態
となる。すなわち、この縦型トランジスタはノーマリオ
ン状態になる。逆に、電子ビームの照射が行われず、従
って浮遊ゲート１０の負への帯電が行われていない縦型
トランジスタでは、ｎ型の第３のシリコン層３内に上述
のようなｐチャネルが形成されず、ノーマリオフ状態を
保つ。このようにして、中央部分に形成された浮遊ゲー
トが負に帯電しているか否かに応じて、縦型トランジス
タがノーマリオンかノーマリオフかのいずれかの状態と
なり、１ビットの情報が各メモリセルに保持される。各
メモリセルの浮遊ゲートの帯電状態は、この浮遊ゲート
が対応の縦型トランジスタの各シリコン層１，２及び３
から絶縁層を介して分離されているため、長期間にわた
って保持される。
【００１３】各メモリセルに保持中の１ビットの情報の
読出しに際しては、図１（Ａ）の周辺部分に設置したア
ドレスデコーダ（図示せず）に連なるワード線Ｗ１，Ｗ
２・・・の一つが選択され、この選択されたワード線に
情報読出しのための正のバイアス電圧、例えば＋５volt
が供給される。また、全てのメモリセルに共通のｎ型の
シリコン層１は、図１（Ａ）の周辺部においてこのｎ型
のシリコン層１に接続される電極線を介して一定の電位
に保持される。この選択されたメモリセル群を構成する
各縦型トランジスタがノーマリオン状態にあるか、ノー
マリオフ状態にあるかが、ワード線とシリコン層１との
間に流れる電流値の大小によって検出される。
読出しに際しては、図１（Ａ）の周辺部分に設置したア
ドレスデコーダ（図示せず）に連なるワード線Ｗ１，Ｗ
２・・・の一つが選択され、この選択されたワード線に
情報読出しのための正のバイアス電圧、例えば＋５volt
が供給される。また、全てのメモリセルに共通のｎ型の
シリコン層１は、図１（Ａ）の周辺部においてこのｎ型
のシリコン層１に接続される電極線を介して一定の電位
に保持される。この選択されたメモリセル群を構成する
各縦型トランジスタがノーマリオン状態にあるか、ノー
マリオフ状態にあるかが、ワード線とシリコン層１との
間に流れる電流値の大小によって検出される。
【００１４】例えば、一つのワード線に接続されるメモ
リセル群が７個のメモリセルから構成されるものとすれ
ば、この７個のメモリセルのうち何個がノーマリオン状
態にあるかに応じて、選択中のワード線には最小「０」
から最大「７」までの８段階にわたる８種類の大きさの
読出し電流が流れる。この読出し電流が、センスアンプ
で増幅されたのち、各段階の中間に設定された７種類の
閾値と比較され、３ビットの情報に変換される。
リセル群が７個のメモリセルから構成されるものとすれ
ば、この７個のメモリセルのうち何個がノーマリオン状
態にあるかに応じて、選択中のワード線には最小「０」
から最大「７」までの８段階にわたる８種類の大きさの
読出し電流が流れる。この読出し電流が、センスアンプ
で増幅されたのち、各段階の中間に設定された７種類の
閾値と比較され、３ビットの情報に変換される。
【００１５】次に、図１に示した不揮発性半導体記憶装
置の製造方法をその断面図（Ｂ）に対応する図２と図３
の断面図によって説明する。
置の製造方法をその断面図（Ｂ）に対応する図２と図３
の断面図によって説明する。
【００１６】まず、図２（Ａ）に示すように、第１のシ
リコン層１を形成するｐ型シリコン基板の表面に形成さ
れた自然酸化膜をフッ化アンモニウムなどを用いて除去
したのち、真空中でアニールを行うことにより表面を清
浄化する。次に、ＭＢＥや、ＭＯＣＶＤなどの適宜な成
膜手法を適用してｐ型シリコン層１を形成する基板上に
ｎ型シリコン層３をエピタキシャル成長させる。ＭＢＥ
の場合について一例を挙げると、基板温度を600 ℃程
度、燐(P) や砒素(As)などのｎ型不純物の蒸気圧を 2×
10-7PA程度、シリコンの成長速度を 50 Å/min程度に保
ちながら数百nmの厚さのｎ型シリコン層３をエピタキシ
ャル成長させる。
リコン層１を形成するｐ型シリコン基板の表面に形成さ
れた自然酸化膜をフッ化アンモニウムなどを用いて除去
したのち、真空中でアニールを行うことにより表面を清
浄化する。次に、ＭＢＥや、ＭＯＣＶＤなどの適宜な成
膜手法を適用してｐ型シリコン層１を形成する基板上に
ｎ型シリコン層３をエピタキシャル成長させる。ＭＢＥ
の場合について一例を挙げると、基板温度を600 ℃程
度、燐(P) や砒素(As)などのｎ型不純物の蒸気圧を 2×
10-7PA程度、シリコンの成長速度を 50 Å/min程度に保
ちながら数百nmの厚さのｎ型シリコン層３をエピタキシ
ャル成長させる。
【００１７】次に、成膜装置内のシャッター閉じたの
ち、真空度を 1×10-9 Torr 程度まで高めると共に基板
温度を800 ℃程度まで高めることにより、エピタキシャ
ル成長によって形成されたｎ型シリコン層３の表面のマ
イグレーションを活性化させ、その表面を数原子層のオ
ーダーにまで平坦化させながら不純物を活性化させる。
この平坦化の評価には、反射高速電子線回折法（RHEED)
などを適用する。
ち、真空度を 1×10-9 Torr 程度まで高めると共に基板
温度を800 ℃程度まで高めることにより、エピタキシャ
ル成長によって形成されたｎ型シリコン層３の表面のマ
イグレーションを活性化させ、その表面を数原子層のオ
ーダーにまで平坦化させながら不純物を活性化させる。
この平坦化の評価には、反射高速電子線回折法（RHEED)
などを適用する。
【００１８】続いて、ｎ型シリコン層３上にエピタキシ
ャル成長によってｐ型シリコン層２を形成する。例え
ば、基板温度をｐ型シリコン層２の形成時よりも高温の
750 ℃程度、硼素(B) などのｐ型不純物の蒸気圧を 5×
10-6PA程度、シリコンの成長速度を100 Å/min程度に保
ちながら数百nmの厚さのｎ型シリコン層３をエピタキシ
ャル成長させる。次に、成膜装置内のシャッターを閉
じ、内部の真空度を 1×10-9 Torr 程度まで高めると共
に基板温度を800 ℃程度まで高めることにより、エピタ
キシャル成長によって形成されたｐ型シリコン層２の表
面の平坦化と不純物の活性化を行う。
ャル成長によってｐ型シリコン層２を形成する。例え
ば、基板温度をｐ型シリコン層２の形成時よりも高温の
750 ℃程度、硼素(B) などのｐ型不純物の蒸気圧を 5×
10-6PA程度、シリコンの成長速度を100 Å/min程度に保
ちながら数百nmの厚さのｎ型シリコン層３をエピタキシ
ャル成長させる。次に、成膜装置内のシャッターを閉
じ、内部の真空度を 1×10-9 Torr 程度まで高めると共
に基板温度を800 ℃程度まで高めることにより、エピタ
キシャル成長によって形成されたｐ型シリコン層２の表
面の平坦化と不純物の活性化を行う。
【００１９】次に、図２（Ｂ）に示すように、ｐ型シリ
コン層２の表面をフォトレジスト６で被覆し、縦型トラ
ンジスタの素子分離層を形成しようとする領域にフォト
リソグラフィー法によって開口を形成したのち、選択エ
ッチングによってこの開口内のｐ型シリコン層２，ｎ型
シリコン層３の全部とｐ型シリコン層１の上部を除去す
ることにより円環状のトレンチ４を形成する。このの
ち、フォトレジスト層６を除去したのち、トレンチ４内
に硼素などのｐ型不純物をイオン注入することにより、
その底部にｐ+ 型のチャネルストッパー５を形成する。
コン層２の表面をフォトレジスト６で被覆し、縦型トラ
ンジスタの素子分離層を形成しようとする領域にフォト
リソグラフィー法によって開口を形成したのち、選択エ
ッチングによってこの開口内のｐ型シリコン層２，ｎ型
シリコン層３の全部とｐ型シリコン層１の上部を除去す
ることにより円環状のトレンチ４を形成する。このの
ち、フォトレジスト層６を除去したのち、トレンチ４内
に硼素などのｐ型不純物をイオン注入することにより、
その底部にｐ+ 型のチャネルストッパー５を形成する。
【００２０】続いて、図２（Ｃ）に示すように、ＣＶＤ
などの適宜な成膜手法によりｐ型シリコン層２の表面に
二酸化硅素膜７を堆積させることによってその表面に形
成されたトレンチ４の内部を二酸化硅素で充填し、そこ
に円環状の素子分離層８を形成する。この後、素子分離
層８以外の二酸化硅素膜７を全面エッチングによって除
去する。次に、ｐ型シリコン層２の表面と素子分離層８
をフォトレジストで被覆し、縦型トランジスタの中央部
分にフォトリソグラフィー法によって開口を形成する。
などの適宜な成膜手法によりｐ型シリコン層２の表面に
二酸化硅素膜７を堆積させることによってその表面に形
成されたトレンチ４の内部を二酸化硅素で充填し、そこ
に円環状の素子分離層８を形成する。この後、素子分離
層８以外の二酸化硅素膜７を全面エッチングによって除
去する。次に、ｐ型シリコン層２の表面と素子分離層８
をフォトレジストで被覆し、縦型トランジスタの中央部
分にフォトリソグラフィー法によって開口を形成する。
【００２１】続いて、図３（Ａ）に示すように、選択エ
ッチングによって縦型トランジスタの中央部分に最下層
のｐ型シリコン層１にまで達する円筒状のトレンチ９を
形成したのちフォトレジスト層を除去する。続いて、円
筒状のトレンチ９の内周面とｐ型シリコン層２の全表面
に熱酸化によってゲート酸化膜１１を形成する。次に、
図３（Ｂ）に示すように、ＣＶＤなどの適宜な成膜手法
によりｐ型シリコン層２の表面に多結晶シリコン層を堆
積させることによりその表面に形成されたトレンチ９の
内部を多結晶シリコン層で充填し、そこに円柱状の浮遊
ゲート１０を形成する。この後、浮遊ゲート１０以外の
多結晶シリコン層とゲート酸化膜１１を全面エッチング
によって除去する。
ッチングによって縦型トランジスタの中央部分に最下層
のｐ型シリコン層１にまで達する円筒状のトレンチ９を
形成したのちフォトレジスト層を除去する。続いて、円
筒状のトレンチ９の内周面とｐ型シリコン層２の全表面
に熱酸化によってゲート酸化膜１１を形成する。次に、
図３（Ｂ）に示すように、ＣＶＤなどの適宜な成膜手法
によりｐ型シリコン層２の表面に多結晶シリコン層を堆
積させることによりその表面に形成されたトレンチ９の
内部を多結晶シリコン層で充填し、そこに円柱状の浮遊
ゲート１０を形成する。この後、浮遊ゲート１０以外の
多結晶シリコン層とゲート酸化膜１１を全面エッチング
によって除去する。
【００２２】次に、図３（Ｃ）に示すように、ｐ型シリ
コン層２の表面に二酸化硅素膜１２を堆積させ、更にこ
の上に燐硅素ガラス層１３を堆積させる。この燐硅素ガ
ラス層１３と二酸化シリコン膜１２とを貫くコンタクト
ホール１６を形成し、その底部のｐ型シリコン層２の表
面にｐ+ 型コンタクト層１７を形成する。最後に、図１
（Ｂ）に示すように、燐硅素ガラス層１３の全表面とコ
ンタクトホール１６内にスパッタリングなどによってAl
層を形成したのち、フォトリソグラフィーにより不要な
Al層を除去することによってワード線１５と窓１４とを
形成する。
コン層２の表面に二酸化硅素膜１２を堆積させ、更にこ
の上に燐硅素ガラス層１３を堆積させる。この燐硅素ガ
ラス層１３と二酸化シリコン膜１２とを貫くコンタクト
ホール１６を形成し、その底部のｐ型シリコン層２の表
面にｐ+ 型コンタクト層１７を形成する。最後に、図１
（Ｂ）に示すように、燐硅素ガラス層１３の全表面とコ
ンタクトホール１６内にスパッタリングなどによってAl
層を形成したのち、フォトリソグラフィーにより不要な
Al層を除去することによってワード線１５と窓１４とを
形成する。
【００２３】
【発明の効果】以上詳細に説明したように、本発明の不
揮発性半導体記憶装置は縦型のトランジスタと、その中
央部分に形成した浮遊ゲートと、この浮遊ゲートに荷電
担体を注入するための窓とによって縦型のメモリセルを
形成する構成であるから、従来の横型の構成に比べて集
積密度を大幅に向上できるという効果が奏される。
揮発性半導体記憶装置は縦型のトランジスタと、その中
央部分に形成した浮遊ゲートと、この浮遊ゲートに荷電
担体を注入するための窓とによって縦型のメモリセルを
形成する構成であるから、従来の横型の構成に比べて集
積密度を大幅に向上できるという効果が奏される。
【００２４】さらに、本発明の不揮発性半導体記憶装置
は、各メモリセルの保持データがワード線を共通とする
メモリセル群単位でそのワード線に流れる電流値として
読出される構成であるから、ビット線どうしを分離形成
するための分離層が不要となり、集積密度が一層高めら
れるという効果が奏される。
は、各メモリセルの保持データがワード線を共通とする
メモリセル群単位でそのワード線に流れる電流値として
読出される構成であるから、ビット線どうしを分離形成
するための分離層が不要となり、集積密度が一層高めら
れるという効果が奏される。
【００２５】
【図１】本発明の一実施例の不揮発性半導体記憶装置の
一部分の構成を示す部分平面図（Ａ）と部分断面図
（Ｂ）である。
一部分の構成を示す部分平面図（Ａ）と部分断面図
（Ｂ）である。
【図２】図１に示した不揮発性半導体記憶装置の製造工
程を説明するための部分断面図である。
程を説明するための部分断面図である。
【図３】図１に示した不揮発性半導体記憶装置の製造工
程を説明するための部分断面図である。
程を説明するための部分断面図である。
【図４】従来の不揮発性半導体記憶装置の一部の構成を
示す平面図と断面図である。
示す平面図と断面図である。
M11 〜 MS42 メモリセル 1,2 縦型トランジスタを構成するｐ型の第１,
第２の半導体層 3 縦型トランジスタを構成するｎ型の第３の
半導体層 8 素子分離層 10 浮遊ゲート 11 ゲート絶縁層 14 浮遊ゲートに向かう電子ビームを通過させ
るための窓
第２の半導体層 3 縦型トランジスタを構成するｎ型の第３の
半導体層 8 素子分離層 10 浮遊ゲート 11 ゲート絶縁層 14 浮遊ゲートに向かう電子ビームを通過させ
るための窓
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−54586（ＪＰ，Ａ) 特開 平１−293537（ＪＰ，Ａ) 特開 昭53−47785（ＪＰ，Ａ) 特開 平３−270175（ＪＰ，Ａ) 特開 平３−44970（ＪＰ，Ａ) 特開 昭63−78573（ＪＰ，Ａ) 特開 昭64−20668（ＪＰ，Ａ) 特開 昭60−194573（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】同一導電型の第１，第２の半導体層が逆導
電型の第３の半導体層を介在させながら積層された縦型
トランジスタと、この縦型トランジスタの前記各半導体
層との間に絶縁層を介在させながらこの縦型トランジス
タの中央部分に形成された浮遊ゲートと、この浮遊ゲー
トの上部に形成されこの浮遊ゲートに向かうビーム状の
荷電担体を通過させる窓とを備えた複数のメモリセルが
前記第１の半導体層を共通の半導体層としながら平面的
に配列されており、 前記各メモリセルの第２の半導体層は行又は列方向に延
長される複数のワード線の一つに接続されており、 読出し電圧が供給された前記ワード線の一つに流れる電
流値がこのワード線に接続されたメモリセル群によって
保持中の情報として読取られることを特徴とする不揮発
性半導体記憶装置。 - 【請求項２】 請求項１において、 前記各メモリセルの前記第２，第３の半導体層は、これ
らの半導体層を貫いて前記第１の半導体層の上部に達す
るように形成された素子分離層を介して互いに分離され
たことを特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15799893A JP3217901B2 (ja) | 1993-06-03 | 1993-06-03 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15799893A JP3217901B2 (ja) | 1993-06-03 | 1993-06-03 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06350102A JPH06350102A (ja) | 1994-12-22 |
| JP3217901B2 true JP3217901B2 (ja) | 2001-10-15 |
Family
ID=15662016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15799893A Expired - Fee Related JP3217901B2 (ja) | 1993-06-03 | 1993-06-03 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3217901B2 (ja) |
-
1993
- 1993-06-03 JP JP15799893A patent/JP3217901B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06350102A (ja) | 1994-12-22 |
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