JP2828125B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2828125B2 JP2828125B2 JP4074082A JP7408292A JP2828125B2 JP 2828125 B2 JP2828125 B2 JP 2828125B2 JP 4074082 A JP4074082 A JP 4074082A JP 7408292 A JP7408292 A JP 7408292A JP 2828125 B2 JP2828125 B2 JP 2828125B2
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon film
- semiconductor device
- film
- impurity
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 112
- 229920005591 polysilicon Polymers 0.000 claims description 112
- 238000000034 method Methods 0.000 claims description 41
- 239000010410 layer Substances 0.000 claims description 34
- 239000012535 impurity Substances 0.000 claims description 29
- 239000003990 capacitor Substances 0.000 claims description 26
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 23
- 238000009792 diffusion process Methods 0.000 claims description 23
- 229910052698 phosphorus Inorganic materials 0.000 claims description 23
- 239000011574 phosphorus Substances 0.000 claims description 23
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 18
- 229910052757 nitrogen Inorganic materials 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims description 2
- 239000002253 acid Substances 0.000 claims 2
- 238000003860 storage Methods 0.000 description 18
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 14
- 239000001301 oxygen Substances 0.000 description 14
- 229910052760 oxygen Inorganic materials 0.000 description 14
- 238000001312 dry etching Methods 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 239000012298 atmosphere Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にスタックキャパシタを備えた半導体
装置及びその製造方法に関する。
造方法に関し、特にスタックキャパシタを備えた半導体
装置及びその製造方法に関する。
【０００２】
【従来の技術】従来のスタックキャパシタを備えた半導
体装置としては、図１０に示すように、ゲート絶縁膜４
及びポリシリコンゲート５、Ｎ+ 拡散層６からなるトラ
ンスファゲート部と、このトランスファゲート部を挟ん
だ外部から電荷を伝達するためのデジット用コンタクト
１５と、蓄積ポリシリコン膜１７及び容量絶縁膜１２、
容量ポリシリコン膜１３からなるキャパシタ部を備えた
半導体装置が知られている。この半導体装置は、主に４
Ｍ（メガ）ビット以上のＤＲＡＭに採用されている。
体装置としては、図１０に示すように、ゲート絶縁膜４
及びポリシリコンゲート５、Ｎ+ 拡散層６からなるトラ
ンスファゲート部と、このトランスファゲート部を挟ん
だ外部から電荷を伝達するためのデジット用コンタクト
１５と、蓄積ポリシリコン膜１７及び容量絶縁膜１２、
容量ポリシリコン膜１３からなるキャパシタ部を備えた
半導体装置が知られている。この半導体装置は、主に４
Ｍ（メガ）ビット以上のＤＲＡＭに採用されている。
【０００３】以下に、図面を用いてその形成方法を説明
する。
する。
【０００４】先ず、図７に示すようにＰ型の半導体基板
１上にＬＯＣＯＳ法により素子分離用フィールド酸化膜
３及びその下にＰ+ 拡散層２を形成する。次にゲート絶
縁膜及びその上にリンを拡散して抵抗を下げたポリシリ
コン膜を形成する。フォトリソグラフィ技術とドライエ
ッチング技術を用いて、ポリシリコン膜をパターニング
し、ゲート絶縁膜４及びポリシリコンゲート５を形成す
る。その後、これらをマスクとしてヒ素をイオン注入し
て、熱処理後、Ｎ+ 拡散層６を形成し、トランスファト
ランジスタを形成する。次にＣＶＤ法により第１層間絶
縁膜７を形成し、フォトリソグラフィ技術とドライエッ
チング技術を用いて、容量コンタクト孔８を形成する。
１上にＬＯＣＯＳ法により素子分離用フィールド酸化膜
３及びその下にＰ+ 拡散層２を形成する。次にゲート絶
縁膜及びその上にリンを拡散して抵抗を下げたポリシリ
コン膜を形成する。フォトリソグラフィ技術とドライエ
ッチング技術を用いて、ポリシリコン膜をパターニング
し、ゲート絶縁膜４及びポリシリコンゲート５を形成す
る。その後、これらをマスクとしてヒ素をイオン注入し
て、熱処理後、Ｎ+ 拡散層６を形成し、トランスファト
ランジスタを形成する。次にＣＶＤ法により第１層間絶
縁膜７を形成し、フォトリソグラフィ技術とドライエッ
チング技術を用いて、容量コンタクト孔８を形成する。
【０００５】次に、全面にポリシリコン膜を形成後、こ
のポリシリコン膜の抵抗値を下げるために窒素希釈した
ＰＯＣｌ3 雰囲気中で、８５０℃、約１０分間熱処理を
行い、リファレンス用シリコン基板の層抵抗が６０Ω／
□となるように、ポリシリコン膜にリンを拡散させる。
その後、フォトリソグラフィ技術とドライエッチング技
術を用いて、ポリシリコン膜をパターニングし、図８に
示すように容量の対極としてポリシリコン膜（以下蓄積
ポリシリコン膜と称する）１７を形成する。
のポリシリコン膜の抵抗値を下げるために窒素希釈した
ＰＯＣｌ3 雰囲気中で、８５０℃、約１０分間熱処理を
行い、リファレンス用シリコン基板の層抵抗が６０Ω／
□となるように、ポリシリコン膜にリンを拡散させる。
その後、フォトリソグラフィ技術とドライエッチング技
術を用いて、ポリシリコン膜をパターニングし、図８に
示すように容量の対極としてポリシリコン膜（以下蓄積
ポリシリコン膜と称する）１７を形成する。
【０００６】次に、図９に示すように、全面に容量絶縁
膜１２及び容量のもう一方の対極として、ポリシリコン
膜（以下容量ポリシリコン膜と称する）１３を形成す
る。
膜１２及び容量のもう一方の対極として、ポリシリコン
膜（以下容量ポリシリコン膜と称する）１３を形成す
る。
【０００７】最後に、図１０に示すように、全面にＣＶ
Ｄ法を用いて、ＢＰＳＧからなる第２層間絶縁膜１４を
形成し、フォトリソグラフィ技術とドライエッチング技
術を用いて、デジット用コンタクト１５を形成し、スパ
ッタ法及びフォトリソグラフィ技術とドライエッチング
技術を用いて、デジット配線１６を形成する。
Ｄ法を用いて、ＢＰＳＧからなる第２層間絶縁膜１４を
形成し、フォトリソグラフィ技術とドライエッチング技
術を用いて、デジット用コンタクト１５を形成し、スパ
ッタ法及びフォトリソグラフィ技術とドライエッチング
技術を用いて、デジット配線１６を形成する。
【０００８】
【発明が解決しようとする課題】この従来のスタックキ
ャパシタを備えた半導体装置及びその製造方法では、蓄
積ポリシリコン膜に対するリンの拡散量が充分でない
と、蓄積ポリシリコン膜の電位が容量ポリシリコン膜の
電位より高い場合、全体の容量が下がるという問題が発
生する。これは、リンでＮ型化した蓄積ポリシリコン膜
表面上に空乏層が形成され、空乏層の容量が真の容量に
直列に入った関係で全体の容量が下がるという現象であ
る。この結果、蓄積する電荷が減り、電荷保持特性を悪
化させるという問題点があった。
ャパシタを備えた半導体装置及びその製造方法では、蓄
積ポリシリコン膜に対するリンの拡散量が充分でない
と、蓄積ポリシリコン膜の電位が容量ポリシリコン膜の
電位より高い場合、全体の容量が下がるという問題が発
生する。これは、リンでＮ型化した蓄積ポリシリコン膜
表面上に空乏層が形成され、空乏層の容量が真の容量に
直列に入った関係で全体の容量が下がるという現象であ
る。この結果、蓄積する電荷が減り、電荷保持特性を悪
化させるという問題点があった。
【０００９】この対策として、蓄積ポリシリコン膜に対
し、充分にリンの拡散を行う方法があるが、容量コンタ
クト孔を通して、半導体基板へのリンのしみ出しが起こ
る。その結果、コンタクト近傍のトランスファトランジ
スタのしきい値電圧が低下し、セル内及びセル外でトラ
ンジスタのしきい値電圧の差が大きくなり、正常なセン
スアンプ動作が行えなくなるという問題点があった。ま
た、フィールド酸化膜下のＰ+ 拡散層中にもリンが拡散
し、充分な素子分離ができなくなり、隣接セル間のリー
クにもつながるという問題点があった。
し、充分にリンの拡散を行う方法があるが、容量コンタ
クト孔を通して、半導体基板へのリンのしみ出しが起こ
る。その結果、コンタクト近傍のトランスファトランジ
スタのしきい値電圧が低下し、セル内及びセル外でトラ
ンジスタのしきい値電圧の差が大きくなり、正常なセン
スアンプ動作が行えなくなるという問題点があった。ま
た、フィールド酸化膜下のＰ+ 拡散層中にもリンが拡散
し、充分な素子分離ができなくなり、隣接セル間のリー
クにもつながるという問題点があった。
【００１０】本発明の課題は、スタックキャパシタの電
荷保持特性を向上し、トランスファトランジスタのしき
い値電圧の低下を防止し、加えて隣接セル間のリークの
防止を図ることにある。
荷保持特性を向上し、トランスファトランジスタのしき
い値電圧の低下を防止し、加えて隣接セル間のリークの
防止を図ることにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
ゲート絶縁膜とその上にポリシリコンゲート、及びその
両側の半導体基板表面上に拡散層を備えたトランジスタ
部を有する半導体装置において、前記拡散層の内一方の
拡散層上に形成された第１のポリシリコン膜、さらに前
記第１のポリシリコン膜上に形成された不純物遮蔽ポリ
シリコン膜、さらに前記不純物遮蔽ポリシリコン膜上に
形成された高濃度の不純物を含んだ第２のポリシリコン
膜からなるキャパシタの第１の対極部と、前記第２のポ
リシリコン膜上に形成された容量絶縁膜と、この容量絶
縁膜上に形成された第３のポリシリコン膜からなるキャ
パシタの第２の対極部とからなるキャパシタとから構成
され、前記不純物遮蔽ポリシリコン膜は、酸素又は窒素
を含有していることを特徴とする。
ゲート絶縁膜とその上にポリシリコンゲート、及びその
両側の半導体基板表面上に拡散層を備えたトランジスタ
部を有する半導体装置において、前記拡散層の内一方の
拡散層上に形成された第１のポリシリコン膜、さらに前
記第１のポリシリコン膜上に形成された不純物遮蔽ポリ
シリコン膜、さらに前記不純物遮蔽ポリシリコン膜上に
形成された高濃度の不純物を含んだ第２のポリシリコン
膜からなるキャパシタの第１の対極部と、前記第２のポ
リシリコン膜上に形成された容量絶縁膜と、この容量絶
縁膜上に形成された第３のポリシリコン膜からなるキャ
パシタの第２の対極部とからなるキャパシタとから構成
され、前記不純物遮蔽ポリシリコン膜は、酸素又は窒素
を含有していることを特徴とする。
【００１２】また、本発明の半導体装置の製造方法は、
半導体基板表面にポリシリコンゲート、第１並びに第２
拡散層からなるトランジスタを形成する工程と、表面全
体に層間絶縁膜を形成後、前記トランジスタの一方の拡
散層にコンタクト孔を形成する工程と、前記コンタクト
孔上に第１のポリシリコン膜を形成する工程と、この第
１のポリシリコン膜の上に不純物遮蔽ポリシリコン膜を
形成する工程と、この不純物遮蔽ポリシリコン膜上に高
濃度の不純物を含んだ第２のポリシリコン膜を形成する
工程と、前記コンタクト孔上に、前記第１のポリシリコ
ン膜、前記不純物遮蔽ポリシリコン膜及び前記第２のポ
リシリコン膜を区画する工程と、前記第１のポリシリコ
ン膜、前記不純物遮蔽ポリシリコン膜及び前記第２のポ
リシリコン膜を包むように容量絶縁膜を形成する工程
と、この容量絶縁膜上に第３のポリシリコン膜を形成す
る工程とから構成され、前記不純物遮蔽ポリシリコン膜
を形成する工程は、当該ポリシリコン膜中に酸素又は窒
素を含有させる工程であることを特徴とする。
半導体基板表面にポリシリコンゲート、第１並びに第２
拡散層からなるトランジスタを形成する工程と、表面全
体に層間絶縁膜を形成後、前記トランジスタの一方の拡
散層にコンタクト孔を形成する工程と、前記コンタクト
孔上に第１のポリシリコン膜を形成する工程と、この第
１のポリシリコン膜の上に不純物遮蔽ポリシリコン膜を
形成する工程と、この不純物遮蔽ポリシリコン膜上に高
濃度の不純物を含んだ第２のポリシリコン膜を形成する
工程と、前記コンタクト孔上に、前記第１のポリシリコ
ン膜、前記不純物遮蔽ポリシリコン膜及び前記第２のポ
リシリコン膜を区画する工程と、前記第１のポリシリコ
ン膜、前記不純物遮蔽ポリシリコン膜及び前記第２のポ
リシリコン膜を包むように容量絶縁膜を形成する工程
と、この容量絶縁膜上に第３のポリシリコン膜を形成す
る工程とから構成され、前記不純物遮蔽ポリシリコン膜
を形成する工程は、当該ポリシリコン膜中に酸素又は窒
素を含有させる工程であることを特徴とする。
【００１３】
【作用】キャパシタの一方の対極となるポリシリコン層
を３層構造とし、容量絶縁膜に接する高濃度の不純物を
含有する一方のポリシリコン膜と拡散層に接する他方の
ポリシリコン膜との間に不純物遮蔽ポリシリコン膜、例
えば酸素又は窒素を含有するポリシリコン膜を設けたこ
とにより、一方のポリシリコン膜中の不純物の基板への
しみ出しを防止することができ、充分な量の不純物をポ
リシリコン膜中に含有させることができる。
を３層構造とし、容量絶縁膜に接する高濃度の不純物を
含有する一方のポリシリコン膜と拡散層に接する他方の
ポリシリコン膜との間に不純物遮蔽ポリシリコン膜、例
えば酸素又は窒素を含有するポリシリコン膜を設けたこ
とにより、一方のポリシリコン膜中の不純物の基板への
しみ出しを防止することができ、充分な量の不純物をポ
リシリコン膜中に含有させることができる。
【００１４】
【実施例】次に本発明を図面を参照して説明する。図１
は、本発明の一実施例の半導体装置の平面図（ａ）及び
ＡＡ´における縦断面図（ｂ）であり、図２から図６は
その製造方法を示す。
は、本発明の一実施例の半導体装置の平面図（ａ）及び
ＡＡ´における縦断面図（ｂ）であり、図２から図６は
その製造方法を示す。
【００１５】ここでは、図２以降を先に説明する。先
ず、図２に示すように、Ｐ型で比抵抗１０〜１５Ω・ｃ
ｍの半導体基板１上にＬＯＣＯＳ法により窒化膜をマス
クとしてホウ素を１００ｋｅＶ、８Ｅ１２個／ｃｍ2 注
入後、９８０℃のウェット酸化によって、素子分離用フ
ィールド酸化膜３を約０．６μｍ形成し、同時にその下
にＰ+ 拡散層２を形成する。そして、９００℃のウェッ
ト酸化によって、約２００オングストロームの酸化シリ
コン膜を形成し、その上にポリシリコン膜を約０．３μ
ｍ堆積する。
ず、図２に示すように、Ｐ型で比抵抗１０〜１５Ω・ｃ
ｍの半導体基板１上にＬＯＣＯＳ法により窒化膜をマス
クとしてホウ素を１００ｋｅＶ、８Ｅ１２個／ｃｍ2 注
入後、９８０℃のウェット酸化によって、素子分離用フ
ィールド酸化膜３を約０．６μｍ形成し、同時にその下
にＰ+ 拡散層２を形成する。そして、９００℃のウェッ
ト酸化によって、約２００オングストロームの酸化シリ
コン膜を形成し、その上にポリシリコン膜を約０．３μ
ｍ堆積する。
【００１６】次に、ポリシリコン膜の抵抗値を下げるた
めに窒素希釈したＰＯＣｌ3 雰囲気中で熱処理を行い、
ポリシリコン膜にリンを拡散させる。その後、フォトリ
ソグラフィ技術とドライエッチング技術を用いて、ポリ
シリコン膜をパターニングし、ゲート絶縁膜４及びポリ
シリコンゲート５を形成し、これらをマスクとしてヒ素
を３０ｋｅＶ ５Ｅ１５個／ｃｍ2 注入し、窒素雰囲気
中で９００℃、１０分間の熱処理を行いＮ+ 拡散層６を
得る。
めに窒素希釈したＰＯＣｌ3 雰囲気中で熱処理を行い、
ポリシリコン膜にリンを拡散させる。その後、フォトリ
ソグラフィ技術とドライエッチング技術を用いて、ポリ
シリコン膜をパターニングし、ゲート絶縁膜４及びポリ
シリコンゲート５を形成し、これらをマスクとしてヒ素
を３０ｋｅＶ ５Ｅ１５個／ｃｍ2 注入し、窒素雰囲気
中で９００℃、１０分間の熱処理を行いＮ+ 拡散層６を
得る。
【００１７】次に、図３に示すように、ＣＶＤ法により
酸化シリコン膜よりなる約２５００オングストロームの
第１層間絶縁膜７を形成し、フォトリソグラフィ技術と
ドライエッチング技術を用いて、一辺約０．８μｍ角の
容量コンタクト孔８を形成する。
酸化シリコン膜よりなる約２５００オングストロームの
第１層間絶縁膜７を形成し、フォトリソグラフィ技術と
ドライエッチング技術を用いて、一辺約０．８μｍ角の
容量コンタクト孔８を形成する。
【００１８】次に、図４に示すように、全面に、ＣＶＤ
法を用いて、ポリシリコン膜を約３００オングストロー
ム成長し、アルゴン希釈した１％酸素を用いて、約６５
０℃、１分間の酸化を行い、第１蓄積ポリシリコン膜９
の表面層に、ＳｉＯｘ（但し０＜ｘ≦２）からなる酸素
含有ポリシリコン膜１０を形成する。
法を用いて、ポリシリコン膜を約３００オングストロー
ム成長し、アルゴン希釈した１％酸素を用いて、約６５
０℃、１分間の酸化を行い、第１蓄積ポリシリコン膜９
の表面層に、ＳｉＯｘ（但し０＜ｘ≦２）からなる酸素
含有ポリシリコン膜１０を形成する。
【００１９】次に、図５に示すように、全面にポリシリ
コン膜約０．４μｍ堆積し、抵抗値を下げるために窒素
希釈したＰＯＣｌ3 雰囲気中で、８５０℃、約３０分間
熱処理を行い、リファレンス用シリコン基板の層抵抗が
４０Ω／□となるように、ポリシリコン膜にリンを拡散
させる。そして、フォトリソグラフィ技術とドライエッ
チング技術を用いて、第１蓄積ポリシリコン膜９、その
上に、酸素含有ポリシリコン膜１０、更にその上に、第
２蓄積ポリシリコン膜１１を形成する。
コン膜約０．４μｍ堆積し、抵抗値を下げるために窒素
希釈したＰＯＣｌ3 雰囲気中で、８５０℃、約３０分間
熱処理を行い、リファレンス用シリコン基板の層抵抗が
４０Ω／□となるように、ポリシリコン膜にリンを拡散
させる。そして、フォトリソグラフィ技術とドライエッ
チング技術を用いて、第１蓄積ポリシリコン膜９、その
上に、酸素含有ポリシリコン膜１０、更にその上に、第
２蓄積ポリシリコン膜１１を形成する。
【００２０】ここで、第２蓄積ポリシリコン膜を形成す
る方法として、窒素希釈したＰＯＣｌ3 雰囲気中で熱処
理を行う他に次の方法がある。即ち、第２の方法とし
て、リンを添加しながらポリシリコン膜を堆積する方
法、第３の方法として、ポリシリコン膜を堆積後に、全
面にリンを注入し、熱処理を行う方法、第４の方法とし
て、ポリシリコン膜を堆積後、フォトリソグラフィ技術
とドライエッチング技術を用いて、容量用対極部を形成
した後に、全面にリンを注入し、熱処理を行う方法があ
る。
る方法として、窒素希釈したＰＯＣｌ3 雰囲気中で熱処
理を行う他に次の方法がある。即ち、第２の方法とし
て、リンを添加しながらポリシリコン膜を堆積する方
法、第３の方法として、ポリシリコン膜を堆積後に、全
面にリンを注入し、熱処理を行う方法、第４の方法とし
て、ポリシリコン膜を堆積後、フォトリソグラフィ技術
とドライエッチング技術を用いて、容量用対極部を形成
した後に、全面にリンを注入し、熱処理を行う方法があ
る。
【００２１】次に、図６に示すように、全面に窒化シリ
コン膜を約１００オングストローム堆積し、耐圧を向上
させるために水素と酸素を１：１に混合した雰囲気中で
９００℃、１５分間の窒化膜酸化を行い、容量用絶縁膜
を形成する。その上で、ポリシリコン膜を約０．１５μ
ｍ堆積し、抵抗値を下げる目的でリン拡散を行う。そし
て、フォトリソグラフィ技術とドライエッチング技術を
用いて、デジット用コンタクト部を除いて、容量絶縁膜
１２及び容量ポリシリコン膜１３を得る。
コン膜を約１００オングストローム堆積し、耐圧を向上
させるために水素と酸素を１：１に混合した雰囲気中で
９００℃、１５分間の窒化膜酸化を行い、容量用絶縁膜
を形成する。その上で、ポリシリコン膜を約０．１５μ
ｍ堆積し、抵抗値を下げる目的でリン拡散を行う。そし
て、フォトリソグラフィ技術とドライエッチング技術を
用いて、デジット用コンタクト部を除いて、容量絶縁膜
１２及び容量ポリシリコン膜１３を得る。
【００２２】最後に、図１に示すように、全面にＣＶＤ
法を用いて、ホウ素とリンを含有した酸化シリコンを堆
積させ、窒素雰囲気中で９００℃、３０分間の熱処理を
行うことで平坦化を行い、第２層間絶縁膜１４を形成す
る。次にフォトグラフィ技術とドライエッチング技術を
用いて、デジット用コンタクト孔１５を形成し、スパッ
タ法及びフォトリソグラフィ技術とドライエッチング技
術を用いて、デジット配線１６を形成する。
法を用いて、ホウ素とリンを含有した酸化シリコンを堆
積させ、窒素雰囲気中で９００℃、３０分間の熱処理を
行うことで平坦化を行い、第２層間絶縁膜１４を形成す
る。次にフォトグラフィ技術とドライエッチング技術を
用いて、デジット用コンタクト孔１５を形成し、スパッ
タ法及びフォトリソグラフィ技術とドライエッチング技
術を用いて、デジット配線１６を形成する。
【００２３】このように、第２蓄積ポリシリコン膜１１
へ充分にリンの拡散を行ったとしても不純物遮蔽ポリシ
リコン膜として、酸素含有ポリシリコン膜１０の介在に
よって、Ｎ+ 拡散層６へのリンのしみ出しを抑えられ
る。
へ充分にリンの拡散を行ったとしても不純物遮蔽ポリシ
リコン膜として、酸素含有ポリシリコン膜１０の介在に
よって、Ｎ+ 拡散層６へのリンのしみ出しを抑えられ
る。
【００２４】上述した本発明に係わる実施例の説明にお
いては、第１蓄積ポリシリコン膜９の表面層に、アルゴ
ン希釈した酸素を用いて、酸素含有ポリシリコン膜１０
を形成したが、この酸素含有ポリシリコン膜１０は不純
物遮蔽ポリシリコン膜として機能するものであれば、酸
素含有に限定するものではなく、アルゴン希釈した酸素
の代わりに窒素あるいはアンモニア等を用いて、窒素含
有ポリシリコン膜を形成しても同様な結果が得られる。
また、半導体基板がＮ型であり、拡散層がＰ+型である
場合には、高濃度の不純物としてボロンを用いても良
い。
いては、第１蓄積ポリシリコン膜９の表面層に、アルゴ
ン希釈した酸素を用いて、酸素含有ポリシリコン膜１０
を形成したが、この酸素含有ポリシリコン膜１０は不純
物遮蔽ポリシリコン膜として機能するものであれば、酸
素含有に限定するものではなく、アルゴン希釈した酸素
の代わりに窒素あるいはアンモニア等を用いて、窒素含
有ポリシリコン膜を形成しても同様な結果が得られる。
また、半導体基板がＮ型であり、拡散層がＰ+型である
場合には、高濃度の不純物としてボロンを用いても良
い。
【００２５】
【発明の効果】以上説明したように、本発明は、第２蓄
積ポリシリコン膜に充分にリンを拡散でき、その結果、
第２蓄積ポリシリコン膜が容量ポリシリコン膜より高電
位の場合に、第２蓄積ポリシリコン膜表面上の空乏層幅
が薄くなり、真の容量に直列に入った空乏層容量が大き
くなり、全体の容量が下がらないという利点がある。
積ポリシリコン膜に充分にリンを拡散でき、その結果、
第２蓄積ポリシリコン膜が容量ポリシリコン膜より高電
位の場合に、第２蓄積ポリシリコン膜表面上の空乏層幅
が薄くなり、真の容量に直列に入った空乏層容量が大き
くなり、全体の容量が下がらないという利点がある。
【００２６】また、不純物遮蔽ポリシリコン膜を介在さ
せることで、第２蓄積ポリシリコン膜に充分にリンを拡
散しても、Ｎ+ 拡散層を通して基板へのリンの拡散を抑
えることができ、コンタクト近傍のトランスファトラン
ジスタのしきい値電圧及び隣接セル間のリークに影響を
与えないという利点がある。
せることで、第２蓄積ポリシリコン膜に充分にリンを拡
散しても、Ｎ+ 拡散層を通して基板へのリンの拡散を抑
えることができ、コンタクト近傍のトランスファトラン
ジスタのしきい値電圧及び隣接セル間のリークに影響を
与えないという利点がある。
【図１】本発明の一実施例に係わる半導体装置の完成図
であり、図（ａ）はその平面図、図（ｂ）はその断面図
である。
であり、図（ａ）はその平面図、図（ｂ）はその断面図
である。
【図２】図１に示した本発明に係わる一実施例の第１の
製造工程を示す図で、図（ａ）はその平面図、図（ｂ）
はその断面図である。
製造工程を示す図で、図（ａ）はその平面図、図（ｂ）
はその断面図である。
【図３】図１に示した本発明に係わる一実施例の第２の
製造工程を示す図で、図（ａ）はその平面図、図（ｂ）
はその断面図である。
製造工程を示す図で、図（ａ）はその平面図、図（ｂ）
はその断面図である。
【図４】図１に示した本発明に係わる一実施例の第３の
製造工程を示す図で、図（ａ）はその平面図、図（ｂ）
はその断面図である。
製造工程を示す図で、図（ａ）はその平面図、図（ｂ）
はその断面図である。
【図５】図１に示した本発明に係わる一実施例の第４の
製造工程を示す図で、図（ａ）はその平面図、図（ｂ）
はその断面図である。
製造工程を示す図で、図（ａ）はその平面図、図（ｂ）
はその断面図である。
【図６】図１に示した本発明に係わる一実施例の第５の
製造工程を示す図で、図（ａ）はその平面図、図（ｂ）
はその断面図である。
製造工程を示す図で、図（ａ）はその平面図、図（ｂ）
はその断面図である。
【図７】従来の半導体装置の第１の製造工程を示す図
で、図（ａ）はその平面図、図（ｂ）はその断面図であ
る。
で、図（ａ）はその平面図、図（ｂ）はその断面図であ
る。
【図８】従来の半導体装置の第２の製造工程を示す図
で、図（ａ）はその平面図、図（ｂ）はその断面図であ
る。
で、図（ａ）はその平面図、図（ｂ）はその断面図であ
る。
【図９】従来の半導体装置の第３の製造工程を示す図
で、図（ａ）はその平面図、図（ｂ）はその断面図であ
る。
で、図（ａ）はその平面図、図（ｂ）はその断面図であ
る。
【図１０】従来の半導体装置を示す図で、図（ａ）はそ
の平面図、図（ｂ）はその断面図である。
の平面図、図（ｂ）はその断面図である。
１…半導体基板 ４…ゲート絶縁膜 ５…ポリシリコンゲート ６…Ｎ+ 拡散層 ９…第１蓄積ポリシリコン膜 １０…酸素含有ポリシリコン膜 １１…第２蓄積ポリシリコン膜 １２…容量絶縁膜 １３…容量ポリシリコン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8242 H01L 27/108
Claims (8)
- 【請求項１】 ゲート絶縁膜とその上にポリシリコンゲ
ート、及びその両側の半導体基板表面上に拡散層を備え
たトランジスタ部を有する半導体装置において、前記拡
散層の内一方の拡散層上に形成された第１のポリシリコ
ン膜、さらに前記第１のポリシリコン膜上に形成された
不純物遮蔽ポリシリコン膜、さらに前記不純物遮蔽ポリ
シリコン膜上に形成された高濃度の不純物を含んだ第２
のポリシリコン膜からなるキャパシタの第１の対極部
と、前記第２のポリシリコン膜上に形成された容量絶縁
膜と、この容量絶縁膜上に形成された第３のポリシリコ
ン膜からなるキャパシタの第２の対極部とからなるキャ
パシタを具備し、前記不純物遮蔽ポリシリコン膜は、酸
素又は窒素を含有していることを特徴とする半導体装
置。 - 【請求項２】 前記半導体基板がＰ型であり、前記拡散
層がＮ + 型であり、更に前記高濃度の不純物をリン又は
ヒ素とすることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記第２のポリシリコン膜のリンの濃度
をリファレンス用シリコン基板の層抵抗が５０Ω／□以
下、３０Ω／□以上になる如く設定することを特徴とす
る請求項１又は２記載の半導体装置。 - 【請求項４】 前記半導体基板がＮ型であり、前記拡散
層がＰ + 型であり、更に前記高濃度の不純物をボロンと
することを特徴とする請求項１記載の半導体装置。 - 【請求項５】 半導体基板表面にポリシリコンゲート、
第１並びに第２拡散層からなるトランジスタを形成する
工程と、表面全体に層間絶縁膜を形成後、前記トランジ
スタの一方の拡散層にコンタクト孔を形成する工程と、
前記コンタクト孔上に第１のポリシリコン膜を形成する
工程と、この第１のポリシリコン膜の上に不純物遮蔽ポ
リシリコン膜を形成する工程と、この不純物遮蔽ポリシ
リコン膜上に高濃度の不純物を含んだ第２のポリシリコ
ン膜を形成する工程と、前記コンタクト孔上に、前記第
１のポリシリコン膜、前記不純物遮蔽ポリシリコン膜及
び前記第２のポリシリコン膜を区画する工程と、前記第
１のポリシリコン膜、前記不純物遮蔽ポリシリコン膜及
び前記第２のポリシリコン膜を包むように容量絶縁膜を
形成する工程と、この容量絶縁膜上に第３のポリシリコ
ン膜を形成する工程とを具備し、前記不純物遮蔽ポリシ
リコン膜を形成する工程は、当該ポリシリコン膜中に酸
素又は窒素を含有させる工程であることを特徴とする半
導体装置の製造方法。 - 【請求項６】 前記半導体基板がＰ型であり、前記第１
並びに第２拡散層がＮ + 型であり、前記高濃度の不純物
はリン又はヒ素であることを特徴とする請求項５記載の
半導体装置の製造方法。 - 【請求項７】 前記第２のポリシリコン膜のリンの濃度
をリファレンス用シリコン基板の層抵抗が５０Ω／□以
下、３０Ω／□以上になる如くすることを特徴とする請
求項５又は６記載の半導体装置の製造方法。 - 【請求項８】 前記半導体基板がＮ型であり、前記第１
並びに第２拡散層がＰ + 型であり、前記高濃度の不純物
はボロンであることを特徴とする請求項５記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074082A JP2828125B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4074082A JP2828125B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275617A JPH05275617A (ja) | 1993-10-22 |
| JP2828125B2 true JP2828125B2 (ja) | 1998-11-25 |
Family
ID=13536897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4074082A Expired - Fee Related JP2828125B2 (ja) | 1992-03-30 | 1992-03-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2828125B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812926B2 (ja) * | 1988-12-06 | 1996-02-07 | 財団法人工業技術研究院 | 薄膜電界効果トランジスタの製造方法 |
| JPH0493068A (ja) * | 1990-08-08 | 1992-03-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
-
1992
- 1992-03-30 JP JP4074082A patent/JP2828125B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275617A (ja) | 1993-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5475240A (en) | Contact structure of an interconnection layer for a semiconductor device and a multilayer interconnection SRAM | |
| JPH0365905B2 (ja) | ||
| JPH08250677A (ja) | 半導体記憶装置及びその製造方法 | |
| US5106774A (en) | Method of making trench type dynamic random access memory device | |
| JPS6155258B2 (ja) | ||
| JPH0715949B2 (ja) | Ｄｒａｍセル及びその製造方法 | |
| US5116775A (en) | Method of producing semiconductor memory device with buried barrier layer | |
| US5286666A (en) | Method of producing semiconductor memory device | |
| JPH0279462A (ja) | 半導体記憶装置 | |
| JP2828125B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0347588B2 (ja) | ||
| JP2908146B2 (ja) | 半導体装置およびその製造方法 | |
| JPH06209088A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0750745B2 (ja) | 半導体装置 | |
| JPS62213273A (ja) | ダイナミツクランダムアクセスメモリ | |
| JPH05235267A (ja) | 半導体装置及びその製造方法 | |
| JPH0329186B2 (ja) | ||
| JP3085687B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2721167B2 (ja) | 半導体記憶装置 | |
| JP3050989B2 (ja) | 半導体素子の製造方法 | |
| JP2534776B2 (ja) | Ｓｄｈｔ構造を有するｄｒａｍセル及びその製造方法 | |
| JP3039475B2 (ja) | 半導体装置およびその製造方法 | |
| JP2846055B2 (ja) | 半導体装置の製造方法 | |
| JP2846306B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2889682B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980819 |
|
| LAPS | Cancellation because of no payment of annual fees |