JPH0812926B2 - 薄膜電界効果トランジスタの製造方法 - Google Patents
薄膜電界効果トランジスタの製造方法Info
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- JPH0812926B2 JPH0812926B2 JP1196440A JP19644089A JPH0812926B2 JP H0812926 B2 JPH0812926 B2 JP H0812926B2 JP 1196440 A JP1196440 A JP 1196440A JP 19644089 A JP19644089 A JP 19644089A JP H0812926 B2 JPH0812926 B2 JP H0812926B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、薄膜電界効果トランジスタの製造方法に関
し、特に、低スレショルド電圧の薄膜電界効果トランジ
スタの製造方法に関する。
し、特に、低スレショルド電圧の薄膜電界効果トランジ
スタの製造方法に関する。
［従来の技術］ 高抵抗特性を有するポリシリコンは、スタティック・
ランダム・アクセス・メモリ（SRAM）に高記憶密度と低
消費電力特性を持たせることができるが、結晶粒界中の
高濃度のドーパントが高い拡散係数を有するために、ポ
リシリコン薄膜を抵抗器として用いた場合に、該抵抗器
を小型化することができなかった。
ランダム・アクセス・メモリ（SRAM）に高記憶密度と低
消費電力特性を持たせることができるが、結晶粒界中の
高濃度のドーパントが高い拡散係数を有するために、ポ
リシリコン薄膜を抵抗器として用いた場合に、該抵抗器
を小型化することができなかった。
このような問題点を解決して、薄膜抵抗器を小型化す
ることができる技術が、R.Sakto著の「A Novel Scaled
Down Oxygen Implanted Polysilicon Resistor for fut
ure static RAMs」（IEEE International Electron Dev
ices Meeting Proceedings 1986）に開示されており、
この文献には、酸素を注入することにより、薄膜抵抗器
を小型化しようとする技術が開示されている。
ることができる技術が、R.Sakto著の「A Novel Scaled
Down Oxygen Implanted Polysilicon Resistor for fut
ure static RAMs」（IEEE International Electron Dev
ices Meeting Proceedings 1986）に開示されており、
この文献には、酸素を注入することにより、薄膜抵抗器
を小型化しようとする技術が開示されている。
また、T.Ohzone著の「Ion−implanted Thin Polycrys
tal−line Silicon High−Value Resistors for High D
ensity Poly−lood Static RAM Applications」（IEEE
Transaction on Electron Devices Vol.ED−32 1985、
９）文献には、酸素をポリシリコン層に注入することに
より、高熱処理後の結晶粒界でのドーパント（例えば、
ヒ素）の拡散速度が急減されることが開示されている。
tal−line Silicon High−Value Resistors for High D
ensity Poly−lood Static RAM Applications」（IEEE
Transaction on Electron Devices Vol.ED−32 1985、
９）文献には、酸素をポリシリコン層に注入することに
より、高熱処理後の結晶粒界でのドーパント（例えば、
ヒ素）の拡散速度が急減されることが開示されている。
T.Ohzoneはまた、「An 8K×8Bit Static MOS RAM Fab
ricated by N−MOS/N−Well CMOS Technology」（IEEE
Jornal of Solid State Circuit,Vol.SC−15,P.854−86
1,1980,10）において、ポリシリコン薄膜トランジスタ
を小型化し、かつできるだけ低いスレッショルド電圧を
保有させることが、高記憶密度と高演算速度を有する３
次元集積回路を実現する場合の必要条件であると記載
し、薄膜トランジスタの小型化及び低スレッショルド化
の必要性を述べている。
ricated by N−MOS/N−Well CMOS Technology」（IEEE
Jornal of Solid State Circuit,Vol.SC−15,P.854−86
1,1980,10）において、ポリシリコン薄膜トランジスタ
を小型化し、かつできるだけ低いスレッショルド電圧を
保有させることが、高記憶密度と高演算速度を有する３
次元集積回路を実現する場合の必要条件であると記載
し、薄膜トランジスタの小型化及び低スレッショルド化
の必要性を述べている。
［発明が解決しようとする課題］ ところが、T.Ohzoneが提案した方法で酸素を注入した
場合、ポリシリコン薄膜抵抗器を小型化する効果を奏す
ることができるが、低スレッショルド電圧のポリシリコ
ン薄膜電界効果トランジスタの場合は、その製造が容易
ではないという問題点があった。すなわち、T.Ohzoneが
提案した方法によれば、製造されるポリシリコン薄膜電
界効果トランジスタのスレッショルド電圧が高くなって
しまうので、それを解消してスレッショルド電圧を低く
抑えるためには、ポリシリコン薄膜電界効果トランジス
タの製造時に抵抗領域に酸素を注入する時点で、該トラ
ンジスタを遮蔽する必要があった。したがって、スレッ
ショルド電圧を所定レベルに抑えるためには、多くのモ
ノリングラフィックプロセスを必要とし、ポリシリコン
薄膜電界効果トランジスタの製造が容易ではなかった。
場合、ポリシリコン薄膜抵抗器を小型化する効果を奏す
ることができるが、低スレッショルド電圧のポリシリコ
ン薄膜電界効果トランジスタの場合は、その製造が容易
ではないという問題点があった。すなわち、T.Ohzoneが
提案した方法によれば、製造されるポリシリコン薄膜電
界効果トランジスタのスレッショルド電圧が高くなって
しまうので、それを解消してスレッショルド電圧を低く
抑えるためには、ポリシリコン薄膜電界効果トランジス
タの製造時に抵抗領域に酸素を注入する時点で、該トラ
ンジスタを遮蔽する必要があった。したがって、スレッ
ショルド電圧を所定レベルに抑えるためには、多くのモ
ノリングラフィックプロセスを必要とし、ポリシリコン
薄膜電界効果トランジスタの製造が容易ではなかった。
したがって、本発明の目的は、ドーパントが結晶粒界
に沿って高濃度にドーピングされた高濃度ドープド領域
からドーピングされてない未ドープト層へ拡散すること
を阻止することにより、余計なモノリングラフィックプ
ロセスを必要とすることなく、小型でかつスレッショル
ド電圧が低いポリシリコン薄膜電界効果トランジスタを
製造する方法を提供することである。
に沿って高濃度にドーピングされた高濃度ドープド領域
からドーピングされてない未ドープト層へ拡散すること
を阻止することにより、余計なモノリングラフィックプ
ロセスを必要とすることなく、小型でかつスレッショル
ド電圧が低いポリシリコン薄膜電界効果トランジスタを
製造する方法を提供することである。
［課題を解決するための課題］ 上記目的を達成するため、本発明の多結晶半導体から
なる薄膜電界効果トランジスタの製造方法においては、
（ａ）第１の層を絶縁基板の上に形成するステップと、
（ｂ）第１の層を高濃度にドーピングするステップと、
（ｃ）薄膜電界効果トランジスタのソース及びドレイン
電極領域を構成する部分を残して第１の層を除去するス
テップと、（ｄ）第１の層からドーパントの外方への拡
散を阻止するため、該第１の層の粒界表面と反応して該
第１の層に拡散阻止領域を形成するように、該第１の層
に酸素または窒素を用いてガス処理を施すステップと、
（ｅ）薄膜電界効果トランジスタのチャンネルを提供す
るための、ドーピングされてなくかつガス処理が施され
てない第２の層を形成するステップと、（ｆ）第２の層
の上に、絶縁層を介して電界効果トランジスタのゲート
電極を形成するステップとからなることを特徴としてい
る。
なる薄膜電界効果トランジスタの製造方法においては、
（ａ）第１の層を絶縁基板の上に形成するステップと、
（ｂ）第１の層を高濃度にドーピングするステップと、
（ｃ）薄膜電界効果トランジスタのソース及びドレイン
電極領域を構成する部分を残して第１の層を除去するス
テップと、（ｄ）第１の層からドーパントの外方への拡
散を阻止するため、該第１の層の粒界表面と反応して該
第１の層に拡散阻止領域を形成するように、該第１の層
に酸素または窒素を用いてガス処理を施すステップと、
（ｅ）薄膜電界効果トランジスタのチャンネルを提供す
るための、ドーピングされてなくかつガス処理が施され
てない第２の層を形成するステップと、（ｆ）第２の層
の上に、絶縁層を介して電界効果トランジスタのゲート
電極を形成するステップとからなることを特徴としてい
る。
本発明においては、２層の多結晶半導体構成を使用し
ており、高濃度にドーピングされた第１の層はソース及
びドレイン電極を形成するための電極領域（コンタクト
領域）として用いられ、ドーピングされてない第２の層
は薄膜電界効果トランジスタのチャンネル層として用い
られ、そのスレッショルド電圧を比較的低くすることが
できる。
ており、高濃度にドーピングされた第１の層はソース及
びドレイン電極を形成するための電極領域（コンタクト
領域）として用いられ、ドーピングされてない第２の層
は薄膜電界効果トランジスタのチャンネル層として用い
られ、そのスレッショルド電圧を比較的低くすることが
できる。
［実施例］ 第１図には、本発明の製造方法によって形成される２
層ポリシリコン薄膜電界効果トランジスタの縦断面図が
示されている。高濃度にドーピングされたポリシリコン
層（高濃度ドープドポリシリコン層）１は、ソース及び
ドレイン電極として用いられ、ドーピングされてないポ
リシリコン層（未ドープドポリシリコン層）２は、チャ
ンネル領域を構成する。基板３は、任意の絶縁体で形成
されており、ポリシリコン層１を該基板３の上に形成し
てから、ポリシリコン層２を形成する。さらに、ポリシ
リコン層２の上に、ゲート絶縁層４を介してゲート電極
が形成されている。
層ポリシリコン薄膜電界効果トランジスタの縦断面図が
示されている。高濃度にドーピングされたポリシリコン
層（高濃度ドープドポリシリコン層）１は、ソース及び
ドレイン電極として用いられ、ドーピングされてないポ
リシリコン層（未ドープドポリシリコン層）２は、チャ
ンネル領域を構成する。基板３は、任意の絶縁体で形成
されており、ポリシリコン層１を該基板３の上に形成し
てから、ポリシリコン層２を形成する。さらに、ポリシ
リコン層２の上に、ゲート絶縁層４を介してゲート電極
が形成されている。
第２図には、本発明の製造方法の要部すなわち特徴部
分が示されている。第２図に基づいて本発明の製造方法
を説明すると、基板３の上にポリシリコン層を形成し
て、該ポリシリコン層を、ヒ素、リンまたはホウ素をド
ーパントとして用いて、高濃度にドーピングし、高濃度
ドープドポリシリコン層１を形成する。そして、第２図
（ａ）に示すように、薄膜電界効果トランジスタのソー
ス及びドレイン電極領域を構成する部分を残して高濃度
ドープドポリシリコン層１を除去する。ドーピング前の
ポリシリコン層の基板３上への形成は、低圧化学気相成
長法（LPCVD）により約610℃の温度で行われる。
分が示されている。第２図に基づいて本発明の製造方法
を説明すると、基板３の上にポリシリコン層を形成し
て、該ポリシリコン層を、ヒ素、リンまたはホウ素をド
ーパントとして用いて、高濃度にドーピングし、高濃度
ドープドポリシリコン層１を形成する。そして、第２図
（ａ）に示すように、薄膜電界効果トランジスタのソー
ス及びドレイン電極領域を構成する部分を残して高濃度
ドープドポリシリコン層１を除去する。ドーピング前の
ポリシリコン層の基板３上への形成は、低圧化学気相成
長法（LPCVD）により約610℃の温度で行われる。
次に、第２図（ｂ）に示すように、高濃度ドープドポ
リシリコン層１に酸素を用いてガス処理を施す。該ガス
処理は、約400〜500℃の温度で約５〜10分間実行され、
酸素分子７が高濃度ドープドポリシリコン層１の表面及
び結晶粒界６へ拡散される。このガス処理により、高濃
度ドープドポリシリコン層１の粒界表面と反応して該ポ
リシリコン層１に拡散阻止領域を形成する。なお、図
中、酸素分子７はドットで示されており、模式的に格子
で表された結晶粒界６及び高濃度ドープドポリシリコン
層１の表面に拡散される。
リシリコン層１に酸素を用いてガス処理を施す。該ガス
処理は、約400〜500℃の温度で約５〜10分間実行され、
酸素分子７が高濃度ドープドポリシリコン層１の表面及
び結晶粒界６へ拡散される。このガス処理により、高濃
度ドープドポリシリコン層１の粒界表面と反応して該ポ
リシリコン層１に拡散阻止領域を形成する。なお、図
中、酸素分子７はドットで示されており、模式的に格子
で表された結晶粒界６及び高濃度ドープドポリシリコン
層１の表面に拡散される。
その後、第２図（ｃ）に示すように、ドーピングされ
てないポリシリコン層、すなわち未ドープドポリシリコ
ン層２を形成する。このポリシリコン層の形成も、LPCV
D法を用いて実行されるが、この場合は560℃の温度の下
で実行される。形成された未ドープドポリシリコン層２
は、薄膜電界効果トランジスタのチャンネルを提供す
る。高濃度ドープドポリシリコン層１がガス処理されて
いるため、該ポリシリコン層中のドーパントが、酸素分
子の存在により、未ドープドポリシリコン層２に拡散さ
れることがなく、また、酸素分子は未ドープドポリシリ
コン層２が形成された後は、第２図（ｃ）に模式的に示
された位置に留まることになる。
てないポリシリコン層、すなわち未ドープドポリシリコ
ン層２を形成する。このポリシリコン層の形成も、LPCV
D法を用いて実行されるが、この場合は560℃の温度の下
で実行される。形成された未ドープドポリシリコン層２
は、薄膜電界効果トランジスタのチャンネルを提供す
る。高濃度ドープドポリシリコン層１がガス処理されて
いるため、該ポリシリコン層中のドーパントが、酸素分
子の存在により、未ドープドポリシリコン層２に拡散さ
れることがなく、また、酸素分子は未ドープドポリシリ
コン層２が形成された後は、第２図（ｃ）に模式的に示
された位置に留まることになる。
さらにその後、第１図に示されたゲート絶縁層４及び
ゲート電極５が形成され、薄膜電界効果トランジスタが
形成される。
ゲート電極５が形成され、薄膜電界効果トランジスタが
形成される。
第１図に示された薄膜電界効果トランジスタにおい
て、もしも酸素ガスによるガス処理が全く行われていな
ければ、ドーパントは、該トランジスタのドレイン及び
ソース領域、すなわち高濃度ドープドポリシリコン層１
から、チャンネル領域、すなわち未ドープドポリシリコ
ン層２へ侵入してしまうので、スレッショルド電圧が高
くなってしまうが、本発明においては、ガス処理を施し
ているために、チャンネル長の短い薄膜電界効果トラン
ジスタのスレッショルド電圧の上昇を防止することがで
きる。
て、もしも酸素ガスによるガス処理が全く行われていな
ければ、ドーパントは、該トランジスタのドレイン及び
ソース領域、すなわち高濃度ドープドポリシリコン層１
から、チャンネル領域、すなわち未ドープドポリシリコ
ン層２へ侵入してしまうので、スレッショルド電圧が高
くなってしまうが、本発明においては、ガス処理を施し
ているために、チャンネル長の短い薄膜電界効果トラン
ジスタのスレッショルド電圧の上昇を防止することがで
きる。
第３図には、本発明の製造方法によって製造された薄
膜電界効果トランジスタのドレイン電流ID対ゲート電圧
VGの関係を表すグラフが示されている。この例における
トランジスタは、幅が50μｍ、長さが２μｍ、チャンネ
ル層の厚さが0.8μｍである。また、ゲート絶縁層は２
層に形成されており、下層は350Åの二酸化ケイ素（SiO
2）で構成され、上層は300Åの窒化ケイ素（Si3N4）で
ある。
膜電界効果トランジスタのドレイン電流ID対ゲート電圧
VGの関係を表すグラフが示されている。この例における
トランジスタは、幅が50μｍ、長さが２μｍ、チャンネ
ル層の厚さが0.8μｍである。また、ゲート絶縁層は２
層に形成されており、下層は350Åの二酸化ケイ素（SiO
2）で構成され、上層は300Åの窒化ケイ素（Si3N4）で
ある。
第３図のグラフから、ゲート電圧VGが約4Vになると、
ドレイン電流IDが急激に低下していることが分かる。す
なわち、この例においては、スレッショルド電圧は約4V
であり、比較的低レベルのスレッショルド電圧を有する
薄膜電界効果トランジスタが形成されたことが理解でき
る。
ドレイン電流IDが急激に低下していることが分かる。す
なわち、この例においては、スレッショルド電圧は約4V
であり、比較的低レベルのスレッショルド電圧を有する
薄膜電界効果トランジスタが形成されたことが理解でき
る。
なお、本発明における薄膜電界効果トランジスタの製
造方法は、薄膜抵抗器の製造に適用することができる。
すなわち、第２図に関連して説明した製造方法におい
て、ゲート絶縁層４及びゲート電極５を形成しない場
合、電極領域すなわち高濃度ドープドポリシリコン層１
を一対の電極とする薄膜抵抗器を形成することができ
る。
造方法は、薄膜抵抗器の製造に適用することができる。
すなわち、第２図に関連して説明した製造方法におい
て、ゲート絶縁層４及びゲート電極５を形成しない場
合、電極領域すなわち高濃度ドープドポリシリコン層１
を一対の電極とする薄膜抵抗器を形成することができ
る。
第４図には、このようにして形成した薄膜抵抗器の抵
抗率（すなわち、単位長さ当たりの抵抗値）とマスク長
との関係を、酸素を用いたガス処理の時間をパラメータ
として表したグラフを示している。このグラフから、マ
スク長の短い薄膜抵抗器においては、酸素ガス処理の時
間が短くなればなるほど抵抗率がより急激に低下するこ
とが分かる。したがって、マスク長の短い薄膜抵抗器に
おいて、高抵抗率を得る場合には、所定時間以上の酸素
ガス処理が必要になることが分かる。
抗率（すなわち、単位長さ当たりの抵抗値）とマスク長
との関係を、酸素を用いたガス処理の時間をパラメータ
として表したグラフを示している。このグラフから、マ
スク長の短い薄膜抵抗器においては、酸素ガス処理の時
間が短くなればなるほど抵抗率がより急激に低下するこ
とが分かる。したがって、マスク長の短い薄膜抵抗器に
おいて、高抵抗率を得る場合には、所定時間以上の酸素
ガス処理が必要になることが分かる。
なお、上記した説明においては、ガス処理に酸素ガス
を用いているが、窒素ガスを酸素ガスの代わりに用いて
も同様な効果が得られるものである。
を用いているが、窒素ガスを酸素ガスの代わりに用いて
も同様な効果が得られるものである。
［発明の効果］ 本発明は以上のように構成されているので、薄膜電界
効果トランジスタのマスク長が短い場合であっても、ス
レッショルド電圧を比較的低くすることができるので、
薄膜電界効果トランジスタを高密度にかつ容易に形成す
ることができる。
効果トランジスタのマスク長が短い場合であっても、ス
レッショルド電圧を比較的低くすることができるので、
薄膜電界効果トランジスタを高密度にかつ容易に形成す
ることができる。
第１図は、本発明の製造方法を用いて形成した薄膜電界
効果トランジスタの縦断面図である。 第２図は、本発明の製造方法の要部を説明するための説
明図である。 第３図は、本発明の製造方法によって製造された薄膜電
界効果トランジスタのドレイン電流対ゲート電圧の関係
を表すグラフである。 第４図は、本発明の製造方法の要部を適用して製造した
薄膜抵抗器の抵抗率対マスク長の関係を、酸素ガス処理
時間をパラメータとして表したグラフである。
効果トランジスタの縦断面図である。 第２図は、本発明の製造方法の要部を説明するための説
明図である。 第３図は、本発明の製造方法によって製造された薄膜電
界効果トランジスタのドレイン電流対ゲート電圧の関係
を表すグラフである。 第４図は、本発明の製造方法の要部を適用して製造した
薄膜抵抗器の抵抗率対マスク長の関係を、酸素ガス処理
時間をパラメータとして表したグラフである。
Claims (5)
- 【請求項１】多結晶半導体からなる薄膜電界効果トラン
ジスタの製造方法において、 （ａ）第１の層を絶縁基板の上に形成するステップと、 （ｂ）前記第１の層を高濃度にドーピングするステップ
と、 （ｃ）前記薄膜電界効果トランジスタのソース及びドレ
イン電極領域を構成する部分を残して前記第１の層を除
去するステップと、 （ｄ）前記第１の層からドーパントの外方への拡散を阻
止するため、該第１の層の粒界表面と反応して該第１の
層に拡散阻止領域を形成するように、該第１の層に酸素
または窒素を用いてガス処理を施すステップと、 （ｅ）薄膜電界効果トランジスタのチャンネルを提供す
るための、ドーピングされてなくかつガス処理が施され
てない第２の層を形成するステップと、 （ｆ）前記第２の層の上に、絶縁層を介して電界効果ト
ランジスタのゲート電極を形成するステップと からなることを特徴とする薄膜電界効果トランジスタの
製造方法。 - 【請求項２】請求項１記載の製造方法において、前記酸
素によるガス処理は、400℃〜500℃の温度範囲で実行さ
れることを特徴とする薄膜電界効果トランジスタの製造
方法。 - 【請求項３】請求項１記載の製造方法において、前記第
２の層は高抵抗の抵抗値を有しており、前記ソース及び
ドレイン電極領域は接触電極を提供することを特徴とす
る薄膜電界効果トランジスタの製造方法。 - 【請求項４】請求項１記載の製造方法において、前記半
導体はシリコンであることを特徴とする薄膜電界効果ト
ランジスタの製造方法。 - 【請求項５】請求項１記載の製造方法において、前記第
１の層に対するドーパントは、ヒ素、リン、またはホウ
素であることを特徴とする薄膜電界効果トランジスタの
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US28064688A | 1988-12-06 | 1988-12-06 | |
| US280646 | 1988-12-06 |
Publications (2)
| Publication Number | Publication Date |
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Family
ID=23073996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196440A Expired - Lifetime JPH0812926B2 (ja) | 1988-12-06 | 1989-07-28 | 薄膜電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812926B2 (ja) |
Families Citing this family (2)
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|---|---|---|---|---|
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| US6885280B2 (en) * | 2003-01-31 | 2005-04-26 | Fairchild Semiconductor Corporation | High value split poly p-resistor with low standard deviation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880859A (ja) * | 1981-11-10 | 1983-05-16 | Toshiba Corp | 半導体装置 |
| JPS63292665A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | 抵抗負荷型半導体装置 |
Family Cites Families (1)
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-
1989
- 1989-07-28 JP JP1196440A patent/JPH0812926B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5880859A (ja) * | 1981-11-10 | 1983-05-16 | Toshiba Corp | 半導体装置 |
| JPS63292665A (ja) * | 1987-05-25 | 1988-11-29 | Nec Corp | 抵抗負荷型半導体装置 |
Also Published As
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| JPH02174170A (ja) | 1990-07-05 |
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