JP2889682B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体装置に関し、特にSi半導体基板上に
形成するSOI構造に関するものである。

（ロ）従来の技術 一般にDRAMは、１つのトランジスタおよび１つのキャ
パシタから１つのセルが構成されている。このセルは、
キャパシタに畜えられた電荷の有無により情報が記憶さ
れる。

しかし1MDRAM,4MDRAM・・・と情報量が多くなるにつ
れて、前記セルの微細化が進み、この微細化による様々
なリーク電流が発生することで、リフレッシュから次の
リフレッシュまでの電荷の保持が難しくなっている。従
って、安定な動作を行うために、前記キャパシタの値を
ある一定値以上にする必要がある。

そのために、セルは色々な３次元構造が研究されてい
る。その１つとして、スタックトキャパシタ構造が考え
られているが、基板中に入射したα粒子によって発生す
るキャリアがキャパシタに流入して蓄積された情報を破
壊する恐れがあるために、例えば特開平２−83970号公
報のようなSOI構造が考えられている。

第10図はスタックトキャパシタ構造のメモリセルの構
造を示してり、Ｐ型Si半導体基板（31）上にはLOCOS酸
化膜（32）が形成されており、この酸化膜（32）に囲ま
れて薄い酸化膜（33）が形成されている。この酸化膜
（33）にはコンタクト孔（34）が形成され、このコンタ
クト孔を介してSiエピタキシャル層（35）が形成されて
いる。

このエピタキシャル層（35）上のゲート酸化膜（36）
上にはゲート電極（37）が形成され、この電極（37）の
両側にはN⁺型のソース，ドレインが形成されている。こ
のソース，ドレインの一方は、絶縁膜（38）を介してキ
ャパシタの下部電極（39）と接続され、誘電体薄膜（4
0）を介して上層に上部電極（41）が形成されている。
またビット線（43）が絶縁膜（38），（42）を介してソ
ース，ドレインの他方にコンタクトしている。

（ハ）発明が解決しようとする課題 以上の構成であるために、本構成は、α線が半導体基
板（31）に入射しても、下部電極（39）のコンタクト下
には絶縁膜（33）が形成されているために、α線により
発生するキャリアはキャパシタに流入しなくなり、ソフ
トエラーに対して強度を増すメリットを有する。またチ
ャンネル領域にホールが漂い或る電位を生じ、V_tが変化
する等の問題もなくなる。

しかしエピタキシャル層（35）は、コンタクト孔（3
4）の存在により、第10図の如く凹凸を有し、このエピ
タキシャル層（35）にゲートを形成する際に、マスクず
れによってゲートがずれて形成される。例えばソース領
域は絶縁膜（33）上にドレイン領域はコンタクト孔（3
4）上に形成されると、ドレイン領域は下地の半導体基
板（31）まで拡散され、非対称なソース，ドレインを形
成する場合がある。

またコンタクト孔（349の段差によりエピタキシャル
層に欠陥を誘発し，トランジスタ特性を悪化させる恐れ
がある。

（ニ）課題を解決するための手段 本発明は前述した効果を失うことなく、前記問題点を
解決するものであり、半導体基板（２）上の第１の絶縁
膜（４）上に形成された実質的にトランジスタの活性領
域となる第１の半導体層（６）と、 この第１の半導体層（６）上に第２の絶縁膜（８）を
介して形成されたゲート（９）と、 このゲート（９）の下部に対応し、前記第１の半導体
層（４）の側辺からこの第１の半導体層（６）と一体と
なって突出した第２の半導体層（７）と、 前記第２の半導体層（７）が前記半導体基板（２）と
電気的に接続されるれるコンタクトＣを有することで解
決するものである。

（ホ）作用 第１図の様に、トランジスタの活性領域となる第１の
半導体層（６）の下にはコンタクトが設けてないので、
第１の半導体層（６）は平坦に形成できる。

またゲートとなる配線（９）は、第２の半導体層
（７）を覆って形成されるので、この第２の半導体層
（７）にはソース，ドレインを形成できず、コンタクト
Ｃ、この第２の半導体層（７）下に設けてあるので、何
らソース，ドレインの形成には影響を与えない。

（ヘ）実施例 以下に本発明の半導体装置（１）について説明する。

まず第８図を参照しながら本半導体装置の構成につい
て述べてゆく。

図の如く、Ｐ型の半導体基板（２）上には、LOCOS酸
化膜（３）が形成され、のLOCOS酸化膜（３）に囲まれ
た領域には、第１の絶縁膜（４）が形成されている。こ
の第１の絶縁膜（４）上には固層エピタキシャル成長に
より形成された半導体層（５）が形成されている。この
半導体層（５）は、第１図（本半導体装置（１）の概略
平面図）の一点鎖線で示すように突出した舌辺部が設け
られており、主となる４角形の領域が第１の半導体層
（６）で、前記舌辺部が第２の半導体層（７）となり、
これらは、一体の半導体層（５）により構成されてい
る。また第２の半導体層（７）は、前記第１の絶縁膜
（４）に形成された×印で示したコンタクトＣを介して
前記半導体基板（２）に接続されている。ここでコンタ
クトＣは第１図に於て、１つ示してあるが、このコンタ
クトＣと対向する側辺に、別に舌辺部をもうけて、コン
タクトＣを設けてもよい。

続いて前記半導体層（５）の表面には第２の絶縁膜と
なるゲート絶縁膜（８）が形成され、この上層にポリシ
リコンよりなるゲート（９）が形成されている。またゲ
ート（９）をマスクとして半導体層（５））にはA_sイオ
ンが注入されて、ソース、ドレインが形成されている。

更には、上層に第３の絶縁膜となる層間絶縁膜（10）
のSiO₂膜とBPSG膜が設けられ、上層にはソース、ドレイ
ンの一方とコンタクトする下層電極、所謂ストレージ電
極（11）が形成され、このストレージ電極（11）の表面
に誘電体層（12）を介して上層電極、所謂プレート電極
（13）が形成されている。この上層電極の上にはBPSG膜
等の絶縁膜を介して、前記ソース、ドレインの他方と接
続されるビット線（14）が形成されている。

本発明の特徴は、前記コンタクトＣの形成位置にあ
る。前記コンタクトＣは実質的に活性領域となる第１の
半導体層（６）下には形成されていないので、この第１
の半導体層（６）は凹凸もなく平坦に形成できる。その
ためゲート（９）を形成する際にマスクずれが生じても
ソース、ドレインは対象に形成でき、コンタクトが誘発
する欠陥によるトランジスタ劣化もない。

またコンタクトＣは第２のの半導体層（７）の下に形
成され、この上に形成されるゲート（９）は完全にこの
第２の半導体層（７）を覆っているので、ソース、ドレ
インは形成されず、対称なソース、ドレイン形成には何
の影響を与えず、α線により発生するキャリアーを半導
体基板（２）へ流すことが可能となる。

続いて以下に本半導体装置（１）の製造方法を説明す
る。

まず第２図Ａ（第１図のＡ−Ａ線断面図）のように、
Ｐ型の半導体基板（２）を用意して、周知の方法である
LOCOS酸化法によりLOCOS酸化膜（３）を形成し、このLO
COS酸化膜（３）で囲まれた領域表面に約2000Åの第１
の絶縁膜（４）を形成する。

続いて第２図Ｂ（第１図のＢ−Ｂ線断面図）のよう
に、第１の絶縁膜（４）を例えば異方性エッチングして
コンタクトＣを形成する。このコンタクトＣは第１図の
×印で示した領域であり、前記第２の半導体層（７）の
下層に対応する。後、選択エピタキシャル成長により、
前記コンタクトＣにＰ型のSiを埋め込む。

ここでこのコンタクトＣには、ボロンが80KeV、5.0×
10¹²cm^-2の条件で注入され、N₂雰囲気内、900℃、30分
でアニールされる。

続いて、アモルファスシリコンを約1000Åの厚さで形
成し、固相エピタキシャル成長により前記アモルファス
シリコンを単結晶化し、半導体層（５）を形成する。続
いて異方性エッチングにより、この半導体層（５）をエ
ッチングして、第１図１点鎖線の形状に形成する。従っ
て第１の半導体層（６）の中央に舌辺部の第２の半導体
層（７）が付いた形となる。更にボロンを20KeV、3.0×
10¹¹cm^-2の条件で注入する。以上の方法で第３図の形状
となる。

続いて前記半導体層（５）の表面にゲート絶縁膜
（８）を200Å形成し、続いてポリシリコンを約3000Å
形成する。ここでこのポリシリコンには、POCl₃を使
い、約900℃の雰囲気内でリンがドープされ、R_s＝20Ω
／□に設定される。（第４図参照） 更にこの後で、このポリシリコンを異方性エッチング
してゲートを形成する。ここでは第１図の実線で示した
ゲート形状でもよいし、第９図の実線で示したゲート形
状でもよい。続いて、Asを50KeV、5.0×10¹⁵cm^-2の条件
で注入し、N₂雰囲気内で900℃、30分のアニールを行
い、ソース、ドレインを形成する。（第５図Ａを参照） この状態の第１図Ｂ−Ｂ線に対応する断面図を第５図
Ｂに示す。従って半導体層（５）が半導体基板（２）に
接続されていることが分かる。

続いて、半導体基板全面に層間絶縁膜である第３の絶
縁膜（10）を形成する。ここでは、例えばLPCVD法で約3
000ÅのSiO₂膜を形成し、更にその上にBPSG膜を約6000
Å形成する。その後、前記ソース、ドレインの一方が露
出したコンタクトを形成し、キャパシタの下層電極（1
1）を形成する。（第６図参照） 少なくともこの下層電極（11）を覆うように誘電体薄
膜（12）を形成し、更にその上に上層電極（13）を形成
する。（第７図参照） 最後に層間絶縁膜を形成した後で、ビット線（14）を
形成する。

ここで第１図で示すゲート（９）は、第２の半導体層
（７）の幅よりも大きく形成されている。これは、幅の
狭いゲートを形成すると、この第２の半導体層（７）内
にソース、ドレインが形成されマスク合わせによっては
対称なソース、ドレイン構造とならない恐れがあるため
である。しかし、第１図のゲート配線に於て、幅を大き
く設定すると、IC全体の集積度が低下するために、例え
ば第９図のように第２の半導体層（７）に対応するゲー
トのみを大きく形成し、第１図の構造よりも更に集積度
の向上を達成できる。

本願は、スタックトキャパシタ構造で説明したが、通
常のトランジスタにおいても応用が可能であることはい
うまでもない。

（ト）発明の効果 以上の説明からも明らかなように、トランジスタの活
性領域となる第１の半導体層の下にはコンタクトが設け
てないので、第２の半導体層は平坦に形成できる。また
ゲートとなる配線は、第２の半導体層を覆って形成され
るので、この第２の半導体層にはソース，ドレインを形
成できず、コンタクトは、この第２の半導体層下に設け
てあるので、何らソース，ドレインの形成には影響を与
えない。

従って基板電位を印加できるSOI構造のトランジスタ
がセルフアラインで形成でき、ソース、ドレインを対称
な構造にできる。

またコンタクトＣは、トランジスタの活性領域に形成
されないので、欠陥を誘発してトランジスタ特性の劣化
を招くこともない。

【図面の簡単な説明】

第１図は、本発明の半導体装置の概略平面図、第２図Ａ
乃至第８図は本半導体装置の製造方法を示す断面図、第
９図は、本発明の他の実施例を示す概略平面図、第10図
は、従来の半導体装置の断面図である。

フロントページの続き (56)参考文献 特開 昭62−104173（ＪＰ，Ａ) 特開 昭61−139068（ＪＰ，Ａ) 特開 昭60−189964（ＪＰ，Ａ) 特開 昭63−241967（ＪＰ，Ａ) 特開 平３−208373（ＪＰ，Ａ) 特開 昭57−7161（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/12 H01L 29/78 H01L 29/786

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に形成されたSOI構造のトラ
   ンジスタであって、 前記半導体基板上の第１の絶縁膜上に形成された実質的
   に前記トランジスタの活性領域となる第１の半導体層
   と、 この第１の半導体層上に第２の絶縁膜を介して形成され
   たゲートと、 このゲートの下部に対応し、前記第１の半導体層の側辺
   からこの第１の半導体層と一体となって突出した第２の
   半導体層と、 前記第２の半導体層が前記半導体基板と電気的に接続さ
   れるコンタクトとを少なくとも１つ有することを特徴と
   した半導体装置。
2. 【請求項２】前記ゲートとなる配線の幅は、前記第２の
   半導体層全体を覆う幅に形成されることを特徴とした請
   求項第１項記載の半導体装置。
3. 【請求項３】前記ゲートとなる配線の幅は、実質的に前
   記第２の半導体層の幅よりも小さく形成され、前記第２
   の半導体層に対応するゲートは、前記第２の半導体層全
   体を覆うことを特徴とした請求項第１項記載の半導体装
   置。
4. 【請求項４】一導電型の半導体基板と、 この半導体基板上に形成された厚い酸化膜と、 この厚い酸化膜に囲まれて形成されこの厚い酸化膜より
   薄く形成された第１の絶縁膜と、 この第１の絶縁膜上に形成予定のトランジスタの活性領
   域となる第１の半導体層と、 この第１の半導体層の側辺中央に、前記第１の半導体層
   と一体となって突出した第２の半導体層と、 前記第２の半導体層に対応する前記第１の絶縁膜に形成
   された少なくとも１つのコンタクトと、 この第１の半導体および第２の半導体表面を覆う第２の
   絶縁膜と、 前記コンタクト上を通過し、実質的に前記第１の半導体
   層の中央に形成された前記トランジスタのゲートとなる
   配線と、 前記配線、前記第１の半導体層および第２の半導体層を
   少なくとも覆う第３の絶縁膜を介して形成された前記ト
   ランジスタのソースおよびドレインにコンタクトする電
   極とを備えたことを特徴とした半導体装置。
5. 【請求項５】前記ゲートとなる配線の幅は、前記第２の
   半導体層全体を覆う幅に形成されることを特徴とした請
   求項第４項記載の半導体装置。
6. 【請求項６】前記ゲートとなる配線の幅は、実質的に前
   記第２の半導体層の幅よりも小さく形成され、前記第２
   の半導体層に対応するゲートは、前記第２の半導体層全
   体を覆うことを特徴とした請求項第４項記載の半導体装
   置。