KR20030050998A - 수직형 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 전기적 특성과 신뢰성을 개선하면서 고집적화가 가능한 새로운 구조의 수직형 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명의 제조 방법에 따르면, 실리콘 기판의 필드 영역에 분리 산화막을 형성하여 활성 영역을 노출시키고, 활성 영역 위에 에피택셜 실리콘막을 형성한 후, 소스/드레인 이온주입에 의하여 실리콘 기판의 표면 근처에 소스를 형성하고 에피택셜 실리콘막의 상부에 드레인을 형성한다. 드레인을 소정의 깊이까지 제거하여 분리 산화막과 단차를 만들고 단차의 측벽에 마스킹 절연막 스페이서를 형성한 후, 소스가 노출될 때까지 마스킹 절연막 스페이서를 통하여 노출된 에피택셜 실리콘막을 제거한다. 이어서, 마스킹 절연막 스페이서를 제거한 후 에피택셜 실리콘막과 소스와 드레인의 노출된 표면을 따라 게이트 절연막을 형성하며, 소스와 드레인 사이에 수직 방향으로 형성된 게이트 절연막과 접촉하도록 게이트 전극을 형성한다. 결과물 전면에 평탄화 절연막을 형성한 후, 소스와 드레인과 게이트 전극을 각각 노출시키도록 평탄화 절연막에 컨택 홀을 형성하고 컨택 플러그를 형성한다.
Description
본 발명은 반도체 집적회로 소자의 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 고집적화가 가능한 새로운 구조의 수직형 트랜지스터 및그 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 집적회로 소자는 일반적으로 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 단위 트랜지스터로 채용하며, 수 많은 단위 트랜지스터들을 동일한 소자 내에 형성시켜 집적회로를 구현한다. 이러한 일반적인 트랜지스터는 수평 방식의 구조를 가지며, 소자의 집적도가 증가할수록 리소그래피(Lithography)에 대한 의존성이 점점 심해질 뿐 아니라 유효 채널이 현저히 약화되어 다음과 같은 여러 가지 문제점들이 발생한다.
예를 들어, 트랜지스터의 채널 길이가 짧아질수록 문턱 전압이 감소하는 단채널 효과(Short Channel Effect) 또는 문턱 전압이 오히려 증가하는 역단채널 효과(Reverse Short Channel Effect)가 발생하며, 얇은 게이트 산화막을 사용하는 소자에서 게이트 유발 드레인 누설(Gate Induced Drain Leakage; GIDL) 현상이 나타난다. 또한, 펀치 스루(Punch Through) 현상이 심화되고, 트랜지스터가 동작하지 않을 때의 전류 누설(IoffLeakage) 증가, 소스/드레인 영역의 접합 정전용량(Junction Capacitance) 증가, 문턱 전압의 변동 등이 발생한다.
아울러, 고전류 구동성(High Current Drivability), 초고속, 초저전력 등을 실현하기 위하여 다양한 연구와 개발이 이루어지고 있는 실정이다.
본 발명은 이러한 종래기술의 한계를 극복하고 현안 문제점들을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 반도체 소자의 전기적 특성과 신뢰성을 개선하면서 고집적화가 가능한 새로운 구조의 수직형 트랜지스터 및 그 제조 방법을 제공하기 위한 것이다.
도 1 내지 도 6은 본 발명의 실시예에 따른 수직형 트랜지스터의 제조 방법을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 실리콘 기판2: 분리 산화막
3: 에피택셜 실리콘막4: 소스/드레인 이온주입
4A: 소스4B: 드레인
5: 마스킹 절연막 스페이서6: 게이트 절연막
7: 게이트 전극8: 평탄화 절연막
9A: 게이트 컨택 플러그9B: 드레인 컨택 플러그
10: 게이트 라인11: 활성 영역
이러한 목적을 달성하기 위하여 제공되는 본 발명의 수직형 트랜지스터는, 실리콘 기판의 필드 영역에 형성되며 활성 영역을 노출시키는 분리 산화막과, 활성 영역의 일부를 노출시키며 실리콘 기판의 표면으로부터 분리 산화막의 측벽을 따라 형성되는 에피택셜 실리콘막과, 실리콘 기판의 표면 근처에 형성되는 소스 및 에피택셜 실리콘막의 상부에 형성되는 드레인과, 에피택셜 실리콘막과 소스와 드레인의 노출된 표면을 따라 형성되는 게이트 절연막과, 소스와 드레인 사이에 수직 방향으로 형성된 게이트 절연막과 접촉하도록 형성되는 게이트 전극과, 소스와 드레인과 게이트 전극을 각각 노출시키는 컨택 홀을 포함하며 결과물 전면에 형성되는 평탄화 절연막, 및 컨택 홀에 형성되어 소스와 드레인과 게이트 전극에 각각 전기적으로 연결되는 컨택 플러그를 포함한다.
또한, 본 발명에 따른 수직형 트랜지스터의 제조 방법은, 실리콘 기판의 활성 영역을 노출시키도록 실리콘 기판의 필드 영역에 분리 산화막을 형성하는 단계와, 활성 영역 위에 에피택셜 실리콘막을 형성하는 단계와, 실리콘 기판의 표면 근처에 소스가 형성되고 에피택셜 실리콘막의 상부에 드레인이 형성되도록 소스/드레인 이온주입을 실시하는 단계와, 드레인을 소정의 깊이까지 제거하여 분리 산화막과 단차를 만들고 단차의 측벽에 마스킹 절연막 스페이서를 형성하는 단계와, 소스가 노출될 때까지 마스킹 절연막 스페이서를 통하여 노출된 에피택셜 실리콘막을 제거하는 단계와, 마스킹 절연막 스페이서를 제거한 후 에피택셜 실리콘막과 소스와 드레인의 노출된 표면을 따라 게이트 절연막을 형성하는 단계와, 소스와 드레인 사이에 수직 방향으로 형성된 게이트 절연막과 접촉하도록 게이트 전극을 형성하는 단계와, 결과물 전면에 평탄화 절연막을 형성하는 단계와, 소스와 드레인과 게이트 전극을 각각 노출시키도록 평탄화 절연막에 컨택 홀을 형성하는 단계, 및 소스와 드레인과 게이트 전극에 각각 전기적으로 연결되도록 컨택 홀에 컨택 플러그를 형성하는 단계를 포함한다.
본 발명에 따른 수직형 트랜지스터의 제조 방법에 있어서, 에피택셜 실리콘막은 선택적 에피택셜 성장에 의하여 형성되는 것이 바람직하며, 에피택셜 실리콘막의 형성 단계는 채널 문턱 전압을 조절하기 위한 인-시튜 도핑 단계를 포함하는 것이 바람직하다.
또한, 본 발명에 따른 수직형 트랜지스터의 제조 방법은, 노출된 에피택셜 실리콘막의 제거 단계 후, 희생 산화 공정을 실시하는 단계를 더 포함할 수 있으며, 희생 산화 공정의 실시 단계 후, 채널 문턱 전압을 조절하기 위하여 산화막을 증착하고 어닐링하는 단계를 더 포함할 수 있다. 어닐링 단계는 퍼니스 방식이나 RTA 방식을 사용할 수 있다. 또한, 게이트 전극의 형성 단계는 게이트 전극 물질을 전면 증착하는 단계와 에치백 공정을 진행하는 단계를 포함할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1 내지 도 6은 본 발명의 실시예에 따른 수직형 트랜지스터의 제조 방법을 나타내는 공정 단면도이다.
먼저, 도 1을 참조하면, 실리콘 기판(1, Silicon Substrate)의 소정 영역(즉, 필드 영역) 위에 두꺼운 분리 산화막(2, Isolation Oxide)을 형성한다. 분리 산화막(2)은 실리콘 기판(1)의 전면에 열산화(Thermal Oxidation) 방법에 의하여 산화막을 성장시킨 뒤 마스크를 씌우고 노출된 부분을 이방성 건식 식각으로 제거함으로써 형성시킬 수 있다.
이어서, 도 2에 도시된 바와 같이, 실리콘 기판(1)의 노출 영역(즉, 활성 영역)에 에피택셜 실리콘막(3, Epitaxial Silicon Layer)을 형성하고, 소스/드레인 이온주입(4)을 통하여 소스(4A)와 드레인(4B)을 각각 형성한다. 에피택셜 실리콘막(3)은 노출된 실리콘 기판(1)을 시드(Seed)로 하여 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 방법에 의하여 형성시킨다. 이 때, 인-시튜 도핑(In-Situ Doping) 공정을 실시하는 것이 바람직하다. 소스(4A)는 실리콘 기판(1)의 표면 근처에 형성하고, 드레인(4B)은 에피택셜 실리콘막(3)의 상부에 형성한다. 이는 이온주입 에너지를 적절히 조절함으로써 가능하다.
이어서, 도 3에 도시된 바와 같이, 전면 건식 식각(Blanket Dry Etch) 방법으로 드레인(4B)을 소정의 깊이까지 제거하여 분리 산화막(2)과 단차를 만들고, 단차의 측벽에 마스킹 절연막 스페이서(5, Masking Insulator Spacer)를 형성한다. 마스킹 절연막 스페이서(5)는 마스킹 절연막을 전면 증착한 뒤 전면 건식 식각을 실시함으로써 형성시킬 수 있다.
계속해서, 소스(4A)가 노출될 때까지 상기 마스킹 절연막 스페이서(5)를 통하여 노출된 에피택셜 실리콘막(3)을 건식 식각하여 제거한다. 따라서, 에피택셜실리콘막(3)은 활성 영역의 일부를 노출시키며 실리콘 기판(1)의 표면으로부터 분리 산화막(2)의 측벽을 따라 남게 된다. 이 때의 건식 식각은 산화막과 실리콘의 높은 건식 식각 선택비를 이용한다. 이 과정에서, 채널이 형성될 부분이 플라즈마에 의하여 손상된 경우, 희생 산화(Sacrificial Oxidation) 공정을 실시하여 손상된 부분을 복구하고, 게이트 절연막의 형성 전 세정 공정을 통하여 희생 산화막을 제거한다.
소스(4A)와 드레인(4B)은 1015atoms/cm2이상의 고농도로 도핑된 상태이다. 그러므로 희생 산화 공정 및 게이트 산화 공정에서 두께가 수백Å에 이르는 열산화막이 성장되어 있게 된다. 특히, 에피택셜 실리콘막(3)을 성장시킬 때 인-시튜 도핑 공정에서 도즈(Dose)량을 조절하여 채널의 문턱 전압(Threshold Voltage; Vth)을 조절하며, 추가 조절이 필요하다면, 희생 산화막 제거 후 BSG(Boron Silicate Glass) 또는 PSG(Phosphorus Silicate Glass)와 같은 산화막을 증착하고 온도와 시간을 조절하여 어닐링(Annealing)함으로써 문턱 전압을 조절한다. 그 후에 열산화막과 습식 식각 선택비가 큰 식각액을 사용하여 BSG나 PSG 산화막을 제거함으로써 열산화로 성장된 산화막 손실이 수십Å 이내가 된다. 어닐링은 퍼니스(Furnace) 방식이나 RTA(Rapid Thermal Anneal) 방식을 사용하여 진행한다.
이어서, 도 4에 도시된 바와 같이, 마스킹 절연막 스페이서를 제거한 후 게이트 절연막(6, Gate Oxide)과 게이트 전극(7, Gate Electrode)을 순차적으로 형성한다. 게이트 절연막(6)은 열산화 방법에 의하여 형성시킨다. 따라서, 게이트 절연막(6)은 노출되어 있는 에피택셜 실리콘막(3), 소스(4A), 드레인(4B)의 표면을 따라 성장한다. 게이트 전극(7)은 게이트 전극 물질을 전면 증착한 뒤 에치백(Etchback) 공정으로 형성시킨다. 따라서, 게이트 전극(7)은 소스(4A)와 드레인(4B) 사이에 수직 방향으로 형성된 게이트 절연막(6)과 접촉을 이루게 된다.
이어서, 도 5의 레이아웃 도면과 도 5의 VI-VI선 단면도인 도 6에 도시된 바와 같이, 평탄화 절연막(8)을 전면 증착하고 화학적-기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화시킨 후, 평탄화 절연막(8)의 소정 영역에 컨택 홀을 형성하고 컨택 플러그(9A, 9B, Contact Plug)를 형성한다. 컨택 홀은 소스(4A), 드레인(4B), 게이트 전극(7)을 각각 노출시키며, 따라서 컨택 플러그(9A, 9B)는 소스(4A), 드레인(4B), 게이트 전극(7)과 각각 전기적으로 연결된다. 도 5와 도 6에서 참조번호 9A와 9B는 각각 게이트 컨택 플러그와 드레인 컨택 플러그를 나타내며, 소스 컨택 플러그는 도시되지 않았다.
이후, 공지의 기술로 각 배선을 형성하여 트랜지스터를 완성한다. 도 5에서 참조번호 10은 게이트 라인을 나타내며, 11은 활성 영역(Active Region)을 나타낸다.
이상 설명한 바와 같이, 본 발명에 의한 수직형 트랜지스터의 구조 및 제조 방법은 문턱 전압의 조절이 용이하며 유효 채널 길이의 감소에 따른 단채널 채널 효과와 같은 전기적 특성이 개선된다는 이점이 있다.
본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
Claims (8)
- 실리콘 기판의 필드 영역에 형성되며 활성 영역을 노출시키는 분리 산화막;상기 활성 영역의 일부를 노출시키며 상기 실리콘 기판의 표면으로부터 상기 분리 산화막의 측벽을 따라 형성되는 에피택셜 실리콘막;상기 실리콘 기판의 표면 근처에 형성되는 소스 및 상기 에피택셜 실리콘막의 상부에 형성되는 드레인;상기 에피택셜 실리콘막과 상기 소스와 상기 드레인의 노출된 표면을 따라 형성되는 게이트 절연막;상기 소스와 상기 드레인 사이에 수직 방향으로 형성된 상기 게이트 절연막과 접촉하도록 형성되는 게이트 전극;상기 소스와 상기 드레인과 상기 게이트 전극을 각각 노출시키는 컨택 홀을 포함하며 결과물 전면에 형성되는 평탄화 절연막; 및상기 컨택 홀에 형성되어 상기 소스와 상기 드레인과 상기 게이트 전극에 각각 전기적으로 연결되는 컨택 플러그를 포함하는 수직형 트랜지스터.
- 실리콘 기판의 활성 영역을 노출시키도록 상기 실리콘 기판의 필드 영역에 분리 산화막을 형성하는 단계;상기 활성 영역 위에 에피택셜 실리콘막을 형성하는 단계;상기 실리콘 기판의 표면 근처에 소스가 형성되고 상기 에피택셜 실리콘막의상부에 드레인이 형성되도록 소스/드레인 이온주입을 실시하는 단계;상기 드레인을 소정의 깊이까지 제거하여 상기 분리 산화막과 단차를 만들고 상기 단차의 측벽에 마스킹 절연막 스페이서를 형성하는 단계;상기 소스가 노출될 때까지 상기 마스킹 절연막 스페이서를 통하여 노출된 상기 에피택셜 실리콘막을 제거하는 단계;상기 마스킹 절연막 스페이서를 제거한 후 상기 에피택셜 실리콘막과 상기 소스와 상기 드레인의 노출된 표면을 따라 게이트 절연막을 형성하는 단계;상기 소스와 상기 드레인 사이에 수직 방향으로 형성된 상기 게이트 절연막과 접촉하도록 게이트 전극을 형성하는 단계;결과물 전면에 평탄화 절연막을 형성하는 단계;상기 소스와 상기 드레인과 상기 게이트 전극을 각각 노출시키도록 상기 평탄화 절연막에 컨택 홀을 형성하는 단계; 및상기 소스와 상기 드레인과 상기 게이트 전극에 각각 전기적으로 연결되도록 상기 컨택 홀에 컨택 플러그를 형성하는 단계를 포함하는 수직형 트랜지스터의 제조 방법.
- 제 2 항에 있어서, 상기 에피택셜 실리콘막은 선택적 에피택셜 성장에 의하여 형성되는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 에피택셜 실리콘막의 형성 단계는 채널 문턱 전압을 조절하기 위한 인-시튜 도핑 단계를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 노출된 에피택셜 실리콘막의 제거 단계 후, 희생 산화 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
- 제 5 항에 있어서, 상기 희생 산화 공정의 실시 단계 후, 채널 문턱 전압을 조절하기 위하여 산화막을 증착하고 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
- 제 6 항에 있어서, 상기 어닐링 단계는 퍼니스 방식이나 RTA 방식을 사용하는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 게이트 전극의 형성 단계는 게이트 전극 물질을 전면 증착하는 단계와 에치백 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 수직형 트랜지스터의 제조 방법.
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| KR200451906Y1 (ko) * | 2008-07-22 | 2011-01-18 | 주식회사 우당기술산업 | 드레인 밸브에 다수개의 연결구를 일체형으로 형성한유수검지 확인장치 |
| KR200458400Y1 (ko) * | 2009-09-03 | 2012-02-15 | 신화기연(주) | 게이지부 구조를 개선한 밸브 액츄에이터 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100852456B1 (ko) * | 2007-01-25 | 2008-08-14 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| KR200451906Y1 (ko) * | 2008-07-22 | 2011-01-18 | 주식회사 우당기술산업 | 드레인 밸브에 다수개의 연결구를 일체형으로 형성한유수검지 확인장치 |
| KR200458400Y1 (ko) * | 2009-09-03 | 2012-02-15 | 신화기연(주) | 게이지부 구조를 개선한 밸브 액츄에이터 |
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