JP5515434B2 - 半導体装置及びその製造方法、固体撮像素子 - Google Patents

半導体装置及びその製造方法、固体撮像素子 Download PDF

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Description

本発明は、ゲート電極及びゲート絶縁膜が半導体基体に埋め込まれた、縦型トランジスタを有する半導体装置及びその製造方法に係わる。また、縦型トランジスタを画素部に有する固体撮像素子に係わる。
固体撮像素子では、感度向上のために回路の高集積化が図られ、フォトダイオードの面積を確保する様々な技術が提案されている。
例えば、シリコン基板の裏面側に形成したフォトダイオードの上にトレンチを形成して、このトレンチの内部に転送ゲートを設けて縦型トランジスタを形成する構造が提案されている（例えば、特許文献１参照）。
トレンチ内に形成される縦型トランジスタは、ゲート絶縁膜で覆われたトレンチ内にゲート電極の電極材料が埋め込まれており、トレンチの側壁部及び底面部がチャネル部となる。
この構造により、フォトダイオードと転送ゲートとを基板の表面側に個別に形成する構造と比較して、フォトダイオードの面積を増やすことができるので、感度を向上することができる。
縦型トランジスタを転送ゲートとして用いた固体撮像素子では、縦型トランジスタと、通常の平面型トランジスタである、画素部のトランジスタ（増幅、選択、リセット）及びロジック部のトランジスタとが混載された構成となる。そのため、電極形成プロセスが複雑になる。
平面型トランジスタのみで構成される従来の固体撮像素子の製造プロセスでは、単一層の多結晶シリコン層を形成した後に、フォトマスク（フォトリソグラフィ）によるパターンニング、イオン注入により、ＮＭＯＳ部、ＰＭＯＳ部の電極を造り分けている。即ち、このように簡易なプロセスを採用することができる。
しかしながら、縦型トランジスタを有する固体撮像素子では、トレンチ内に埋め込まれた深さ数μｍの縦型トランジスタの電極層を形成しようとすると、トレンチが深いので、イオン注入により導入した不純物が縦穴の底まで拡散しない。
そのため、フォトリソグラフィとイオン注入によって電極を造り分ける、上述の簡易なプロセスを適用することができない。
特開２００５−２２３０８４号公報
そこで、電極層を形成した後にイオン注入によって不純物を導入する代わりに、電極層の形成時に同時に不純物を導入することが考えられる。このようにして縦型トランジスタの電極層を形成することにより、縦型トランジスタを有する固体撮像素子でも電極の造り分けが可能になる。
このように電極層の形成時に同時に不純物を導入する場合の、縦型トランジスタを有する固体撮像素子の製造方法を、図６〜図８に基づいて説明する。ここでは、深さ１μｍ、径０．２μｍの円柱状の縦型トランジスタを想定している。
図６Ａに示すように、シリコン基板１０１に縦穴を形成した後に、ゲート絶縁膜１０２を形成し、その後、シリコン基板１０１の縦穴を埋め込み、ゲート電極となる電極層１０３を形成する。この電極層１０３としては、ｎ型の不純物を含む半導体層、例えば、ＰＤＡＳ（リンをドープしたアモルファスシリコン）を形成する。
次に、図６Ｂに示すように、電極層１０３の上に、縦型トランジスタ及び画素部のＮＭＯＳトランジスタのゲート電極のパターンに対応するフォトレジスト１０６を形成する。
次に、フォトレジスト１０６をマスクとして電極層１０３を加工することにより、図６Ｃに示すように、縦型トランジスタのｎ型のゲート電極１０３ａ及び画素部のＮＭＯＳトランジスタのｎ型のゲート電極１０３ｂを形成する。
次に、図７Ｄに示すように、ゲート電極１０３ａ及びゲート電極１０３ｂを覆って、エッチングストップ膜となる酸化膜１０９を形成した後に、表面を覆って全面的に、電極層１０７を形成する。
次に、図７Ｅ〜図７Ｆに示すように、リソグラフィ、ドライエッチングにより、電極層１０７を加工して、ロジック部のＮＭＯＳトランジスタのゲート電極１０７ａと、ロジック部のＰＭＯＳトランジスタのゲート電極１０７ｂを、形成する。
次に、図８Ｇに示すように、縦型トランジスタを含む画素部とロジック部のＮＭＯＳトランジスタとを覆って、フォトレジスト１１０を形成する。そして、このフォトレジスト１１０をマスクとして、ホウ素（Ｂ）をイオン注入し、ロジック部のＰＭＯＳトランジスタのゲート電極１０７ｂをｐ型にする。
このようにして、図８Ｈに示すように、縦型トランジスタ、画素部のＮＭＯＳトランジスタ、ロジックのＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの各ゲート電極１０３ａ，１０３ｂ，１０７ａ，１０７ｂを形成することができる。
上述した製造方法では、縦型トランジスタ、画素トランジスタ、ロジック部のトランジスタにおいて、各ゲート電極層をＮＭＯＳトランジスタとＰＭＯＳトランジスタとで造り分けるので、各トランジスタのゲート電極の空乏化を抑制することができる。これにより、良好な電極特性を得ることができる。
しかしながら、上述した製造方法では、加工やリソグラフィを多用しているため、工程数が多くなる。そのため、生産性が低くなる。また、エッチング工程の回数が多くなることから、エッチング加工後に残る残渣や、トレンチ素子分離層（ＳＴＩ）におけるディボットの発生が増大するので、製造歩留まりの低下をもたらす。
また、縦型トランジスタは、固体撮像素子に限らず、その他の半導体装置においても適用することができる。例えば、トランジスタと他の回路素子（抵抗器、キャパシタ、フォトダイオード）とを有する半導体装置において、縦型トランジスタを採用して、他の回路素子とトランジスタとを上下に形成することが考えられる。これにより、半導体装置全体の面積を低減することや、他の回路素子の面積を大きくすることが、可能になる。
このような半導体装置においても、ゲート電極層をＮＭＯＳトランジスタとＰＭＯＳトランジスタとで造り分けた場合に、固体撮像素子と同様に、生産性や製造歩留まりの問題を生じることになる。
上述した問題の解決のために、本発明においては、生産性良く、歩留まり良く製造することを可能にする構造の半導体装置及びその製造方法、並びに、固体撮像素子を提供するものである。
本発明の半導体装置は、半導体基体にゲート電極が埋め込まれて形成された縦型の第１導電型チャネルのＭＯＳトランジスタを有する。さらに、本発明の半導体装置は、半導体基体上にゲート電極が形成された平面型の第１導電型チャネルのＭＯＳトランジスタと、同じく平面型の第２導電型チャネルのＭＯＳトランジスタとを有する。
そして、第１導電型の不純物が導入された電極層とその上の不純物が導入されていない電極層との積層構造であるゲート電極を含む、縦型の第１導電型チャネルのＭＯＳトランジスタを含む。
また、第１導電型の不純物が導入された電極層とその上の不純物が導入されていない電極層との積層構造であるゲート電極を含む、平面型の第１導電型チャネルのＭＯＳトランジスタを含む。
また、第１導電型の不純物と第２導電型の不純物がそれぞれ導入され、第２導電型の不純物が拡散されて全体が第２導電型の電極とされたゲート電極を含む、平面型の第２導電型チャネルのＭＯＳトランジスタを含む。
さらに、縦型の第１導電型チャネルのＭＯＳトランジスタの下又は上に形成された、トランジスタ以外の他の回路素子を含む。
本発明の半導体装置の製造方法は、縦型の第１導電型チャネルのＭＯＳトランジスタと、平面型の第１導電型チャネルのＭＯＳトランジスタと、平面型の第２導電型チャネルのＭＯＳトランジスタとを有する半導体装置を製造する方法である。
そして、半導体基体に穴を形成し、この穴の内部を埋めて全面的に、第１導電型不純物を導入した電極層を形成する工程と、この第１導電型不純物を導入した電極層の上に、不純物を導入していない電極層を形成する工程とを含む。
また、２層が積層した電極層を、縦型の第１導電型チャネルのＭＯＳトランジスタと平面型の第１導電型チャネルのＭＯＳトランジスタと平面型の第２導電型チャネルのＭＯＳトランジスタとの、各ゲート電極のパターンにパターニングする工程を含む。
さらに、平面型の第２導電型チャネルのＭＯＳトランジスタのゲート電極に、第２導電型の不純物をイオン注入する工程と、アニールにより、平面型の第２導電型チャネルのＭＯＳトランジスタのゲート電極に注入された第２導電型の不純物を拡散させてゲート電極全体を第２導電型とする工程とを含む。
本発明の固体撮像素子は、半導体基体内に画素毎に形成されたフォトダイオードと、半導体基体にゲート電極が埋め込まれて形成された縦型の第１導電型チャネルのＭＯＳトランジスタとを有する。さらに、本発明の固体撮像素子は、半導体基体上にゲート電極が形成された平面型の第１導電型チャネルのＭＯＳトランジスタと、同じく平面型の第２導電型チャネルのＭＯＳトランジスタとを有する。
また、第１導電型の不純物が導入された電極層とその上の不純物が導入されていない電極層との積層構造であるゲート電極を含み、フォトダイオードの上に形成された、転送ゲートとなる縦型の第１導電型チャネルのＭＯＳトランジスタを含む。
また、第１導電型の不純物が導入された電極層とその上の不純物が導入されていない電極層との積層構造であるゲート電極を含む、平面型の第１導電型チャネルのＭＯＳトランジスタを含む。
さらに、第１導電型の不純物と第２導電型の不純物がそれぞれ導入され、第２導電型の不純物が拡散されて全体が第２導電型の電極とされたゲート電極を含む、平面型の第２導電型チャネルのＭＯＳトランジスタとを含む。
上述の本発明の半導体装置の構成によれば、それぞれのゲート電極が２層の積層構造であり、下層の電極層に第１導電型の不純物が導入されている。このため、縦型の第１導電型チャネルのＭＯＳトランジスタでは、ゲート電極の半導体基体に埋め込まれた部分の第１導電型の不純物濃度を高くすることができる。一方、平面型の第２導電型チャネルのＭＯＳトランジスタのゲート電極は、第１導電型の不純物と第２導電型の不純物がそれぞれ導入され、第２導電型の不純物が拡散されて全体が第２導電型の電極とされているので、第２導電型チャネルのＭＯＳトランジスタのゲート電極として使用することができる。
そして、各トランジスタのゲート電極は、下層の電極層が同じである２層の積層構造を有しており、２層の電極層をパターニングすることにより同時に形成することが可能である。
上述の本発明の半導体装置の製造方法によれば、２層が積層した電極層を、それぞれのＭＯＳトランジスタの各ゲート電極のパターンにパターニングすることにより、各ゲート電極を同時に形成することが可能になる。これにより、図６〜図８に示した製造方法のように、２回に分けてゲート電極を形成する必要がない。図７Ｄに示した酸化膜１０９も不要になる。
また、平面型の第２導電型チャネルのＭＯＳトランジスタのゲート電極には、第２導電型不純物をイオン注入して、アニールによりゲート電極に注入された第２導電型の不純物を拡散させて、ゲート電極全体を第２導電型の電極に変える。これにより、第２導電型チャネルのＭＯＳトランジスタのゲート電極として使用することができる。
また、半導体基体に穴を形成し、この穴の内部を埋めて全面的に、第１導電型不純物を導入した電極層を形成する。これにより、縦型の第１導電型チャネルのＭＯＳトランジスタのゲート電極は、穴の内部を第１導電型の不純物を導入した、第１導電型の不純物濃度の高い電極層で埋めることができる。
さらに、第１導電型の不純物を導入した電極層の上に、不純物を導入していない電極層を形成するので、平面型のＭＯＳトランジスタではゲート電極の第１導電型の不純物濃度を比較的低くすることができる。そして、第２導電型チャネルのＭＯＳトランジスタでは、第２導電型の不純物のイオン注入により、比較的容易に、ゲート電極を第１導電型から第２導電型に変えることができる。
上述の本発明の固体撮像素子の構成によれば、それぞれのゲート電極が２層の積層構造であり、下層の電極層に第１導電型の不純物が導入されている。このため、縦型の第１導電型チャネルのＭＯＳトランジスタでは、ゲート電極の半導体基体に埋め込まれた部分の第１導電型の不純物濃度を高くすることができる。一方、平面型の第２導電型チャネルのＭＯＳトランジスタのゲート電極は、第１導電型の不純物と第２導電型の不純物がそれぞれ導入され、第２導電型の不純物が拡散されて全体が第２導電型の電極とされているので、第２導電型チャネルのＭＯＳトランジスタのゲート電極として使用することができる。
そして、各トランジスタのゲート電極は、下層の電極層が同じである２層の積層構造を有しており、２層の電極層をパターニングすることにより同時に形成することが可能である。
上述の本発明によれば、各トランジスタのゲート電極を、２層の電極層をパターニングすることにより同時に形成することが可能になるので、製造工程を簡略化することができる。これにより、生産性の向上を図ることができる。
また、エッチング工程の回数が少なくなることから、エッチング加工後に残る残渣や、トレンチ素子分離層（ＳＴＩ）におけるディボットの発生を低減して、製造歩留まりの向上を図ることができる。
従って、本発明により、縦型のトランジスタを含む半導体装置や固体撮像素子を、生産性良く、歩留まり良く製造することが可能になる。
そして、縦型のトランジスタを使用することにより、半導体装置の他の回路素子や固体撮像素子のフォトダイオードと、縦型のトランジスタを上下に形成することが可能になり、全体の面積を低減することができる。
これにより、半導体装置の小型化、固体撮像素子の小型化や多画素化が可能になる。
また、本発明の固体撮像素子では、各画素のフォトダイオードの面積を広げて、感度を向上することも可能になる。
さらに、縦型のトランジスタでは、ゲート電極の穴の内部に埋め込まれた部分の第１導電型の不純物濃度を高くすることができ、平面型のトランジスタでは、ゲート電極の第１導電型の不純物濃度を低くすることができる。これにより、縦型のトランジスタと、平面型のトランジスタとで、それぞれのゲート電極の不純物濃度を調整して、各トランジスタにおいて望ましい特性を実現することが可能になる。
Ａ、Ｂ 本発明の半導体装置の第１の実施の形態（固体撮像素子）の概略構成図（断面図）である。 図１の画素部の縦型トランジスタの部分の全体の断面図である。 図１及び図２に示す画素部における１つの画素の等価回路図である。 Ａ〜Ｃ 図１の半導体装置（固体撮像素子）の製造工程を示す工程図である。 Ｄ、Ｅ 図１の半導体装置（固体撮像素子）の製造工程を示す工程図である。 Ａ〜Ｃ 縦型トランジスタを有する構成の製造工程を示す工程図である。 Ｄ〜Ｆ 縦型トランジスタを有する構成の製造工程を示す工程図である。 Ｇ、Ｈ 縦型トランジスタを有する構成の製造工程を示す工程図である。
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．第１の実施の形態
２．変形例
＜１．第１の実施の形態＞
本発明の半導体装置の第１の実施の形態として、固体撮像素子の概略構成図（断面図）を、図１Ａ及び図１Ｂに示す。図１Ａは、画素部の断面図であり、図１Ｂはロジック部の断面図である。本実施の形態は、本発明をＣＭＯＳ型固体撮像素子（ＣＭＯＳイメージセンサ）に適用した場合である。
この固体撮像素子１は、縦型トランジスタから成る転送トランジスタと、平面型トランジスタから成る画素部の他のトランジスタと、ロジック部のトランジスタ（ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ）とを含んで、構成されている。
図１Ａに示す画素部では、縦型のＮＭＯＳトランジスタから成る転送トランジスタと、平面型のＮＭＯＳトランジスタから成る他のトランジスタ（リセット、増幅、選択等）が形成されている。
縦型のＮＭＯＳトランジスタの下方には、シリコン基板等の半導体基体１１の下側（裏面側）に、受光部のフォトダイオードを構成するｎ型不純物領域２が形成されている。このｎ型不純物領域２は、下側の低濃度のｎ型不純物領域２Ｂと、上側の高濃度のｎ型不純物領域（ｎ＋）２Ａとから、構成されている。
ｎ型不純物領域２の上方の、半導体基体１１の表面付近には、ｎ型の高濃度（ｎ＋）の不純物領域３が形成されている。
縦型のＮＭＯＳトランジスタから成る転送トランジスタでは、半導体基体１１に形成された穴に埋め込まれたゲート電極２１が、転送ゲートＴＧとなる。半導体基体１１に形成された穴に沿ってゲート絶縁膜１２が形成されており、このゲート絶縁膜１２を介して半導体基体１１に形成された穴にゲート電極２１が埋め込まれている。フォトダイオードの高濃度のｎ型不純物領域２Ａと、半導体基体１１の表面付近のｎ型の高濃度の不純物領域３とが、ソース・ドレイン領域となる。そして、ソース・ドレイン領域のこれらの不純物領域２Ａ，３の間の、半導体基体１１のｐ型の半導体領域のゲート絶縁膜１２付近が、チャネル領域となる。
半導体基体１１の表面付近のｎ型の高濃度の不純物領域３は、フォトダイオードから転送ゲートＴＧの動作によって信号電荷が読み出されるものであり、いわゆるフローティングディフュージョン（ＦＤ）として使用される。
平面型のＮＭＯＳトランジスタでは、半導体基体１１の表面付近の素子分離層１３で分離された領域内に、ｎ型の高濃度（ｎ＋）のソース・ドレイン領域４が形成され、ゲート絶縁膜１２の上にゲート電極２２が形成されている。
図１Ｂに示すロジック部では、平面型トランジスタから成る、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが形成されている。
ロジック部のＮＭＯＳトランジスタでは、半導体基体１１に埋め込まれた絶縁層から成るトレンチ素子分離層１４で分離された領域内に、ｐ型ウエル領域５が形成されている。このｐ型ウエル領域５の表面付近に、ｎ型の高濃度（ｎ＋）のソース・ドレイン領域６が形成され、ゲート絶縁膜１２の上にゲート電極２３が形成されている。
ロジック部のＰＭＯＳトランジスタでは、トレンチ素子分離層１４で分離された領域内に、ｎ型ウエル領域７が形成されている。このｎ型ウエル領域７の表面付近に、ｐ型の高濃度（ｐ＋）のソース・ドレイン領域８が形成され、ゲート絶縁膜１２の上にゲート電極２４が形成されている。
本実施の形態の固体撮像素子１においては、特に、各ＭＯＳトランジスタのゲート電極２１，２２，２３，２４が、２層構造となっている。具体的には、ｎ型不純物（例えば、リン）が導入された電極層１５と、その上の電極層１６，１７とから、ゲート電極２１，２２，２３，２４が構成されている。
縦型のＮＭＯＳトランジスタと、画素部のＮＭＯＳトランジスタと、ロジック部のＮＭＯＳトランジスタとでは、各ゲート電極２１，２２，２３の上層の電極層は、不純物が導入されていない電極層１６となっている。
ロジック部のＰＭＯＳトランジスタでは、ゲート電極２４の上層の電極層は、ｐ型不純物（例えば、ホウ素）が導入された電極層１７となっている。
各電極層１５，１６，１７の材料としては、例えば、多結晶シリコン層を使用することができ、それぞれの電極層１５，１６，１７に対応して、ｐ型不純物又はｎ型不純物を導入する、もしくは不純物を導入しない。多結晶シリコン層は、まずアモルファスシリコン層で成膜しておいて、その後のアニール等で結晶化させることによって、多結晶シリコン層としても構わない。
なお、図１Ａ及び図１Ｂでは、各トランジスタ付近の断面図を示しているが、画素部の縦型トランジスタの部分の全体の断面図を、図２に示す。なお、図２では、図１とは異なる断面の断面図を示しているので、フローティングディフュージョンのｎ型の高濃度の不純物領域３は現れていない。
図２に示すように、半導体基体１１の下方の部分に、受光部となるフォトダイオードを構成するｎ型不純物領域２（２Ａ，２Ｂ）が、画素２０毎に形成されている。
そして、各画素２０に対応して、半導体基体１１の裏面に、カラーフィルタ９及びオンチップレンズ１０が形成されている。
半導体基体１１の表面には、ゲート絶縁膜１２及びゲート電極２１を覆って絶縁層１９が形成されている。この絶縁層１９の内部に、配線層１８が形成されている。なお、これら配線層１８及び絶縁層１９は、図示しないが、画素部の他のトランジスタの上方やロジック部のトランジスタの上方にも形成されている。
ここで、画素部における１つの画素２０の等価回路図を、図３に示す。
図３に示すように、ｎ型不純物領域２を含むフォトダイオードが、ゲート電極２１による転送ゲートＴＧを介してフローティングディフュージョンであるｎ型の高濃度の不純物領域３に接続されている。また、このフローティングディフュージョン（３）は、リセットトランジスタＲＳＴの一方のソース・ドレイン領域と、増幅トランジスタＡｍｐのゲートとに接続されている。増幅トランジスタＡｍｐの一方のソース・ドレイン領域には、選択トランジスタＳＥＬの一方のソース・ドレイン領域が接続されている。リセットトランジスタＲＳＴの他方のソース・ドレイン領域と、増幅トランジスタＡｍｐの他方のソース・ドレイン領域とには、電源電位ＶＤＤが接続されている。選択トランジスタＳＥＬの他方のソース・ドレイン領域には、信号線２５が接続されている。
即ち、各画素の等価回路図は、転送トランジスタに平面型トランジスタを使用した、従来の構成と同様になっている。
続いて、本実施の形態の固体撮像素子１の製造方法を、図４Ａ〜図５Ｅを参照して説明する。なお、この図４Ａ〜図５Ｅでは、図１ＢのＮＭＯＳトランジスタとＰＭＯＳトランジスタの間のトレンチ素子分離層１４等、一部の部品の図示を省略している。
まず、半導体基体１１に、ドライエッチングにより、縦型トランジスタのゲート電極用の穴を形成した後に、例えば薄いシリコン酸化膜により、ゲート絶縁膜１２を形成する。このとき、ゲート絶縁膜１２としては、シリコンの面方位への依存性が低く、シリコンのコーナー部の丸めやラフネス低減に効果のある、ラジカル酸化プロセスを採用して酸化シリコン膜を形成すると良い。ラジカル酸化は、例えば、Ｈ２やＯ２を原料ガスとして、８００℃〜１１００℃で処理を行う。
その後、半導体基体１１にトレンチ素子分離層１４用の穴を形成し、例えば酸化シリコン層によりこの穴を埋めてトレンチ素子分離層１４を形成する。また、例えば酸化シリコン層により、画素部の素子分離層１３を形成する。
さらに、全面的に、ｎ型不純物が導入された電極層１５を形成する。例えば、ＰＤＡＳ（リンを含んだアモルファスシリコン層）を、５００〜６００℃で、ＳｉＨ４ガス、Ｈ２ガス、ＰＨ３ガスを用いて、ＣＶＤ法（化学的気相成長法）によって形成する。ＰＤＡＳのリンの濃度は、好ましくは、０．１２〜０．２５ｗｔ％とする。
なお、電極層１５の膜厚は、縦型トランジスタのゲート電極２１用の穴の径に合わせて、その半分以上とする。例えば、穴径が２００ｎｍである場合には、電極層１５の膜厚を１００ｎｍ以上とする。これにより、穴の内部は電極層１５のみで埋め込まれる。
さらに、電極層１５の上に、不純物を導入しない電極層１６を形成する（以上、図４Ａを参照）。例えば、アモルファスシリコン層を、電極層１５の膜厚１００ｎｍに対して、膜厚８０ｎｍで形成する。
次に、図４Ｂに示すように、電極層１６の上に、各トランジスタのゲート電極２１，２２，２３，２４のパターンに対応する、レジスト３１を形成する。
次に、図４Ｃに示すように、レジスト３１をマスクとして、電極層１５及び電極層１６をパターニングして、レジスト３１を除去する。これにより、各トランジスタのゲート電極２１，２２，２３，２４が形成される。
次に、図５Ｄに示すように、ロジック部のＰＭＯＳトランジスタの部分以外を、レジスト３２で覆う。そして、図５Ｄの矢印で示すように、ロジック部のＰＭＯＳトランジスタの部分に、ｐ型不純物であるホウ素をイオン注入する。注入量は、例えば、７×１０１５ａｔｍｓ／ｃｍ２とする。
続いて、図５Ｅに示すように、レジスト３２を除去する。電極層１６は、ｐ型不純物のイオン注入により、ｐ型不純物が導入された電極層１７に変化する。なお、このとき、ｐ型不純物を、ｎ型不純物が導入された電極層１５にも注入させるので、電極層１５がｎ型不純物とｐ型不純物とを有する構成に変化するが、符号は同じままとしている。
その後、アニール（熱処理）を行うことにより、電極層１５，１６，１７のアモルファスシリコンを結晶化させて、多結晶シリコン層とする。このとき、イオン注入されたｐ型不純物のホウ素が、結晶粒の界面を拡散していき、ゲート絶縁膜１２との界面付近に蓄積され、活性化する。このようにして、ロジック部のＰＭＯＳトランジスタのゲート電極２４全体が、ｎ型からｐ型に変化する。ゲート絶縁膜１２との界面付近のホウ素が、ＰＭＯＳトランジスタのゲート電極２４のｐ型極性に寄与する。
なお、アニールによって、電極層１５のｎ型不純物がノンドープの電極層１６に拡散するため、積層構造の電極層において、最終的なｎ型層とノンドープ層との境は成膜時から多少変化する。
その後は、ゲート電極２１，２２，２３，２４を覆って絶縁層１９を形成し、配線層１８及び絶縁層１９を繰り返して形成する。
このようにして、本実施の形態の固体撮像素子１を製造することができる。
ここで、例えば、ゲート電極２１，２２，２３，２４を、リンを０．２５ｗｔ％含有するＰＤＡＳとアモルファスシリコンとの積層構造で形成した場合を考える。縦型トランジスタ内はＰＤＡＳで埋め込まれていることから、ゲート絶縁膜１２との界面付近のリンの濃度は０．２５ｗｔ％である。
一方、平面型トランジスタのゲート電極のＰＤＡＳ／アモルファスシリコンの積層部では、後の工程のアニールによるリンのアモルファスシリコン方向への拡散により、リンの濃度が元の０．２５ｗｔ％から０．１４〜０．１５ｗｔ％にまで低下する。
即ち、縦型トランジスタのゲート電極２１のゲート絶縁膜１２との界面付近のリンの濃度が、平面型のＮＭＯＳトランジスタのゲート電極２２，２３のゲート絶縁膜１２との界面付近のリンの濃度よりも高くなる。
従って、積層構造の各電極層１５，１６の膜厚の制御や、ＰＤＡＳ（電極層１５）のリンの濃度の制御により、平面型トランジスタにおいて、ゲート電極２２，２３，２４を所望のリンの濃度に形成することが可能になる。
さらにまた、結晶粒が小さく、粒界が多い方が、ホウ素の拡散は促進され、界面付近のホウ素濃度は増大する。
結晶粒の大きさは、ＰＤＡＳのリンの濃度に依存するため、リンの濃度を小さくすると結晶粒が小さくなり、ホウ素を注入するゲート電極２４において良好なｐ型特性を得ることができる。
また、ホウ素のイオン注入の際の加速電圧を増やして、ホウ素のプロファイルを予めゲート絶縁膜１２との界面寄りに制御しておくことも、良好なｐ型特性を得る手段となる。
例えば、加速電圧を１５ｅＶ〜２２ｋｅＶ程度に制御すれば良い。これにより、半導体基体１１へホウ素が突き抜けることを抑制しつつ、ホウ素のプロファイルをゲート絶縁膜１２との界面寄りに制御することができる。
なお、ロジック部のＰＭＯＳトランジスタにおいては、ゲート電極２４中のゲート絶縁膜１２との界面付近のホウ素の濃度は２×１０２０ａｔｍｓ／ｃｍ２以上であることが好ましい。このようなホウ素の濃度であることにより、ｐ型電極として、良好な特性が得られる。
また、ロジック部のＰＭＯＳトランジスタのゲート電極２４中のリンの分布は、ゲート電極２４の特定の深さから表面に向かって単調に減少するプロファイルであることが好ましい。
上述の本実施の形態の固体撮像素子１の構成によれば、ｎ型の不純物領域２からなるフォトダイオードの上に縦型のＮＭＯＳトランジスタを形成しているので、画素部の面積を低減することができる。これにより、固体撮像素子１の小型化又は多画素化が可能になる。
また、フォトダイオードの面積を広げることができるので、固体撮像素子１の感度を向上することが可能になる。
従って、固体撮像素子１を備えたカメラ等の装置において、装置の小型化又は多画素化が可能になる、もしくは、感度を向上して低照度でも画像を得ることが可能になる。
本実施の形態の構成によれば、２層の電極層１５，１６をパターニングすることにより、各トランジスタのゲート電極２１，２２，２３，２４を同時に形成することが可能になるので、製造工程を簡略化することができる。これにより、生産性の向上を図ることができる。また、エッチング工程の回数が少なくなることから、エッチング加工後に残る残渣やトレンチ素子分離層１４におけるディボットの発生を低減することができる。これにより、製造歩留まりの向上を図ることができる。
即ち、縦型トランジスタを含む固体撮像素子１を、生産性良く、歩留まり良く製造することが可能になる。
さらに、リンを導入した電極層１５と、その上のリンを導入していない電極層１６又は１７との積層構造でゲート電極２１，２２，２３，２４を形成している。これにより、縦型トランジスタでは、ゲート電極２１の半導体基体１１の穴の内部に埋め込まれた部分のリンの濃度を高くすることができ、平面型のトランジスタでは、ゲート電極２２，２３，２４のリンの濃度を低くすることができる。
縦型トランジスタでは、ゲート電極のリンの濃度が高いことが望ましく、平面型トランジスタでは、ゲート電極のリンの濃度が低いことが望ましい。本実施の形態によれば、この相反する特性を容易に実現することが可能になる。即ち、縦型トランジスタと、平面型トランジスタとで、それぞれのゲート電極の不純物濃度を調整して、各トランジスタにおいて望ましい特性を実現することが可能になる。
また、平面型のＰＭＯＳトランジスタでは、ゲート電極２４のリンの濃度が低いので、ホウ素のイオン注入により、ゲート電極２４をｎ型からｐ型に容易に変えることができる。
＜２．変形例＞
上述の実施の形態では、ｎ型不純物としてリン（Ｐ）を、ｐ型不純物としてホウ素（Ｂ）を、それぞれ導入していた。
本発明では、これらの不純物元素の組み合わせに限定されるものではなく、ｎ型不純物又はｐ型不純物に他の元素を使用しても構わない。
上述の実施の形態では、電極層１５，１６として、アモルファスシリコン層を形成し、その後のアニールによって結晶化させて多結晶シリコン層としていた。
本発明は、このような形成方法及び構成に限定されるものではない。
例えば、電極層１５，１６をアモルファスシリコン層で形成して、そのまま結晶化させないでゲート電極を形成しても構わない。この場合、最終的に形成されるゲート電極はアモルファスシリコン層である。
また例えば、電極層１５，１６を多結晶シリコン層で形成して、そのままゲート電極を形成しても構わない。この場合、最終的に形成されるゲート電極は多結晶シリコン層である。多結晶シリコン層を形成する場合でも、アモルファスシリコン層を形成する場合と同様に、ＳｉＨ４ガス、Ｈ２ガス、ＰＨ３ガスを用いて、ＣＶＤ法（化学的気相成長法）によって形成することができる。ただし、ＣＶＤ法の条件（温度等）は、アモルファスシリコン層を形成する場合とは若干異なる。
上述の実施の形態では、半導体基体１１をシリコン基板として説明したが、本発明では、シリコン基板上のシリコンエピタキシャル層や、他の基板上に形成したシリコン層等、他のシリコン層を半導体基体１１として使用しても構わない。
また、半導体基体１１に、シリコン以外の半導体を使用しても構わない。
上述の実施の形態は、固体撮像素子に本発明を適用した場合であったが、本発明は、トランジスタと他の回路素子を有する半導体装置にも、同様に適用することができる。
他の回路素子としては、抵抗器、キャパシタ、メモリ素子、フォトダイオード等が挙げられる。フォトダイオードを有する半導体装置としては、画素毎にフォトダイオードを有する固体撮像素子とは違って単体のフォトダイオードから成る受光素子を備えた半導体装置、例えば、赤外線センサや、レーザ光を受光検出する装置が挙げられる。
また、他の回路素子は、縦型トランジスタの下に限らず、縦型トランジスタのゲート電極よりも上に形成しても構わない。
また、上述の実施の形態は、縦型トランジスタがＮＭＯＳトランジスタである場合であった。これに対して、固体撮像素子又は半導体装置において、縦型トランジスタがＰＭＯＳトランジスタである場合にも、それぞれの層を上述の実施の形態とは逆の導電型にすれば、本発明を同様に適用することができる。
即ち、本発明では、縦型トランジスタが第１導電型チャネルのＭＯＳトランジスタである場合、縦型トランジスタのゲート電極を第１導電型とするために、第１導電型不純物を導入した電極層の上に、不純物を導入していない電極層を形成する。一方、第２導電型チャネルの平面ＭＯＳトランジスタについては、電極層の積層構造に対して、第２導電型不純物をイオン注入して、ゲート電極を第２導電型にする。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１ 固体撮像素子、２ ｎ型不純物領域、３ ｎ型の高濃度の不純物領域、４，６，８ ソース・ドレイン領域、５ ｐ型ウエル領域、７ ｎ型ウエル領域、９ カラーフィルタ、１０ オンチップレンズ、１１ 半導体基体、１２ ゲート絶縁膜、１３ 素子分離層、１４ トレンチ素子分離層、１５ （ｎ型不純物が導入された）電極層、１６ （不純物が導入されていない）電極層、１７ （ｐ型不純物が導入された）電極層、１８ 配線層、１９ 絶縁層、２０ 画素、２１，２２，２３，２４ ゲート電極、２５ 信号線、３１，３２ レジスト、ＲＳＴ リセットトランジスタ、Ａｍｐ 増幅トランジスタ、ＳＥＬ 選択トランジスタ

Claims (15)

  1. 半導体基体にゲート電極が埋め込まれて形成された縦型の第１導電型チャネルのＭＯＳトランジスタと、前記半導体基体上にゲート電極が形成された平面型の第１導電型チャネルのＭＯＳトランジスタと、前記半導体基体上にゲート電極が形成された平面型の第２導電型チャネルのＭＯＳトランジスタとを有する半導体装置であって、
    第１導電型の不純物が導入された電極層と、その上の不純物が導入されていない電極層との積層構造である前記ゲート電極を含む、前記縦型の第１導電型チャネルのＭＯＳトランジスタと、
    第１導電型の不純物が導入された電極層と、その上の不純物が導入されていない電極層との積層構造である前記ゲート電極を含む、前記平面型の第１導電型チャネルのＭＯＳトランジスタと、
    第１導電型の不純物と第２導電型の不純物がそれぞれ導入され、前記第２導電型の不純物が拡散されて全体が第２導電型の電極とされた前記ゲート電極を含む、前記平面型の第２導電型チャネルのＭＯＳトランジスタと、
    前記縦型の第１導電型チャネルのＭＯＳトランジスタの下又は上に形成された、トランジスタ以外の他の回路素子とを含む、
    半導体装置。
  2. 前記第１導電型がｎ型であり、前記第２導電型がｐ型である、請求項１に記載の半導体装置。
  3. 前記第１導電型の不純物がリンであり、前記第２導電型の不純物がホウ素である、請求項２に記載の半導体装置。
  4. 前記縦型の第１導電型チャネルのＭＯＳトランジスタの前記ゲート電極のゲート絶縁膜との界面付近のリンの濃度が０．１５〜０．２５ｗｔ％である、請求項３に記載の半導体装置。
  5. 前記縦型の第１導電型チャネルのＭＯＳトランジスタの前記ゲート電極のゲート絶縁膜との界面付近の第１導電型不純物の濃度が、前記平面型の第１導電型チャネルのＭＯＳトランジスタの前記ゲート電極のゲート絶縁膜との界面付近の第１導電型不純物の濃度よりも高い、請求項１に記載の半導体装置。
  6. 半導体基体にゲート電極が埋め込まれて形成された縦型の第１導電型チャネルのＭＯＳトランジスタと、前記半導体基体上にゲート電極が形成された平面型の第１導電型チャネルのＭＯＳトランジスタと、前記半導体基体上にゲート電極が形成された平面型の第２導電型チャネルのＭＯＳトランジスタとを有する半導体装置を製造する方法であって、
    前記半導体基体に穴を形成し、前記穴の内部を埋めて全面的に、第１導電型不純物を導入した電極層を形成する工程と、
    前記第１導電型不純物を導入した電極層の上に、不純物を導入していない電極層を形成する工程と、
    ２層が積層した前記電極層を、前記縦型の第１導電型チャネルのＭＯＳトランジスタと前記平面型の第１導電型チャネルのＭＯＳトランジスタと前記平面型の第２導電型チャネルのＭＯＳトランジスタとの、各ゲート電極のパターンにパターニングする工程と、
    前記平面型の第２導電型チャネルのＭＯＳトランジスタの前記ゲート電極に、第２導電型の不純物をイオン注入する工程と、
    アニールにより、前記平面型の第２導電型チャネルのＭＯＳトランジスタの前記ゲート電極に注入された前記第２導電型の不純物を拡散させて前記ゲート電極全体を第２導電型とする工程とを含む
    半導体装置の製造方法。
  7. 前記第１導電型がｎ型であり、前記第２導電型がｐ型である、請求項６に記載の半導体装置の製造方法。
  8. 前記第１導電型の不純物がリンであり、前記第２導電型の不純物がホウ素である、請求項７に記載の半導体装置の製造方法。
  9. 前記第１導電型不純物を導入した電極層の厚さを、前記半導体基体に形成した前記穴の半径以上とする、請求項６に記載の半導体装置の製造方法。
  10. 前記リンを導入した電極層を、ＳｉＨ４，Ｈ２，ＰＨ３ガスを用いたＣＶＤ法により、アモルファスシリコン層として形成する、請求項８に記載の半導体装置の製造方法。
  11. 前記リンを導入した電極層を、ＳｉＨ４，Ｈ２，ＰＨ３ガスを用いたＣＶＤ法により、多結晶シリコン層として形成する、請求項８に記載の半導体装置の製造方法。
  12. 半導体基体内に画素毎に形成されたフォトダイオードと、前記半導体基体にゲート電極が埋め込まれて形成された縦型の第１導電型チャネルのＭＯＳトランジスタと、前記半導体基体上にゲート電極が形成された平面型の第１導電型チャネルのＭＯＳトランジスタと、前記半導体基体上にゲート電極が形成された平面型の第２導電型チャネルのＭＯＳトランジスタとを有する固体撮像素子であって、
    前記フォトダイオードと、
    第１導電型の不純物が導入された電極層と、その上の不純物が導入されていない電極層との積層構造である前記ゲート電極を含み、前記フォトダイオードの上に形成された、転送ゲートとなる前記縦型の第１導電型チャネルのＭＯＳトランジスタと、
    第１導電型の不純物が導入された電極層と、その上の不純物が導入されていない電極層との積層構造である前記ゲート電極を含む、前記平面型の第１導電型チャネルのＭＯＳトランジスタと、
    第１導電型の不純物と第２導電型の不純物がそれぞれ導入され、前記第２導電型の不純物が拡散されて全体が第２導電型の電極とされた前記ゲート電極を含む、前記平面型の第２導電型チャネルのＭＯＳトランジスタとを含む、
    固体撮像素子。
  13. フォトダイオード及び前記縦型の第１導電型チャネルのＭＯＳトランジスタ及び前記平面型の第１導電型チャネルのＭＯＳトランジスタを有する画素部と、前記平面型の第１導電型チャネルのＭＯＳトランジスタ及び前記平面型の第２導電型チャネルのＭＯＳトランジスタを有するロジック部とを含む、請求項１２に記載の固体撮像素子。
  14. 前記第１導電型がｎ型であり、前記第２導電型がｐ型である、請求項１２に記載の固体撮像素子。
  15. 前記第１導電型の不純物がリンであり、前記第２導電型の不純物がホウ素である、請求項１４に記載の固体撮像素子。
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