KR20070035726A - 씨모스 이미지 센서의 제조방법 - Google Patents

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KR20070035726A
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Abstract

본 발명은 인접한 픽셀에서 입사되는 빛을 차단하여 크로스토크를 방지하도록 한 씨모스 이미지 센서의 제조방법에 관한 것으로서, 다수개의 포토 다이오드 영역과 트랜지스터 영역을 갖는 액티브 영역을 정의하기 위해 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와, 상기 각 포토 다이오드 영역에 포토다이오드들을 형성하는 단계와, 상기 반도체 기판의 전면에 살리사이드용 금속막과 상기 금속막상에 베리어 금속막을 차례로 형성하는 단계와, 상기 반도체 기판에 실리사이드 공정을 실시하여 상기 트랜지스터 영역에 금속 실리사이드막을 형성하는 단계와, 상기 반도체 기판과 반응하지 않는 베리어 금속막 및 금속막을 선택적으로 제거하여 상기 포토다이오드와 포토다이오드 사이의 영역에 상기 포토다이오드로 입사되는 광을 차단하는 광차단막을 형성하는 단계와, 상기 광차단막을 포함한 반도체 기판의 전면에 유전막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
CMOS 이미지 센서, 광차단막, 포토다이오드, 소자 격리막

Description

씨모스 이미지 센서의 제조방법{method for manufacturing of CMOS image sensor}
도 1은 일반적인 씨모스 이미지 센서의 1 화소의 등가회로도
도 2는 일반적인 씨모스 이미지 센서의 1 화소의 레이아웃도
도 3a 내지 도 3e는 일반적인 CMOS 이미지 센서의 제조방법을 나타낸 공정 단면도
도 4는 종래 기술에 의한 씨모스 이미지 센서를 나타낸 평면도
도 5는 도 4의 Ⅳ-Ⅳ'선에 따른 씨모스 이미지 센서의 단면도
도 6은 본 발명에 의한 씨모스 이미지 센서를 나타낸 평면도
도 7은 도 6의 Ⅴ-Ⅴ선에 따른 씨모스 이미지 센서를 나타낸 단면도
도 8a 내지 도 8d는 본 발명에 의한 씨모스 이미지 센서의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
101 : 반도체 기판 102 : 소자 격리막
103 : 제 1 감광막 104 : 포토다이오드
105 : 금속막 106 : 베리어 금속막
107 : 제 2 감광막 108 : 광차단막
109 : 유전막
본 발명은 CMOS(Complementary Metal Oxide Silicon) 이미지 센서(image sensor)에 관한 것으로서, 특히 인접 픽셀(pixel)에 입사되는 빛을 차단하여 크로스토크(cross talk)를 방지하도록 한 씨모스 이미지 센서의 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게, 전하 결합 소자(charge coupled device: CCD)와 씨모스 이미지 센서(Image Sensor)로 구분된다.
상기 전하 결합 소자(charge coupled device: CCD)는 빛의 신호를 전기적 신호로 변환하는 복수개의 포토 다이오드(Photo diode; PD)가 매트릭스 형태로 배열되고, 상기 매트릭스 형태로 배열된 각 수직 방향의 포토 다이오드 사이에 형성되어 상기 각 포토 다이오드에서 생성된 전하를 수직방향으로 전송하는 복수개의 수직 방향 전하 전송 영역(Vertical charge coupled device; VCCD)과, 상기 각 수직 방향 전하 전송 영역에 의해 전송된 전하를 수평방향으로 전송하는 수평방향 전하전송영역(Horizontal charge coupled device; HCCD) 및 상기 수평방향으로 전송된 전하를 센싱하여 전기적인 신호를 출력하는 센스 증폭기(Sense Amplifier)를 구비하여 구성된 것이다.
그러나, 이와 같은 CCD는 구동 방식이 복잡하고, 전력 소비가 클 뿐만 아니라, 다단계의 포토 공정이 요구되므로 제조 공정이 복잡한 단점을 갖고 있다.
또한, 상기 전하 결합 소자는 제어회로, 신호처리회로, 아날로그/디지털 변환회로(A/D converter) 등을 전하 결합 소자 칩에 집적시키기가 어려워 제품의 소형화가 곤란한 단점을 갖는다.
최근에는 상기 전하 결합 소자의 단점을 극복하기 위한 차세대 이미지 센서로서 씨모스 이미지 센서가 주목을 받고 있다.
상기 씨모스 이미지 센서는 제어회로 및 신호처리회로 등을 주변회로로 사용하는 씨모스 기술을 이용하여 단위 화소의 수량에 해당하는 모스 트랜지스터들을 반도체 기판에 형성함으로써 상기 모스 트랜지스터들에 의해 각 단위 화소의 출력을 순차적으로 검출하는 스위칭 방식을 채용한 소자이다.
즉, 상기 씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
상기 씨모스 이미지 센서는 씨모스 제조 기술을 이용하므로 비교적 적은 전력 소모, 비교적 적은 포토공정 스텝 수에 따른 단순한 제조공정 등과 같은 장점을 갖는다.
또한, 상기 씨모스 이미지 센서는 제어회로, 신호처리회로, 아날로그/디지털 변환회로 등을 씨모스 이미지 센서 칩에 집적시킬 수가 있으므로 제품의 소형화가 용이하다는 장점을 갖고 있다.
따라서, 상기 씨모스 이미지 센서는 현재 디지털 정지 카메라(digital still camera), 디지털 비디오 카메라 등과 같은 다양한 응용 부분에 널리 사용되고 있다.
한편, CMOS 이미지 센서는 트랜지스터의 개수에 따라 3T형, 4T형, 5T형 등으로 구분된다. 3T형은 1개의 포토다이오드와 3개의 트랜지스터로 구성되며, 4T형은 1개의 포토다이오드와 4개의 트랜지스터로 구성된다.
여기서, 상기 3T형 CMOS 이미지 센서의 단위화소에 대한 등가회로 및 레이아웃(lay-out)을 살펴보면 다음과 같다.
도 1은 일반적인 3T형 CMOS 이미지 센서의 등가 회로도이고, 도 2는 일반적인 3T형 CMOS 이미지 센서의 단위화소를 나타낸 레이아웃도이다.
일반적인 3T형 씨모스 이미지 센서의 단위 화소는, 도 1에 도시된 바와 같이, 1개의 포토다이오드(PD; Photo Diode)와 3개의 nMOS 트랜지스터(T1, T2, T3)로 구성된다.
상기 포토다이오드(PD)의 캐소드는 제 1 nMOS 트랜지스터(T1)의 드레인 및 제 2 nMOS 트랜지스터(T2)의 게이트에 접속되어 있다.
그리고, 상기 제 1, 제 2 nMOS 트랜지스터(T1, T2)의 소오스는 모두 기준 전압(VR)이 공급되는 전원선에 접속되어 있고, 제 1 nMOS 트랜지스터(T1)의 게이트는 리셋신호(RST)가 공급되는 리셋선에 접속되어 있다.
또한, 제 3 nMOS 트랜지스터(T3)의 소오스는 상기 제 2 nMOS 트랜지스터의 드레인에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 드레인은 신호선을 통하여 판독회로(도면에는 도시되지 않음)에 접속되고, 상기 제 3 nMOS 트랜지스터(T3)의 게이트는 선택 신호(SLCT)가 공급되는 열 선택선에 접속되어 있다.
여기서, 상기 제 1 nMOS 트랜지스터(T1)는 상기 포토다이오드(PD)에서 모아진 광전하를 리셋시키기 위한 리셋 트랜지스터(Rx)이고, 상기 제 2 nMOS 트랜지스터(T2)는 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하는 소스 플로어 트랜지스터(Dx)이며, 상기 제 3 nMOS 트랜지스터(T3)는 스위칭(switching) 역할로 어드레싱(addressing)을 할 수 있도록 하는 선택 트랜지스터(Sx)이다.
한편, 상기 포토다이오드(PD)를 포함한 상기 리셋 트랜지스터(Rx)의 일부에는 난 살리사이드(non salicde) 영역이고, 다른 부분은 살리사이드(salicde) 영역에 해당한다.
일반적인 3T형 CMOS 이미지 센서의 단위 화소는, 도 2에 도시한 바와 같이, 액티브 영역(10)이 정의되어 액티브 영역(10) 중 폭이 넓은 부분에 1개의 포토다이오드(20)가 형성되고, 상기 나머지 부분의 액티브 영역(10)에 각각 오버랩되는 3개의 트랜지스터의 게이트 전극(30, 40, 50)이 형성된다.
즉, 상기 게이트 전극(30)에 의해 리셋 트랜지스터(Rx)가 형성되고, 상기 게이트 전극(40)에 의해 소스 플로어 트랜지스터(Dx)가 형성되며, 상기 게이트 전극(50)에 의해 선택 트랜지스터(Sx)가 형성된다.
여기서, 상기 각 트랜지스터의 액티브 영역(10)에는 각 게이트 전극(30, 40, 50) 하측부를 제외한 부분에 불순물 이온이 주입되어 각 트랜지스터의 소오스/드레 인 영역이 형성된다.
따라서, 상기 리셋 트랜지스터(Rx)와 상기 소스 플로어 트랜지스터(Dx) 사이의 소오스/드레인 영역에는 전원전압(Vdd)이 인가되고, 상기 셀렉트 트랜지스터(Sx) 일측의 소오스/드레인 영역은 판독회로(도면에는 도시되지 않음)에 접속된다.
상기에서 설명한 각 게이트 전극(30, 40, 50)들은, 도면에는 도시되지 않았지만, 각 신호 라인에 연결되고, 상기 각 신호 라인들은 일측 끝단에 패드를 구비하여 외부의 구동회로에 연결된다.
도 3a 내지 도 3e는 도 2의 A - A'선에 따른 일반적인 CMOS 이미지 센서의 제조방법을 나타낸 공정단면도이다.
도 3a에 도시한 바와 같이, 고농도 P++형 반도체 기판(61)에 에피택셜(epitaxial) 공정을 실시하여 저농도 P-형 에피층(62)을 형성한다.
여기서, 상기 에피층(62)은 포토 다이오드에서 공핍 영역(depletion region)을 크고 깊게 형성하여 광 전하를 모으기 위한 저전압 포토 다이오드의 능력을 증가시키고 나아가 광 감도를 향상시키기 위함이다.
이어, 상기 반도체 기판(61)을 액티브 영역과 소자 분리 영역을 정의하고, STI 공정 또는 LOCOS 공정을 이용하여 상기 소자 분리 영역에 소자 분리막(63)을 형성한다.
그리고, 상기 소자 분리막(63)이 형성된 에피층(62) 전면에 게이트 절연막(64)과 도전층(예를들면, 고농도 다결정 실리콘층)을 차례로 증착하고, 선택적으로 상기 도전층 및 게이트 절연막을 제거하여 게이트 전극(65)을 형성한다.
여기서, 상기 게이트 절연막(64)은 열산화 공정에 의해 형성하거나 CVD법으로 형성할 수 있다.
도 3b에 도시한 바와 같이, 상기 게이트 전극(65)을 포함한 반도체 기판(61) 전면에 제 1 감광막(66)을 도포하고, 노광 및 현상 공정으로 상기 포토다이오드 영역을 커버하고 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 1 감광막(66)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 저농도 n-형 불순물 이온을 주입하여 저농도 n-형 확산 영역(67)을 형성한다.
도 3c에 도시한 바와 같이, 상기 제 1 감광막(66)을 제거한 다음, 상기 반도체 기판(61)의 전면에 제 2 감광막(68)을 도포하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 2 감광막(68)을 마스크로 이용하여 상기 에피층(62)에 저농도 n-형 불순물 이온을 주입하여 상기 포토 다이오드 영역에 저농도 n-형 확산 영역(69)을 형성한다.
여기서, 상기 포토 다이오드 영역의 저농도 n-형 확산 영역(69)을 형성하기 위한 불순물 이온 주입은 상기 소오스/드레인 영역의 저농도 n-형 확산 영역(67) 보다 더 높은 에너지로 이온 주입하여 더 깊게 형성한다.
도 3d에 도시한 바와 같이, 상기 제 2 감광막(68)을 완전히 제거하고, 상기 반도체 기판(61)의 전면에 절연막을 증착한 후, 에치백 공정을 실시하여 상기 게이트 전극(65)의 양측면에 측벽 절연막(70)을 형성한다.
이어, 상기 반도체 기판(61)의 전면에 제 3 감광막(71)을 도포하고, 노광 및 현상 공정으로 상기 포토 다이오드 영역이 커버되고 상기 각 트랜지스터의 소오스/드레인 영역이 노출되도록 패터닝한다.
그리고, 상기 패터닝된 제 3 감광막(71)을 마스크로 이용하여 상기 노출된 상기 소오스/드레인 영역에 고농도 n+형 불순물 이온을 주입하여 고농도 n+형 확산 영역(72)을 형성한다.
도 3e에 도시한 바와 같이, 상기 반도체 기판(61)에 살리사이드 공정을 진행하여 게이트 전극(65) 및 고농도 n+형 확산 영역(72)이 형성된 반도체 기판(61)의 표면 즉, 살라사이드가 형성될 영역에 선택적으로 살리사이드막(73)을 형성한다.
도 4는 종래 기술에 의한 씨모스 이미지 센서를 나타낸 평면도이고, 도 5는 도 4의 Ⅳ-Ⅳ'선에 따른 씨모스 이미지 센서의 단면도이다.
도 4 및 도 5에 도시한 바와 같이, 반도체 기판(81)에 일정한 간격을 갖고 소자 격리막(82)에 의해 격리되면서 다수개의 포토다이오드(83)들이 형성되어 있다.
또한, 상기 포토다이오드(83)를 포함한 반도체 기판(81)의 전면에 유전막(84)이 형성되어 있다.
여기서, 상기 유전막(84)은 살리사이드막(도 3e의 73)을 형성한 후에 반도체 기판(81)의 전면에 형성하고 있다.
여기서, 미설명한 A는 포토다이오드 경계를 나타낸 것이다.
그러나 상기와 같은 종래 기술에 의한 씨모스 이미지 센서는 다음과 같은 문제점이 있었다.
즉, 특정 픽셀로 입사한 입사 광이 포토다이오드와 포토다이오드 사이의 유전막을 통하여 인접 포토다이오드로 입사되어 크로스토크가 발생하여 이미지 센서의 특성을 저하시킨다.
여기서, 상기 크로스토크는 한 픽셀로 입사되는 빛이 원하지 않게 인접 픽셀로 입사되어 데이터 오류를 발생케 하는 현상을 말한다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 인접한 픽셀에서 입사되는 빛을 차단하여 크로스토크를 방지하도록 한 씨모스 이미지 센서의 제조방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 씨모스 이미지 센서의 제조방법은 다수개의 포토 다이오드 영역과 트랜지스터 영역을 갖는 액티브 영역을 정의하기 위해 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계와, 상기 각 포토 다이오드 영역에 포토다이오드들을 형성하는 단계와, 상기 반도체 기판의 전면에 살리사이드용 금속막과 상기 금속막상에 베리어 금속막을 차례로 형성 하는 단계와, 상기 반도체 기판에 실리사이드 공정을 실시하여 상기 트랜지스터 영역에 금속 실리사이드막을 형성하는 단계와, 상기 반도체 기판과 반응하지 않는 베리어 금속막 및 금속막을 선택적으로 제거하여 상기 포토다이오드와 포토다이오드 사이의 영역에 상기 포토다이오드로 입사되는 광을 차단하는 광차단막을 형성하는 단계와, 상기 광차단막을 포함한 반도체 기판의 전면에 유전막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 씨모스 이미지 센서의 제조 방법을 보다 상세히 설명하면 다음과 같다.
도 6은 본 발명에 의한 씨모스 이미지 센서를 나타낸 평면도이고, 도 7은 도 6의 Ⅴ-Ⅴ선에 따른 씨모스 이미지 센서를 나타낸 단면도이다.
도 6 및 도 7에 도시한 바와 같이, 반도체 기판(101)에 일정한 간격을 갖고 형성되는 다수개의 포토다이오드(104)들과, 상기 각 포토다이오드(104) 사이의 상기 반도체 기판(101)에 형성되는 소자 격리막(102)과, 상기 소자 격리막(102)의 상부에 형성되어 상기 인접 포토다이오드(104)로 입사되는 광을 차단하는 광차단막(108)과, 상기 광차단막(108)을 포함한 반도체 기판(101)의 전면에 형성되는 유전막(109)을 포함하여 구성되어 있다.
여기서, 상기 광차단막(108)은 금속막(105)으로 이루어져 있고, 상기 금속막(105) 중에서는 Ti, Ta, Ni, Co 등으로 이루어져 있고, 상기 금속막(105)상에는 베리어 금속막(106)이 200 ~ 2000Å의 두께를 갖고 형성되어 있다.
또한, 상기 광차단막(108)은 반도체 기판(101)의 액티브 영역을 제외한 소자 격리막(102)위에 형성되어 입사광이 소자 격리막(102)을 통해 인접한 포토다이오드(104)로 입사되는 것을 차단한다.
또한, 상기 광차단막(108)은 픽셀내의 소자 격리막(102)에만 형성되어 입사광이 소자 격리막(102)을 통해 인접 포토다이오드(104)로 입사되는 것을 차단한다.
도 8a 내지 도 8d는 본 발명에 의한 씨모스 이미지 센서의 제조방법을 개략적으로 나타낸 공정 단면도이다.
즉, 본 발명은 각종 트랜지스터들을 완료한 후 살리사이드(sailcide) 공정을 진행할 때 살리사이드용 금속막을 이용하여 인접한 픽셀간에 입사되는 입사광을 차단할 수 있는 광차단막을 형성하고 있다.
도 8a에 도시한 바와 같이, 반도체 기판(101)에 소자간 격리를 위하여 소자 격리막(102)을 형성한다.
여기서, 도면에는 도시하지 않았지만 상기 소자 격리막(102)을 형성하는 방법을 설명하면 다음과 같다.
먼저, 반도체 기판위에 패드 산화막(pad oxide), 패드 질화막(pad nitride) 및 TEOS(Tetra Ethyl Ortho Silicate) 산화막을 차례로 형성하고, 상기 TEOS 산화막위에 감광막을 형성한다.
이어, 액티브 영역과 소자 분리 영역을 정의하는 마스크를 이용하여 상기 감광막을 노광하고 현상하여 상기 감광막을 패터닝한다. 이때, 상기 소자 분리 영역의 감광막이 제거한다.
그리고 상기 패터닝된 감광막을 마스크로 이용하여 상기 소자 분리 영역의 패드 산화막, 패드 질화막 및 TEOS 산화막을 선택적으로 제거한다.
이어, 상기 패터닝된 패드 산화막, 패드 질화막 및 TEOS 산화막을 마스크로 이용하여 상기 소자 분리 영역의 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성한다. 그리고, 상기 감광막을 모두 제거한다.
이어, 상기 트렌치가 형성된 기판 전면에 희생 산화막(sacrifice oxide)을 얇게 형성하고, 상기 트렌치가 채워지도록 상기 기판에 O3 TEOS막을 형성한다. 이 때 상기 희생 산화막은 상기 트렌치의 내벽에도 형성되며, 상기 O3 TEOS막은 약 1000℃ 이상의 온도에서 진행된다.
이어, 상기 반도체 기판의 전면에, 화학 기계적 연마(CMP; Chemical Mechanical Polishing) 공정으로 상기 트렌치 영역에만 남도록 상기 O3 TEOS막을 제거하여 상기 트렌치의 내부에 소자 격리막(102)을 형성한다. 이어, 상기 패드 산화막, 패드 질화막 및 TEOS 산화막을 제거한다.
도 8b에 도시한 바와 같이, 상기 반도체 기판(101)의 전면에 제 1 감광막(103)을 도포하고, 노광 및 현상 공정으로 상기 제 1 감광막(103)을 선택적으로 패터닝하여 포토 다이오드 영역을 정의한다.
이어, 상기 패터닝된 제 1 감광막(103)을 마스크로 이용하여 상기 반도체 기판(101)의 포토다이오드 영역에 저농도 불순물 이온을 주입하여 포토다이오드(104)를 형성한다.
도 8c에 도시한 바와 같이, 상기 제 1 감광막(103)을 제거하고, 상기 반도체 기판(101)의 전면에 살리사이드용 금속막(105)을 증착하고, 1차 어닐링 공정을 통해 반도체 기판(101)의 살리사이드 영역에 살리사이드막(도시되지 않음)을 형성한다.
여기서, 상기 금속막(105)은 상기 반도체 기판(101)과 반응하여 실리사이드화될 물질 예를 들면, Ti, Ta, Ni, Co 중에서 어느 하나를 사용하고, 상기 금속막(105)상에 베리어 금속막(예를 들면, TiN 또는 TaN 등)(106)을 형성할 수도 있다.
또한, 상기 베리어 금속막(106)은 200 ~ 2000Å의 두께로 형성한다.
이어, 상기 반도체 기판(101)과 반응하지 않는 금속막(105)을 포함한 반도체 기판(101)의 전면에 제 2 감광막(107)을 도포한 후, 노광 및 현상 공정으로 상기 제 2 감광막(107)을 선택적으로 패터닝하여 상기 각 포토다이오드(104) 사이의 소자 격리막(102)상에 남도록 패터닝한다.
그리고 상기 패터닝된 제 2 감광막(107)을 마스크로 이용하여 상기 금속막(105) 및 베리어 금속막(106)을 선택적으로 제거하여 특정 픽셀을 통해 입사된 입사광이 인접한 포토다이오드(104)로의 입사되는 것을 방지하는 광차단막(108)을 형성한다.
도 8d에 도시한 바와 같이, 상기 제 2 감광막(107)을 제거하고, 상기 반도체 기판(101)에 2차 어닐링 공정을 실시하여 상기 살리사이드막을 안정화시킨다.
이어, 상기 광차단막(108)을 포함한 반도체 기판(101)의 전면에 유전막(109)을 형성한다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 씨모스 이미지 센서의 제조방법에 있어서는 다음과 같은 효과가 있다.
즉, 포토다이오드와 포토다이오드 사이에 실리사이드 공정을 통해 형성되는 금속 물질을 잔류시키어 특정 픽셀로 입사되는 입사광이 인접 포토다이오드로 입사되는 것을 차단하여 크로스토크를 방지함으로써 이미지 센서의 특성을 향상시킬 수 있다.

Claims (6)

  1. 다수개의 포토 다이오드 영역과 트랜지스터 영역을 갖는 액티브 영역을 정의하기 위해 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계;
    상기 각 포토 다이오드 영역에 포토다이오드들을 형성하는 단계;
    상기 반도체 기판의 전면에 살리사이드용 금속막과 상기 금속막상에 베리어 금속막을 차례로 형성하는 단계;
    상기 반도체 기판에 실리사이드 공정을 실시하여 상기 트랜지스터 영역에 금속 실리사이드막을 형성하는 단계;
    상기 반도체 기판과 반응하지 않는 베리어 금속막 및 금속막을 선택적으로 제거하여 상기 포토다이오드와 포토다이오드 사이의 영역에 상기 포토다이오드로 입사되는 광을 차단하는 광차단막을 형성하는 단계;
    상기 광차단막을 포함한 반도체 기판의 전면에 유전막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  2. 제 1 항에 있어서, 상기 금속막은 Ti, Ta, Ni, Co 중에서 어느 하나를 사용하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  3. 제 1 항에 있어서, 상기 베리어 금속막은 TiN 또는 TaN 등을 200 ~ 2000Å의 두께로 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  4. 제 1 항에 있어서, 상기 광차단막은 상기 액티브 영역을 제외한 소자 격리막 위에 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  5. 제 1 항에 있어서, 상기 광차단막은 픽셀내의 소자 격리막 위에 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
  6. 제 1 항에 있어서, 상기 광차단막은 인접한 포토다이오드와 포토다이오드 사이의 소자 격리막 위에 형성하는 것을 특징으로 하는 씨모스 이미지 센서의 제조방법.
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