JP4901221B2 - 半導体装置の製造方法 - Google Patents
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Description
本発明は、半導体装置の製造方法に関する。
半導体装置の微細化に伴い、素子分離溝を絶縁膜で確実に埋めることが難しくなってきている。特に、ＮＡＮＤ型フラッシュメモリでは、素子分離溝のアスペクト比（溝深さ／溝幅）が高いため、ＣＶＤ（chemical vapor deposition）法によって形成されたシリコン酸化膜（以下、便宜上、ＣＶＤシリコン酸化膜という）のみを用いて素子分離溝を埋めることが、非常に難しくなってきている。
このような問題に対して、過水素化シラザン重合体（以下、ポリシラザンと言う）を用いた方法が提案されている（例えば、特許文献１参照）。ポリシラザン溶液を塗布した後、ベーク処理、キュア処理及びデンシファイ処理といった熱処理を行うことにより、シリコン酸化膜（ＳｉＯ2 膜）が得られる。以下、ポリシラザンを用いて形成されたシリコン酸化膜を、便宜上、ポリシラザンシリコン酸化膜という。例えば、ＣＶＤシリコン酸化膜とポリシラザンシリコン酸化膜との積層膜を素子分離絶縁膜として用いることで、アスペクト比の高い素子分離溝を素子分離絶縁膜で埋めることが可能である。
しかしながら、素子分離絶縁膜にポリシラザンシリコン酸化膜を用いた場合、ポリシラザン膜が十分にＳｉＯ2 膜に転化されないために、以下のような問題が生じる。
ＮＡＮＤ型フラッシュメモリでは通常、素子分離絶縁膜を形成した後、素子分離絶縁膜をエッチバックすることで、素子分離溝内の素子分離絶縁膜の高さを制御している。ところが、ポリシラザン膜が十分にＳｉＯ2 膜に転化されないと、エッチング深さにばらつきが生じる。例えば、溝幅が狭い部分では、ポリシラザン膜に十分に酸素を供給することができないため、ポリシラザン膜のＳｉＯ2 膜への転化が不十分になる。そのため、溝幅が狭い部分では、エッチングレートが高くなる。その結果、溝幅が狭い部分では、溝幅が広い部分に比べて、エッチング深さが増大してしまう。
このように、溝内に絶縁膜を形成する場合、従来はエッチングレートのばらつきにより、エッチング深さを精度よく制御することが困難であった。
特開２００３−２５８０８２号公報
本発明は、溝内に形成された絶縁膜のエッチングを精度よく制御することが可能な半導体装置の製造方法を提供することを目的としている。
本発明の一視点に係る半導体装置の製造方法は、主面側に溝を有する被処理体を用意する工程と、前記被処理体の主面上に、シリコン、水素及び窒素を含有した重合体を含む重合体膜を形成する工程と、前記重合体膜が形成された被処理体を、酸素と窒素からなる第１の雰囲気内に保持する工程と、前記被処理体を前記第１の雰囲気内に保持する工程の後、前記重合体膜を水蒸気を含有した第２の雰囲気内で酸化し、シリコン酸化物を主成分として含む酸化物膜を形成する工程と、前記酸化物膜の上側部分を除去して、前記酸化物膜の下側部分を前記溝内に残す工程と、を備え、前記第１の雰囲気は、前記第１の雰囲気の圧力が１２５から３２５Torrの範囲に、且つ酸素分圧が１６Torrから４８Torrの範囲に設定され、該酸素分圧が窒素分圧よりも低い。
本発明によれば、酸化処理を行う前の酸素分圧を最適化することにより、溝内に形成された絶縁膜のエッチングを精度よく制御することが可能となる。
以下、本発明の実施形態を図面を参照して説明する。
（実施形態１）
以下、半導体装置として、電気的に消去可能な不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリを例に説明する。
以下、半導体装置として、電気的に消去可能な不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリを例に説明する。
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を模式的に示した平面図である（ただし、ビット線は図示していない）。図２は、図１に示した構成の等価回路図である。
図１及び図２に示すように、各ＮＡＮＤセルユニットは、選択トランジスタＳ１及びＳ２間に、直列接続されたメモリセルＭ１〜Ｍ８を設けた構成となっている。選択トランジスタＳ１及びＳ２には選択ゲート線ＳＧ１及びＳＧ２が接続されており、メモリセルＭ１〜Ｍ８にはコントロールゲート線（ワード線）ＣＧ１〜ＣＧ８が接続されている。また、各選択トランジスタＳ１には、ビット線ＢＬ１及びＢＬ２が接続されている。なお、ここではメモリセルが８個の場合について示したが、メモリセルの数は８個に限定されるものではない。
図３は図１のＡ−Ａ’に沿った断面図（ワード線方向の断面図）であり、図４は図１のＢ−Ｂ’に沿った断面図（ビット線方向の断面図）である。
図３及び図４に示すように、シリコン基板（半導体基板）１０上に選択トランジスタＳ１及びＳ２並びにメモリセルＭ１〜Ｍ８が形成されている。
各メモリセルＭ１〜Ｍ８は、シリコン基板１０上に形成されたトンネル絶縁膜（第１のゲート絶縁膜）１１と、ポリシリコン膜１２ａ及び１２ｂで形成されたフローティングゲート電極膜（第１のゲート電極膜）１２と、ＯＮＯ（oxide / nitride / oxide）膜で形成された電極間絶縁膜（第２のゲート絶縁膜）２２と、コントロールゲート電極膜（第２のゲート電極膜）２３とを備えている。各選択トランジスタＳ１及びＳ２は、シリコン基板１０上に形成されたゲート絶縁膜１１と、ポリシリコン膜１２ａ、１２ｂ及びコントロールゲート電極膜２３で形成されたゲート電極とを備えている。選択トランジスタＳ１及びＳ２並びにメモリセルＭ１〜Ｍ８の側壁には、側壁スペーサ２４が形成されている。また、ビット線方向で隣接したメモリセル間には、ソース／ドレイン拡散層２５が形成されている。
ワード線方向で隣接したＮＡＮＤセルユニット間には、シリコン酸化物を主成分として含む素子分離絶縁部が形成されている。この素子分離絶縁部は、ＣＶＤ法によって形成されたシリコン酸化膜（ＣＶＤシリコン酸化膜：下層酸化物膜）１８と、過水素化シラザン重合体（ポリシラザン）から得られたシリコン酸化膜（ポリシラザンシリコン酸化膜：酸化物膜）１９ｂとで形成されている。
選択トランジスタ及びメモリセル等は層間絶縁膜２６で覆われている。また、シリコン基板１０の表面領域には高濃度拡散層２７が形成されており、高濃度拡散層２７にはコンタクトプラグ２８を介してビット線２９が接続されている。
以下、上述したＮＡＮＤ型フラッシュメモリの製造方法を、図５〜図１５を参照して説明する。なお、図５〜図１５は、図１のＡ−Ａ’に沿った断面に対応する。
まず、図５に示すように、シリコン基板（半導体基板）１０上に、トンネル絶縁膜１１として、厚さ１０ｎｍ程度のシリコン酸化膜（ＳｉＯ2 膜）を形成する。続いて、トンネル絶縁膜１１上に、フローティングゲート電極膜１２として、総厚１５０ｎｍ程度のポリシリコン膜１２ａ及び１２ｂを形成する。さらに、ポリシリコン膜１２ｂ上に、厚さ１００ｎｍ程度のシリコン窒化膜（Ｓｉ3Ｎ4 膜）１４を形成する。その後、図６に示すように、シリコン窒化膜１４上に、マスク膜１５を形成する。
次に、図７に示すように、マスク膜１５をパターニングした後、パターニングされたマスク膜１５をマスクとして用い、シリコン窒化膜１４、フローティングゲート電極膜１２、トンネル絶縁膜１１及びシリコン基板１０を、ＲＩＥ（reactive ion etching）法によってパターニングする。これにより、深さ４５０ｎｍ程度のＳＴＩ（shallow trench isolation）用の素子分離溝１６が形成される。
なお、図示はしないが、図７の工程の後、素子分離溝１６の表面を通常の熱酸化法によって酸化して、厚さ３ｎｍ程度の熱酸化膜を形成してもよい。この熱酸化膜により、トンネル絶縁膜１１のエッジの露出部を保護することができる。また、ラジカル酸化法によって素子分離溝１６の表面に酸化膜を形成してもよい。ラジカル酸化を用いることにより、シリコンの面方位に依存しない均一な酸化膜を形成することが可能である。また、シリコン窒化膜１４の側面をわずかに酸化しておいてもよい。
次に、図８に示すように、図７の工程で得られた構造の表面全体に、ＨＤＰ（high density plasma）−ＣＶＤ（chemical vapor deposition）法により、ＣＶＤシリコン酸化膜（下層酸化物膜）１８を堆積する。このとき、素子分離溝１６はＣＶＤシリコン酸化膜１８によって完全には埋められず、ＣＶＤシリコン酸化膜１８は素子分離溝１６に基づく凹部１７を有している。
次に、図９に示すように、図８の工程で得られた被処理体上に、シリコン、水素及び窒素を含有した重合体を含む重合体溶液層として、過水素化シラザン重合体溶液層（ポリシラザン溶液層）１９を形成する。具体的には、ＣＶＤシリコン酸化膜１８上にポリシラザン溶液を、平坦面上での厚さが６００ｎｍとなるように、スピンコーティングによって塗布する。
次に、図１０に示すように、ベーク処理によってポリシラザン溶液層１９に含まれる溶媒を蒸発させて、過水素化シラザン重合体膜（ポリシラザン膜）１９ａを形成する。ベーク処理の条件は、例えば１５０℃で３分間とする。ＣＶＤシリコン酸化膜１８の凹部１７は、ポリシラザン膜１９ａによって完全に埋められる。
次に、図１１に示すように、キュア処理を行う。キュア処理により、ポリシラザンがシリコン酸化物（ＳｉＯ2 ）に転化し、シリコン酸化物を主成分として含む酸化物膜として、ポリシラザンシリコン酸化膜１９ｂが得られる。具体的には、水蒸気雰囲気下において高温熱処理を行う。この熱処理により、
(ＳｉＨ2ＮＨ)n ＋ ２ｎＯ → ｎＳｉＯ2 ＋ ｎＮＨ3
という反応が生じる。すなわち、ポリシラザンが水蒸気（Ｈ2Ｏ＋Ｏ2）の分解によって生じる酸素（Ｏ）又はＯＨ基と反応し、ＳｉＯ2（シリコン酸化物：シリカ）とＮＨ3（アンモニア）が生成される。なお、素子領域の表面は、シリコン窒化膜１４によって覆われているため、酸化されない。
(ＳｉＨ2ＮＨ)n ＋ ２ｎＯ → ｎＳｉＯ2 ＋ ｎＮＨ3
という反応が生じる。すなわち、ポリシラザンが水蒸気（Ｈ2Ｏ＋Ｏ2）の分解によって生じる酸素（Ｏ）又はＯＨ基と反応し、ＳｉＯ2（シリコン酸化物：シリカ）とＮＨ3（アンモニア）が生成される。なお、素子領域の表面は、シリコン窒化膜１４によって覆われているため、酸化されない。
以下、キュア処理におけるシーケンスの詳細を、図１６を参照して説明する。
まず、キュア処理用の反応容器として石英チューブを用意し、この石英チューブ内に、ポリシラザン膜１９ａが形成された被処理体を搬入する。続いて、反応容器内の圧力が数十mTorr程度となるまで真空排気を行った後、反応容器内の圧力を数十Torr程度に制御する。被処理体の温度は、２００℃に制御されている。
次に、被処理体の温度を２００℃に維持したまま、反応容器内に酸素（Ｏ2）及び窒素（Ｎ2）の混合ガスを導入する。このとき反応容器内の圧力、すなわちＯ2／Ｎ2混合ガス雰囲気（第１の雰囲気）の圧力が１２５〜３２５Torr程度となるようにする。また、混合ガス雰囲気中の酸素分圧が、１６Torrから４８Torrの範囲内の所望の圧力になるように、Ｏ2 及びＮ2 の流量を制御する。また、窒素分圧が酸素分圧よりも高くなるようにする。例えば、Ｏ2／Ｎ2混合ガス雰囲気の圧力を３２５Torr、Ｏ2 流量を０．２５sLM、Ｎ2 流量を４．７５sLM、Ｏ2分圧を１６Torrとする。酸素分圧を１６Torrから４８Torrの範囲内に設定することにより、後述するように、エッチングのばらつきを抑えることができる。このように設定されたＯ2／Ｎ2混合ガス雰囲気内に、被処理体を５分程度保持する。さらに、Ｏ2／Ｎ2混合ガス雰囲気内の酸素分圧を維持したまま、被処理体の温度を３００℃まで昇温させる。
被処理体の温度が３００℃±２℃以内に安定した後、Ｎ2ガスの供給を止め、水素ガス（Ｈ2ガス）の供給を開始する。これにより、Ｏ2ガスとＨ2ガスとが反応して水蒸気（スチーム）が生成される。具体的には、Ｏ2ガスとＨ2ガスとの反応は、反応容器（石英チューブ）の導入部の手前側に配置された反応ユニット（ＷＶＧ： Water Vaper Generator）で行われる。なお、Ｏ2ガス及びＨ2ガスを反応容器内に導入し、反応容器で水蒸気を生成してもよい。
このようにして得られた水蒸気雰囲気（第２の雰囲気）内で、ポリシラザン膜１９ａを酸化する。酸化温度は上述したように３００℃であり、酸化時間は例えば３０分程度である。この水蒸気酸化により、ポリシラザンシリコン酸化膜１９ｂが形成される。
次に、上記のようにしてキュア処理が行われたポリシラザンシリコン酸化膜１９ｂに対して、デンシファイ処理を行う。例えば、不活性ガス雰囲気又は酸化性ガス雰囲気において８５０℃程度の熱処理を行うことで、ポリシラザンシリコン酸化膜１９ｂに残留しているＮＨ3 やＨ2Ｏが放出され、より密度の高いシリコン酸化膜が得られる。このときも、素子領域の表面は、シリコン窒化膜１４によって覆われているため、酸化されない。なお、デンシファイ処理は、通常の炉を用いて行ってもよいし、ＲＴＡ（rapid thermal annealing）によって行ってもよい。ＲＴＡを用いる場合には、例えば９００℃で２０秒程度の熱処理を行う。
次に、図１２に示すように、ＣＶＤシリコン酸化膜１８及びポリシラザンシリコン酸化膜１９ｂを、ＣＭＰ（chemical mechanical polishing）によって平坦化する。ＣＭＰでは、シリコン窒化膜１４がストッパーとして機能する。コロイダルシリカをベースとした研磨剤を用いてＣＭＰを行うことで、ＣＶＤシリコン酸化膜１８及びポリシラザンシリコン酸化膜１９ｂの研磨レートに対するシリコン窒化膜１４の研磨レートの比を、５０以上とすることができる。
次に、図１３に示すように、フッ酸（ＨＦ）系のエッチング液によって、ＣＶＤシリコン酸化膜１８及びポリシラザンシリコン酸化膜１９ｂのエッチバックを行う。その結果、ＣＶＤシリコン酸化膜１８及びポリシラザンシリコン酸化膜１９ｂの上側部分が除去され、下側部分が素子分離溝内に残る。下側部分の上面の高さは素子分離溝の最上部よりも低くなる。
すでに述べたように、本実施形態では、水蒸気酸化によってポリシラザン膜１９ａをポリシラザンシリコン酸化膜１９ｂに転化する前に、Ｏ2／Ｎ2混合ガス雰囲気中の酸素分圧が１６Torrから４８Torrの範囲内に設定されている。そのため、後述するように、エッチングのばらつきを抑えることができる。すなわち、素子分離溝の溝幅に依存せず、均一なエッチバック処理を行うことができ、各素子分離溝内に所望の均一な高さで、ＣＶＤシリコン酸化膜１８及びポリシラザンシリコン酸化膜１９ｂを残すことができる。
エッチバック処理を行った後、ＣＶＤシリコン酸化膜１８及びポリシラザンシリコン酸化膜１９ｂのデンシファイ処理を行う。具体的には、Ｎ2ガス雰囲気中で、８００℃、１時間の高温・長時間の熱処理を行う。これにより、ポリシラザンシリコン酸化膜１９ｂが十分にデンシファイされる。なお、このデンシファイ処理をエッチバック処理の前に行えば、十分にデンシファイされたポリシラザンシリコン酸化膜１９ｂに対してエッチバック処理を行うことができるため、エッチングのばらつきを抑えることができるのではないかと考えられる。しかしながら、この場合、高温・長時間の熱処理によってポリシラザンシリコン酸化膜１９ｂが十分に硬化しているため、エッチバック処理でのエッチング速度が格段に遅くなる。そのため、長時間のエッチバック処理が必要となり、フローティングゲート電極膜１２がダメージを受けるといった問題や、ＣＶＤシリコン酸化膜１８とポリシラザンシリコン酸化膜１９ｂとの界面で膜剥がれが生じるといった問題が生じる。したがって、上記の高温・長時間のデンシファイ処理は、エッチバック処理を行った後に行う必要がある。
次に、図１４に示すように、ホットリン酸をエッチング液として用いて、シリコン窒化膜１４を除去する。
次に、図１５に示すように、フローティングゲート電極膜１２の表面並びにＣＶＤシリコン酸化膜１８及びポリシラザンシリコン酸化膜１９ｂで形成された素子分離部の表面に、ＯＮＯ膜で形成された電極間絶縁膜２２を形成する。続いて、電極間絶縁膜２２上に、コントロールゲート電極膜２３を形成する。さらに、トンネル絶縁膜１１、フローティングゲート電極膜１２、電極間絶縁膜２２及びコントロールゲート電極膜２３を、素子分離溝の延伸方向と垂直な方向にパターニングする。これにより、トンネル絶縁膜１１、フローティングゲート電極膜１２、電極間絶縁膜２２及びコントロールゲート電極膜２３で形成されたゲート構造が得られる。さらに、ソース・ドレイン拡散層（図示せず）を形成した後、層間絶縁膜２６を形成する。
その後の工程は図示しないが、コンタクトや配線の形成等を行い、ＮＡＮＤ型フラッシュメモリが形成される。
図１７は、キュア処理（水蒸気酸化）を行う前のＯ2／Ｎ2混合ガス雰囲気中の酸素分圧と、エッチバック処理におけるウエハ内でのエッチング速度のばらつきとの関係について、その測定結果を示した図である。測定試料には、同一ウエハ内に複数の溝幅の素子分離溝が形成されたものを用いている。溝幅の最小値は７０ｎｍ程度、最大値は数十μｍ程度である。
図１７に示すように、酸素分圧が１６Torrより低い場合及び４８Torrよりも高い場合には、同一ウエハ内でエッチング速度が大きくばらついている。これは、主として溝幅に依存してエッチング速度が変化するためである。これに対して、酸素分圧が１６Torrから４８Torrの範囲にある場合には、エッチング速度のばらつきは３％以下に抑えられている。したがって、酸素分圧を１６Torrから４８Torrの範囲に設定することで、エッチバック処理におけるエッチング速度のばらつきを十分に抑えることができる。すなわち、エッチバック処理によって形成される素子分離部の高さ（上面の位置）を、同一ウエハ内で均一化することができる。
図１８及び図１９は、エッチバック処理後の試料の断面を示したＳＥＭ写真である。図１８は本実施形態の方法を用いた場合、図１９は従来の方法（酸素分圧が４８Torrよりも高い場合）を用いた場合である。図１８及び図１９を比較すればわかるように、従来の方法を用いた場合には、溝幅に依存して素子分離部の高さが変化しているのに対し、本実施形態の方法を用いた場合には、素子分離部の高さが均一化されている。
なお、Ｏ2／Ｎ2混合ガス雰囲気中の酸素分圧を１６Torr程度よりも低くした場合には、ウエハ上で多数のパーティクルが検出された。酸素分圧を１６Torr以上にすることで、このような問題を回避することもできる。
以上のように、本実施形態では、キュア処理（水蒸気酸化）を行う前のＯ2／Ｎ2混合ガス雰囲気中の酸素分圧を１６Torrから４８Torrの範囲に設定することにより、エッチバック処理におけるエッチングレートのばらつきを抑えることができ、素子分離部の高さを精度よく制御することができる。
不揮発性メモリセルでは、トンネル絶縁膜１１に基づくキャパシタンスＣ１と、電極間絶縁膜２２に基づくキャパシタンスＣ２とのキャパシタンス比（カップリング比）が重要である。図１５に示すように、電極間絶縁膜２２はフローティングゲート電極膜１２の上面及び側面に形成されているため、キャパシタンスＣ２の精度を高めるためには、素子分離絶縁部の上面の高さを正確に制御することが重要である。本実施形態の方法を用いることで、素子分離絶縁部の上面の高さを精度よく制御することができるため、キャパシタンス比のばらつきを低減することが可能である。
（実施形態２）
上述した第１の実施形態では、キュア処理における水蒸気雰囲気の圧力を一定としたが、本実施形態では水蒸気雰囲気の圧力を変化させている。なお、基本的な事項については、第１の実施形態と同様であるため、第１の実施形態で説明した事項については説明を省略する。
上述した第１の実施形態では、キュア処理における水蒸気雰囲気の圧力を一定としたが、本実施形態では水蒸気雰囲気の圧力を変化させている。なお、基本的な事項については、第１の実施形態と同様であるため、第１の実施形態で説明した事項については説明を省略する。
以下、本実施形態におけるキュア処理のシーケンスの詳細を、図２０を参照して説明する。
キュア処理（水蒸気酸化）前のシーケンスについては第１の実施形態と同様である。すなわち、水蒸気酸化を行う前のＯ2／Ｎ2混合ガス雰囲気中の酸素分圧が、１６Torrから４８Torrの範囲内の所望の圧力になるようにする。
水蒸気酸化では、まず水蒸気雰囲気の圧力（反応容器内の圧力）を４００Torr（第１の圧力）に設定し、５分間の熱処理を行う。続いて、水蒸気雰囲気の圧力を４００Torrから７００Torr（第２の圧力）の圧力に高め、２５分間の熱処理を行う。なお、第１の圧力は３２５〜４００Torrの範囲に、第２の圧力は７００〜７６０Torrの範囲に設定されることが好ましい。
このように、水蒸気酸化の際に水蒸気雰囲気の圧力を第１の圧力から第２の圧力に高めることにより、ポリシラザン膜を効率的にポリシラザンシリコン酸化膜に転化することができる。具体的には、シラノール（Ｓｉ−ＯＨ）の残存量が低減すると考えられる。その結果、デンシファイ処理等の熱処理工程におけるポリシラザンシリコン酸化膜の収縮が抑制され、応力を低減することが可能である。
図２１は、上述した応力低減効果の測定結果を示した図である。Ｓｉウエハ上に形成したポリシラザン膜をキュア処理した試料を用いて応力を求めた。具体的には、ウエハの反りの熱履歴を測定可能な装置を用い、試料の昇温及び降温を行った。８００℃までの昇温速度は１０℃／分とし、８００℃での保持時間を３０分とした。応力値σは、ウエハの反りから見積もった曲率半径Ｒを用いて、以下の式から求めることができる。
σ＝［Ｅ／（１−ν）］×［ｈ2／（６×Ｒ×ｔ）］
ただし、νはＳｉのポアソン比、ＥはＳｉのヤング率、ｔはポリシラザン膜をキュア処理した膜の厚さ、ｈはＳｉウエハの厚さである。
ただし、νはＳｉのポアソン比、ＥはＳｉのヤング率、ｔはポリシラザン膜をキュア処理した膜の厚さ、ｈはＳｉウエハの厚さである。
図２１からわかるように、本実施形態の方法を用いた場合には、従来の方法を用いた場合に比べて、ピーク応力値が３５％程度低減されている。
以上のように、本実施形態においても、第１の実施形態と同様、キュア処理（水蒸気酸化）を行う前のＯ2／Ｎ2混合ガス雰囲気中の酸素分圧を１６Torrから４８Torrの範囲に設定することにより、エッチングレートのばらつきを抑えることができる。さらに、本実施形態では、水蒸気酸化の際に水蒸気雰囲気の圧力を第１の圧力から第２の圧力に高めることにより、ポリシラザンシリコン酸化膜の収縮を抑制することができ、応力を低減することが可能となる。したがって、膜剥がれや欠陥の発生といった問題を回避することが可能である。
なお、上述した第１及び第２の実施形態では、シリコン、水素及び窒素を含有した重合体としてポリシラザンを例に説明したが、熱処理によってシリコン酸化物に転化するような重合体であれば、上述した実施形態と同様の方法を適用することが可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
１０…シリコン基板 １１…トンネル絶縁膜
１２…フローティングゲート電極膜 １４…シリコン窒化膜
１５…マスク膜 １６…素子分離溝
１７…凹部 １８…ＣＶＤシリコン酸化膜
１９…ポリシラザン溶液層 １９ａ…ポリシラザン膜
１９ｂ…ポリシラザンシリコン酸化膜
２２…電極間絶縁膜 ２３…コントロールゲート電極膜
２４…側壁スペーサ ２５…ソース／ドレイン拡散層
２６…層間絶縁膜 ２７…高濃度拡散層
２８…コンタクトプラグ ２９…ビット線
１２…フローティングゲート電極膜 １４…シリコン窒化膜
１５…マスク膜 １６…素子分離溝
１７…凹部 １８…ＣＶＤシリコン酸化膜
１９…ポリシラザン溶液層 １９ａ…ポリシラザン膜
１９ｂ…ポリシラザンシリコン酸化膜
２２…電極間絶縁膜 ２３…コントロールゲート電極膜
２４…側壁スペーサ ２５…ソース／ドレイン拡散層
２６…層間絶縁膜 ２７…高濃度拡散層
２８…コンタクトプラグ ２９…ビット線
Claims (4)
- 主面側に溝を有する被処理体を用意する工程と、
前記被処理体の主面上に、シリコン、水素及び窒素を含有した重合体を含む重合体膜を形成する工程と、
前記重合体膜が形成された被処理体を、酸素と窒素からなる第１の雰囲気内に保持する工程と、
前記被処理体を前記第１の雰囲気内に保持する工程の後、前記重合体膜を水蒸気を含有した第２の雰囲気内で酸化し、シリコン酸化物を主成分として含む酸化物膜を形成する工程と、
前記酸化物膜の上側部分を除去して、前記酸化物膜の下側部分を前記溝内に残す工程と、
を備え、
前記第１の雰囲気は、前記第１の雰囲気の圧力が１２５から３２５Torrの範囲に、且つ酸素分圧が１６Torrから４８Torrの範囲に設定され、該酸素分圧が窒素分圧よりも低いことを特徴とする半導体装置の製造方法。 - 前記被処理体は、前記第１の雰囲気内で第１の温度から第２の温度に昇温され、
前記重合体膜は、前記第２の雰囲気内で前記第２の温度で酸化される
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記重合体膜を酸化する工程は、前記第２の雰囲気の圧力を第１の圧力から第２の圧力に高める工程を含む
ことを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記溝内には、シリコン酸化物を主成分として含み且つ前記溝に基づく凹部を有する下層酸化物膜が予め形成されており、
前記重合体膜は前記凹部を埋める
ことを特徴とする請求項１に記載の半導体装置の製造方法。
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