KR20110096843A - 반도체 소자의 제조 방법 - Google Patents

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KR20110096843A
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최용순
김홍근
이하영
최길현
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Abstract

본 발명은, 트렌치의 갭필을 향상시켜 소자의 특성 및 신뢰성을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공한다. 본 발명의 일부 실시예들에 따른 반도체 소자의 제조 방법은, 반도체 층 내에 트렌치를 형성하는 단계; 실리콘 소스와 질소 소스를 이용하여 상기 트렌치를 매립하고 제1 구조를 가지는 제1 층을 형성하는 제1 층 형성 단계; 상기 제1 층을 산소 소스를 이용하여 큐어링하여 제2 구조를 가지는 제2 층을 형성하는 제2 층 형성 단계; 및 상기 제2 층을 어닐링하여 제3 구조를 가지는 제3 층을 형성하는 제3 층 형성 단계;를 포함한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 트렌치의 갭필을 향상시켜 소자의 특성 및 신뢰성을 증가시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰이 축소됨에 따라, 상기 반도체 장치 내의 미세 구조들을 형성할 필요가 있다. 이러한 미세 구조는 높은 종횡비를 가지는 트렌치들을 포함할 수 있고, 따라서 상기 트렌치의 매립이 불충분하게 형성될 수 있다. 이에 따라, 반도체 소자의 특성, 신뢰성, 및 수율이 감소되고 비용이 증가될 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는, 트렌치의 갭필을 향상하여 소자의 특성 및 신뢰성을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 층 내에 트렌치를 형성하는 단계; 상기 반도체 층 상에 실리콘 소스와 질소 소스를 이용하여 상기 트렌치를 매립하고 제1 구조를 가지는 제1 층을 형성하는 제1 층 형성 단계; 상기 제1 층을 산소 소스를 이용하여 큐어링하여 제2 구조를 가지는 제2 층을 형성하는 제2 층 형성 단계; 및 상기 제2 층을 어닐링하여 제3 구조를 가지는 제3 층을 형성하는 제3 층 형성 단계;를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제3 층 형성 단계를 수행한 후에, 상기 제3 층을 불활성 가스 분위기에서 열처리하여 치밀화하는 치밀화 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 층은 유동성을 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 실리콘 소스는 실리콘, 질소, 및 수소를 포함할 수 있다. 또한, 상기 질소 소스는 NH2 *, NH*, H*, 및 N* (여기에서 '*'는 라디칼을 의미함) 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 산소 소스는 산소 가스(O2), 오존 가스(O3), 및 산소 라디칼(O*) 중 적어도 어느 하나를 포함할 수 있다. 또한, 상기 산소 소스는 황산(H2SO4), 과산화수소(H2O2), 및 SC1 용액 중에 적어도 어느 하나를 포함할 수 있다. 또한, 상기 산소 소스는 산소 가스(O2), 수소 가스(H2), 질소 가스(N2), 및 수증기(H2O) 중의 적어도 어느 하나를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 구조는 실리콘, 질소, 및 수소를 포함할 수 있다. 또한, 상기 제1 구조는 실리콘, 수소, 및 질소 중 적어도 어느 두 개가 결합될 수 있다. 또한, 상기 제2 구조는 실리콘, 수소, 질소, 및 산소 중 적어도 어느 두 개가 결합될 수 있다. 또한, 상기 제3 구조는 실리콘 및 산소가 결합될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 구조는 하기의 화학식 1의 구조를 포함할 수 있다.
<화학식 1>
Figure pat00001
본 발명의 일부 실시예들에 있어서, 상기 제2 구조는 하기의 화학식 2의 구조를 포함할 수 있다.
<화학식 2>
Figure pat00002
본 발명의 일부 실시예들에 있어서, 상기 제3 구조는 하기의 화학식 3의 구조를 포함할 수 있다.
<화학식 3>
Figure pat00003
본 발명의 일부 실시예들에 있어서, 상기 실리콘 소스는 카본-프리(carbon-free)일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 층 상에 실리콘, 질소, 수소 중 적어도 어느 두 개가 결합된 제1 구조를 가지는 제1 층을 형성하는 제1 층 형성 단계; 상기 제1 층을 큐어링하여 실리콘, 수소, 질소, 및 산소 중 적어도 어느 두 개가 결합된 제2 구조를 가지는 제2 층을 형성하는 제2 층 형성 단계; 및 상기 제2 층을 어닐링하여 실리콘 및 산소가 결합된 제3 구조를 가지는 제3 층을 형성하는 제3 층 형성 단계;를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제2 층을 형성하는 단계는, 상기 제1 구조에 포함된 상기 질소의 적어도 일부를 상기 산소가 치환하여 이루어질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제3 층을 형성하는 단계는, 상기 제2 구조에 포함된 상기 질소의 적어도 일부를 상기 산소가 치환하여 이루어질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 층 상에 실리콘 소스와 질소 소스를 이용하여 제1 구조를 가지는 제1 층을 형성하는 제1 층 형성 단계; 상기 제1 층을 산소 소스를 이용하여 큐어링하여 제2 구조를 가지는 제2 층을 형성하는 제2 층 형성 단계; 및 상기 제2 층을 어닐링하여 제3 구조를 가지는 제3 층을 형성하는 제3 층 형성 단계;를 포함한다.
본 발명의 반도체 소자의 제조 방법은, 구조 내의 트렌치들을 실리콘, 질소 및 수소를 포함하는 유동성 절연물을 이용하여 매립하고, 상기 유동성 절연물의 구성 물질의 일부를 산소로 치환함으로써, 높은 갭필 능력, 높은 식각 저항성 및 내구성을 가지는 매립 절연층을 제공할 수 있다.
도 1은 본 발명의 일부 실시예들을 따른 반도체 소자의 제조방법을 나타내는 흐름도이다.
도 2a 내지 도 2e는 본 발명의 일부 실시예들을 따른 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 3은 본 발명의 일부 실시예들을 따른 반도체 소자의 제조방법을 나타내는 흐름도이다.
도 4는 본 발명의 일부 실시예들을 따른 반도체 소자의 제조방법을 나타내는 흐름도이다.
도 5a 및 도 5b는 FTIR(Fourier transform infrared spectroscopy) 을 이용하여 얻은 파수(wavenumber)에 따른 피크들을 도시하는 그래프들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일부 실시예들을 따른 반도체 소자의 제조방법을 나타내는 흐름도이다. 또한, 도 2a 내지 도 2e는 본 발명의 일부 실시예들을 따른 반도체 소자의 제조방법을 나타내는 단면도들이다.
도 1 및 도 2a를 참조하면, 반도체 층(100) 내에 트렌치(102)를 형성한다(S10).
반도체 층(100)은 실리콘, 실리콘-게르마늄 등과 같은 반도체 물질을 포함하는 기판, 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층 등을 포함할 수 있다. 또한, 반도체 층(100)은 트랜지스터 구조물(미도시)을 포함할 수 있다. 트렌치(102)는 일반적인 식각 방법, 예를 들어 포토레지스트 마스크 또는 하드 마스크를 사용할 수 있고, 습식 식각 또는 건식 식각을 수행하여 형성할 수 있다. 도시되지는 않았지만, 반도체 층(100)은 통상적인 버퍼층(미도시)을 포함할 수 있다. 또한, 도시되지는 않았지만, 트렌치(102)는 그 표면 상에 산화물 또는 질화물을 포함하는 패드 절연층(미도시)을 포함할 수 있다.
도 1 및 도 2b를 참조하면, 반도체 층(100) 상에 실리콘 소스와 질소 소스를 이용하여 트렌치(102)를 매립하고 제1 구조를 가지는 제1 층(110)을 형성하는 제1 층 형성 단계를 수행한다(S20).
상기 제1 층 형성 단계에서, 제1 층(110)은 일반적인 증착 방법을 이용하여 형성할 수 있고, 예를 들어 화학기상증착(chemical vapor deposition, CVD), 또는 원자층 증착법(atomic layer deposition, ALD)을 이용하여 형성할 수 있다. 그러나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 또한, 제1 층(110)은 유동성을 가질 수 있고, 이에 따라, 트렌치(102)를 균일하고 신뢰성 있게 충진할 수 있다.
상기 실리콘 소스는, 예를 들어 실리콘, 질소, 및 수소를 포함할 수 있다. 또한, 상기 실리콘 소스는 카본을 포함하지 않는 카본-프리(carbon-free)일 수 있다. 상기 실리콘 소스는 액상일 수 있으며, 유동성을 가질 수 있다. 상기 실리콘 소스는 미세한 액적(droplet) 또는 기상(vapor)로 공급될 수 있다.
상기 질소 소스는 NH2 *, NH*, H*, 및 N* (여기에서 '*'는 라디칼을 의미함) 중 적어도 어느 하나를 포함할 수 있다. 또한, 상기 질소 소스는 플라즈마를 이용하여 형성될 수 있다. 예를 들어, 상기 플라즈마는 원격 플라즈마일 수 있다.
상기 실리콘 소스와 상기 질소 소스는 서로 반응하여 제1 구조를 가지는 제1 층(110)을 형성한다. 상기 제1 구조는 실리콘, 질소, 및 수소를 포함할 수 있다. 또한, 상기 제1 구조는, 예를 들어 실리콘, 수소, 및 질소 중 적어도 어느 두 개가 결합될 수 있다. 또한, 예를 들어 상기 제1 구조는 하기의 화학식 1의 구조를 포함할 수 있다.
Figure pat00004
도 1 및 도 2c를 참조하면, 제1 층(110)을 산소 소스를 이용하여 큐어링하여 제2 구조를 가지는 제2 층(120)을 형성하는 제2 층 형성 단계를 수행한다(S30).
상기 산소 소스는 산소 가스(O2), 오존 가스(O3), 및 산소 라디칼(O*) 중 적어도 어느 하나를 포함할 수 있다. 또한, 상기 산소 소스는 황산(H2SO4), 과산화수소(H2O2), 및 SC1 용액(NH4OH, H2O2, 및 H2O의 혼합 용액임) 중에 적어도 어느 하나를 포함할 수 있다. 또한, 상기 산소 소스는 산소 가스(O2), 수소 가스(H2), 질소 가스(N2), 및 수증기(H2O) 중의 적어도 어느 하나를 포함하는 혼합 가스로 구성될 수 있다.
상기 제2 층 형성 단계는, 예를 들어 100℃ 내지 500℃ 범위의 온도에서 수행될 수 있고, 예를 들어 100℃ 내지 300℃ 범위의 온도에서 수행될 수 있다. 또한, 상기 제2 층 형성 단계는, 헬륨(He), 네온(Ne) 등을 포함하는 불활성 가스의 분위기 하에서 수행될 수 있고, 상기 산소 소스의 분압은, 예를 들어 10 wt% 내지 50 wt%일 수 있고, 예를 들어 10 wt% 내지 30 wt%일 수 있다.
상기 제2 구조는 실리콘, 수소, 질소, 및 산소 중 적어도 어느 두 개가 결합될 수 있다. 상기 산소 소스에 포함된 산소 원자는 제1 층(110)의 일부 원소를 치환할 수 있다. 예를 들어, 상기 산소 원자는 질소, NH2 또는 이들 모두의 적어도 일부를 치환할 수 있고, 이에 따라 상기 제2 구조를 형성할 수 있다. 상기 산소 원자와 치환되는 질소, 및 NH2 은 라디칼일 수 있다. 또한, 예를 들어 상기 제2 구조는 하기의 화학식 2의 구조를 포함할 수 있다.
Figure pat00005
도 1 및 도 2d를 참조하면, 제2 층(120)을 어닐링하여 제3 구조를 가지는 제3 층(130)을 형성하는 제3 층 형성 단계를 수행한다(S40).
상기 제3 층 형성 단계는, 수증기(H2O) 분위기, 질소(N2) 분위기, 산소(O2) 분위기, 또는 이들을 조합한 분위기에서 수행될 수 있다. 상기 수증기 분위기인 경우에 있어서, 상기 제3 층 형성 단계는, 예를 들어 100℃ 내지 500℃ 범위의 온도에서 수행될 수 있고, 예를 들어 200℃ 내지 400℃ 범위의 온도에서 수행될 수 있다. 상기 질소 분위기인 경우에 있어서, 상기 제3 층 형성 단계는, 예를 들어 100℃ 내지 1000℃ 범위의 온도에서 수행될 수 있고, 예를 들어 400℃ 내지 900℃ 범위의 온도에서 수행될 수 있다. 상기 산소 분위기인 경우에 있어서, 상기 제3 층 형성 단계는, 예를 들어 100℃ 내지 1000℃ 범위의 온도에서 수행될 수 있고, 예를 들어 200℃ 내지 900℃ 범위의 온도에서 수행될 수 있다.
상기 제3 구조는 실리콘 및 산소가 결합될 수 있다. 즉, 산소 원자가 상기 제2 구조에 잔류하는 질소 원자 및 수소 원자를 치환하여 상기 실리콘 원자와 결합될 수 있다. 또한, 예를 들어 상기 제3 구조는 하기의 화학식 3의 구조를 포함할 수 있다.
Figure pat00006
도 1 및 도 2e를 참조하면, 선택적으로(optionally) 제3 층(130)을 불활성 가스 분위기에서 열처리하여 치밀화하는 치밀화 단계를 수행한다(S40). 이에 따라 치밀화된 절연층(140)을 형성한다.
상기 불활성 가스는 헬륨(He), 네온(Ne), 질소(N2) 등일 수 있다. 상기 치밀화 단계는 예를 들어 500℃ 내지 1000℃ 범위의 온도에서 수행될 수 있고, 예를 들어 700℃ 내지 900℃ 범위의 온도에서 수행될 수 있다. 상기 치밀화 단계에서, 제3 층(130)에 포함된 결함이나, 불순물 등이 제거되어, 절연층(140)은 치밀한 구조를 가지게 된다. 또한, 상기 치밀화 단계는 선택적인(optionally) 공정이며, 경우에 따라서는 생략될 수 있다. 또한, 상기 절연층(140)은 소자 분리막, 또는 층간 절연층 등과 같은 절연층일 수 있다.
상기 제1 층 형성 단계, 상기 제2 층 형성 단계, 상기 제3 층 형성 단계, 및 상기 치밀화 단계 중 적어도 어느 둘 이상은 모두 동일한 장치 내에서 수행될 수 있고, 또는 서로 다른 장치 내에서 수행될 수 있다. 또한, 상기 제1 층 형성 단계, 상기 제2 층 형성 단계, 상기 제3 층 형성 단계, 및 상기 치밀화 단계 중 적어도 어느 둘 이상은 반복하여 수행될 수 있다. 또한, 필요한 경우, 후속 공정으로서 에치 백(etch back), 또는 화학적 기계적 연마(chemical mechanical polishing)과 같은 평탄화 공정을 수행할 수 있다.
도 3은 본 발명의 일부 실시예들을 따른 반도체 소자의 제조방법을 나타내는 흐름도이다. 본 실시예의 간결하고 명확한 설명을 위하여, 상술한 실시예와 중복되는 부분의 설명은 생략하기로 한다.
도 3을 참조하면, 반도체 층 상에 실리콘, 질소, 수소 중 적어도 어느 두 개가 결합된 제1 구조를 가지는 제1 층을 형성하는 제1 층 형성 단계를 수행한다(S120). 상기 제1 구조는 상술한 화학식 1의 구조를 포함할 수 있다.
이어서, 상기 제1 층을 큐어링하여 실리콘, 수소, 질소, 및 산소 중 적어도 어느 두 개가 결합된 제2 구조를 가지는 제2 층을 형성하는 제2 층 형성 단계를 수행한다(S130). 상기 제2 층 형성 단계는, 상기 제1 구조에 포함된 상기 질소의 적어도 일부를 상기 산소가 치환하여 이루어질 수 있다. 상기 제2 구조는 상술한 화학식 2의 구조를 포함할 수 있다.
이어서, 상기 제2 층을 어닐링하여 실리콘 및 산소가 결합된 제3 구조를 가지는 제3 층을 형성하는 제3 층 형성단계를 수행한다(S140). 상기 제3 층 형성 단계는, 상기 제2 구조에 포함된 상기 질소의 적어도 일부를 상기 산소가 치환하여 이루어질 수 있다. 상기 제3 구조는 상술한 화학식 3의 구조를 포함할 수 있다.
도 4은 본 발명의 일부 실시예들을 따른 반도체 소자의 제조방법을 나타내는 흐름도이다. 본 실시예의 간결하고 명확한 설명을 위하여, 상술한 실시예와 중복되는 부분의 설명은 생략하기로 한다.
도 4를 참조하면, 반도체 층 상에 실리콘 소스와 질소 소스를 이용하여 제1 구조를 가지는 제1 층을 형성하는 제1 층 형성 단계를 수행한다(S220). 상기 제1 구조는 상술한 화학식 1의 구조를 포함할 수 있다.
이어서, 상기 제1 층을 산소 소스를 이용하여 큐어링하여 제2 구조를 가지는 제2 층을 형성하는 제2 층 형성 단계를 수행한다(S230). 상기 제2 구조는 상술한 화학식 2의 구조를 포함할 수 있다.
이어서, 상기 제2 층을 어닐링하여 제3 구조를 가지는 제3 층을 형성하는 제3 층 형성 단계를 수행한다(S240). 상기 제3 구조는 상술한 화학식 3의 구조를 포함할 수 있다.
도 5a 및 도 5b는 FTIR(Fourier transform infrared spectroscopy) 을 이용하여 얻은 파수(wavenumber)에 따른 피크들을 도시하는 그래프들이다. 도 5a는 도 1의 제1 층에 대한 피크들이고, 도 5b는 도 1의 제3 층에 대한 피크들이다.
도 5a를 참조하면, Si-H 결합, Si-N 결합, Si-OH 결합, 및 Si-O 결합에 해당되는 피크들이 도시되어 있다. 즉, 제1 층은 Si-H 결합, Si-N 결합, Si-OH 결합, 및 Si-O 결합을 포함함을 알 수 있다.
도 5b를 참조하면, Si-O 결합에 해당되는 피크가 두드러지게 나타나고, Si-H 결합, Si-N 결합, 및 Si-OH 결합에 해당되는 피크들은 사라지거나 또는 매우 작게 나타난다. 즉, 제3 층은 Si-O 결합으로 주로 이루어짐을 알 수 있다.
본 발명의 반도체 소자의 제조 방법은, 구조 내의 트렌치들을 실리콘, 질소 및 수소를 포함하는 유동성 절연물을 이용하여 매립하고, 상기 유동성 절연물의 구성 물질의 일부를 산소로 치환함으로써, 높은 갭필 능력, 높은 식각 저항성 및 내구성을 가지는 매립 절연층을 제공할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 반도체 층, 102: 트렌치, 110: 제1 층,
120: 제2 층, 130: 제3 층, 140: 절연층

Claims (10)

  1. 반도체 층 내에 트렌치를 형성하는 단계;
    상기 반도체 층 상에 실리콘 소스와 질소 소스를 이용하여 상기 트렌치를 매립하고 제1 구조를 가지는 제1 층을 형성하는 제1 층 형성 단계;
    상기 제1 층을 산소 소스를 이용하여 큐어링하여 제2 구조를 가지는 제2 층을 형성하는 제2 층 형성 단계; 및
    상기 제2 층을 어닐링하여 제3 구조를 가지는 제3 층을 형성하는 제3 층 형성 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 제3 층 형성 단계를 수행한 후에,
    상기 제3 층을 불활성 가스 분위기에서 열처리하여 치밀화하는 치밀화 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 실리콘 소스는 실리콘, 질소, 및 수소를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 질소 소스는 NH2 *, NH*, H*, 및 N* (여기에서 '*'는 라디칼을 의미함) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 산소 소스는 산소 가스(O2), 오존 가스(O3), 및 산소 라디칼(O*) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 산소 소스는 황산(H2SO4), 과산화수소(H2O2), 및 SC1 용액 중에 적어도 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서, 상기 산소 소스는 산소 가스(O2), 수소 가스(H2), 질소 가스(N2), 및 수증기(H2O) 중의 적어도 어느 하나를 포함하는 혼합 가스로 구성된 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서, 상기 제1 구조는 하기의 화학식 1의 구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
    <화학식 1>
    Figure pat00007
  9. 제 1 항에 있어서, 상기 제2 구조는 하기의 화학식 2의 구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
    <화학식 2>
    Figure pat00008
  10. 제 1 항에 있어서, 상기 제3 구조는 하기의 화학식 3의 구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
    <화학식 3>
    Figure pat00009
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