JP2007005438A - 半導体装置の製造方法 - Google Patents
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Abstract
【構成】 基板200の表面にCu膜260を形成するめっき工程(S120)と、前記基板200の裏面を研磨する裏面研磨工程(S122)と、前記裏面が研磨された後、前記基板200の表面に形成された前記Cu膜260を研磨する表面研磨工程(S124)と、を備えたことを特徴とする。
【選択図】 図1
Description
しかしながら、low−k膜は、低誘電率を達成するために多孔質構造であることが多く、機械的な強度が乏しいため、Cu膜のCMP加工中に、半導体基板の裏面に付着したパーティクルが遊離し表面に移動した場合、Cu膜の膜剥れやスクラッチの起点となってしまうことがある。Cu膜の膜剥れやスクラッチが生じてしまっては、配線を形成することができない。
基板の表面に薄膜を形成する薄膜形成工程と、
前記基板の裏面を研磨する裏面研磨工程と、
前記裏面が研磨された後、前記基板の表面に形成された前記薄膜を研磨する表面研磨工程と、
を備えたことを特徴とする。
基板の裏面に拡散防止膜を形成する拡散防止膜形成工程と、
前記基板の表面に前記拡散防止膜により拡散が防止される導電性材料を用いた導電性材料膜を形成する導電性材料膜形成工程と、
前記導電性材料膜が形成された後、樹脂粒子を砥粒として、前記基板の裏面に形成された拡散防止膜を研磨する裏面研磨工程と、
前記拡散防止膜が研磨された後、前記基板の表面に形成された前記導電性材料膜を研磨する表面研磨工程と、
を備えたことを特徴とする。
実施の形態1では、半導体装置の製造過程において、導電性材料の一例であるCuを用いた配線形成を行なう工程について重点をおいて説明する。
図1は、実施の形態1における半導体装置の製造方法の要部を表すフローチャートである。
図1において、本実施の形態では、拡散防止膜の薄膜を形成する拡散防止膜形成工程(S102)、SiO2膜の薄膜を形成するSiO2膜形成工程(S104)、タングステン(W)膜の薄膜を形成するW膜形成工程(S106)、下地膜の薄膜を形成する下地膜形成工程(S108)、低誘電率の絶縁性材料からなるlow−k膜の薄膜を形成するlow−k膜形成工程(S110)、キャップ膜の薄膜を形成するキャップ膜形成工程(S112)、開口部を形成する開口部形成工程(S114)、導電性材料を用いた導電性材料膜の薄膜を形成する導電性材料膜形成工程として、バリアメタル膜形成工程(S116)、シード膜形成工程(S118)、めっき工程(S120)と、裏面研磨工程(S122)、表面研磨工程(S124)という一連の工程を実施する。
図2では、図1の拡散防止膜形成工程(S102)から下地膜形成工程(S108)までを示している。それ以降の工程は後述する。
図3では、図1のlow−k膜形成工程(S110)から開口部形成工程(S114)までを示している。それ以降の工程は後述する。
図4では、図1のバリアメタル膜形成工程(S116)からめっき工程(S120)までを示している。それ以降の工程は後述する。
図5では、図1の裏面研磨工程(S122)から表面研磨工程(S124)までを示している。
図7は、図6のCMP装置を上面から見た場合のCMP装置の動作を説明するための概念図である。
図6において、研磨装置の一例となるロータリ型のCMP装置では、ターンテーブル520上に配置された研磨布525上に、研磨面を下に向けて基板300をトップリング510が保持する。そして、図示していない供給ノズルから供給される純水にて研磨布525上を流したのち、供給ノズル530から研磨液540を供給する。研磨液を用いた研磨工程が終了後、研磨布525上の研磨液540を図示していない供給ノズルから供給される純水にて流し、置換する。図7に示すように、トップリング510を回転することで基板300を回転させ、ターンテーブル520も回転させる。ターンテーブル520の回転方向先に位置する基板300の手前(図7の540に示す位置)に研磨液540を供給することで、研磨液540が基板300面内に供給される。
研磨布525が貼付されたターンテーブル520を100min−1(rpm)で回転させつつ、基板300を保持したトップリング510により基板300を研磨布525に1.96×104Pa(200gf/cm2)の研磨荷重Pで当接させた。トップリング510の回転数は105min−1(rpm)とし、研磨布525上には、供給ノズル530から0.2L/min(200cc/min)の流量で研磨液540を供給した。研磨布525としてはIC1000(RODEL社)を用いた。
図10は、図9に示す洗浄装置の断面構成を示す概念図である。
裏面研磨後、洗浄工程として、CMP後洗浄プロセスのステップの一部として、図10に示す保持具710にて研磨された研磨面を上にして基板300を保持する。そして、図示しない回転軸の回転により基板300を回転させながら、図9と図10に示す供給口730は上面に向かって供給液740を供給し、図10に示す供給口732は下面に向かって供給液742を供給する。図9と図10に示すように基板300表面は、自転するブラシ750とブラシ752とで挟持されブラシスクラブされる。
図9と図10に示したブラシスクラブ洗浄(或いは、ロールブラシ洗浄ともいう)後のリンスプロセスのステップとして、図11において、回転テーブル820上に配置された4つの保持具810にて基板300を保持する。そして、回転軸860の回転により回転テーブル820が回転することで、基板300を回転させながら供給口830から純水840を供給することで、リンス洗浄を行なう。ここでは、上面のみリンス洗浄を行なっているが、両面リンス洗浄しても構わない。
表面研磨工程においても、研磨条件は研磨液が異なる以外は裏面研磨工程と同一とした。表面研磨用の研磨液は、過硫酸アンモニウム1.5wt%、キナルジン酸0.5wt%、グリシン0.2wt%、コロイダルシリカ0.5wt%、ドデシルベンゼンスルホン酸カリウム0.04wt%、ポリビニルピロリドン0.05wt%をそれぞれ純水に配合し、水酸化カリウム(KOH)でpH9に調整した。そして、研磨は、Cu膜260(シード膜250を含む)とバリアメタル膜240が除去され、キャップ膜であるSiOC膜222が露出するまでのCMP時間に+50%のオーバーポリッシュを行なった。そして、裏面研磨工程と同様、ブラシスクラブ洗浄を行ない、そしてリンス洗浄を行なった。各装置構成は、裏面研磨工程と同様なので、説明を省略する。
評価は目視で膜剥がれの有無、研磨後のCu膜260上とSiOC膜222絶縁膜上のスクラッチ数をカウントした。膜剥がれは基板200を25枚処理した場合に1枚でも膜剥がれが生じた場合NG(×)と判断した。また、スクラッチは、Cu膜260上、SiOC膜222絶縁膜上を、欠陥検査装置(KLA−TENCOR社製)を用いて検査し、それぞれ合計1cm2の領域において、両方足し合わせて10箇所以上で生じている基板200があればNG(×)と判断した。また、使用可能な場合でも、5箇所以上10箇所未満で生じていれば(△)と判断した。1箇所以上5箇所未満で生じていれば(○)と判断した。スクラッチが生じていなければ(◎)と判断した。
半導体基板の裏面は、搬送時にセラミックやテフロン(登録商標)などのハンガーや、ステージなどと物理的に接触するため、キズによるバリが生じたり、金属やシリコン屑などのパーティクルが付着するが、裏面の洗浄として薬液処理やロールブラシなどでは、バリやパーティクルを除去する能力が備わっていないことがわかる。
図13に示すように、サンプル1〜4では50枚中でチャックエラー6〜8枚とNGであったが、裏面研磨したサンプル5〜11では50枚全てOKであった。
実施の形態1では、半導体装置の製造過程において、導電性材料の一例であるCuを用いた配線形成を行なう工程について重点をおいて説明したが、半導体装置の製造過程において、基板の研磨を行なう工程はこれに限るものではない。実施の形態2では、半導体装置の製造過程において、デバイス部分と配線部分とをつなぐプラグ形成を行なう工程について重点をおいて説明する。
図14は、実施の形態2における半導体装置の製造方法の要部を表すフローチャートである。
図14において、本実施の形態では、SiO2膜の薄膜を形成するSiO2膜形成工程(S1402)、基板の裏面を研磨する裏面研磨工程(S1404)、SiO2膜の薄膜を研磨する表面研磨工程(S1406)、開口部を形成する開口部形成工程(S1408)、バリアメタル膜形成工程(S1410)、W膜の薄膜を形成するW膜形成工程(S1412)、基板の裏面を研磨する裏面研磨工程(S1414)、バリアメタル膜とW膜とを研磨する表面研磨工程(S1416)という一連の工程を実施する。
図15では、図14のSiO2膜形成工程(S1402)から表面研磨工程(S1406)までを示している。それ以降の工程は後述する。
図16では、図14の開口部形成工程(S1408)からW膜形成工程(S1412)までを示している。それ以降の工程は後述する。
そして、基板200の表面を研磨して、開口部152以外にSiO2膜210の表面に堆積されたW膜216及びTiN膜214を研磨除去することになるが、かかる場合もやはり膜剥がれやスクラッチの問題が生じる。そこで、実施の形態1と同様、基板200の裏面を研磨することでかかる問題を回避する。
図17では、図14の裏面研磨工程(S1414)から表面研磨工程(S1416)までとその後に形成されるCu配線構造とを示している。
実施の形態1では、半導体装置の製造過程において、導電性材料の一例であるCuを用いた配線形成を行なう工程について重点をおいて説明した。そして、実施の形態2では、半導体装置の製造過程において、デバイス部分と配線部分とをつなぐプラグ形成を行なう工程について重点をおいて説明した。しかし、半導体装置の製造過程において、基板の研磨を行なう工程はこれに限るものではない。実施の形態3では、半導体装置の製造過程において、デバイス部分を形成する前提となる素子分離を行なう工程、例えば、ここではSTI構造を形成する工程について重点をおいて説明する。
図18は、実施の形態3における半導体装置の製造方法の要部を表すフローチャートである。
図18において、本実施の形態では、SiO2膜の薄膜を形成するSiO2膜形成工程(S1802)、シリコン窒化膜(Si3N4膜)の薄膜を形成するSi3N4膜形成工程(S1804)、トレンチを形成するトレンチエッチング工程(S1806)、SiO2膜の薄膜を形成するSiO2膜形成工程(S1808)、基板の裏面を研磨する裏面研磨工程(S1810)、SiO2膜を研磨する表面研磨工程(S1812)という一連の工程を実施する。
図19では、図18のSiO2膜形成工程(S1802)からSiO2膜形成工程(S1808)までを示している。それ以降の工程は後述する。
そして、基板200の表面を研磨して、開口部154以外に基板200の表面に堆積されたSiO2膜208、Si3N4膜206及びSiO2膜204を研磨除去することになるが、かかる場合もやはり膜剥がれやスクラッチの問題が生じる。そこで、実施の形態1と同様、基板200の裏面を研磨することでかかる問題を回避する。
図20では、図18の裏面研磨工程(S1810)から表面研磨工程(S1812)までを示している。
202 SiN膜
204,208,210 SiO2膜
206 Si3N4膜
214 TiN膜
216 W膜
220 low−k膜
240 バリアメタル膜
250 シード膜
260 Cu膜
540 研磨液
Claims (5)
- 基板の表面に薄膜を形成する薄膜形成工程と、
前記基板の裏面を研磨する裏面研磨工程と、
前記裏面が研磨された後、前記基板の表面に形成された前記薄膜を研磨する表面研磨工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記裏面研磨工程において、樹脂粒子が含まれた研磨液を用いることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記裏面研磨工程において、界面活性剤が含まれた研磨液を用いることを特徴とする請求項1又は2記載の半導体装置の製造方法。
- 前記基板の表面には、多孔質材料を用いた多孔質材料膜が形成されており、
前記薄膜形成工程において、前記薄膜は、前記多孔質材料膜の上層に形成されることを特徴とする請求項1記載の半導体装置の製造方法。 - 基板の裏面に拡散防止膜を形成する拡散防止膜形成工程と、
前記基板の表面に前記拡散防止膜により拡散が防止される導電性材料を用いた導電性材料膜を形成する導電性材料膜形成工程と、
前記導電性材料膜が形成された後、樹脂粒子を砥粒として、前記基板の裏面に形成された拡散防止膜を研磨する裏面研磨工程と、
前記拡散防止膜が研磨された後、前記基板の表面に形成された前記導電性材料膜を研磨する表面研磨工程と、
を備えたことを特徴とする半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009016575A (ja) * | 2007-07-04 | 2009-01-22 | Consortium For Advanced Semiconductor Materials & Related Technologies | 半導体装置 |
JP2010027904A (ja) * | 2008-07-22 | 2010-02-04 | Elpida Memory Inc | 半導体装置の製造方法 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009164175A (ja) * | 2007-12-28 | 2009-07-23 | Toshiba Corp | 半導体装置の製造方法 |
JP5342811B2 (ja) * | 2008-06-09 | 2013-11-13 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
CN103151299A (zh) * | 2011-12-07 | 2013-06-12 | 北大方正集团有限公司 | 多层布线铝互连工艺方法、铝线互连通孔及半导体产品 |
CN103928299B (zh) * | 2014-03-07 | 2016-09-14 | 中航(重庆)微电子有限公司 | 一种沟槽内薄膜的制备方法 |
CN112086342B (zh) * | 2019-06-14 | 2023-10-20 | 有研半导体硅材料股份公司 | 一种有效去除背封硅片背面背封点的工艺方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07122557A (ja) * | 1993-10-27 | 1995-05-12 | Hitachi Ltd | 半導体装置の製造方法 |
JP2000208452A (ja) * | 1999-01-18 | 2000-07-28 | Toshiba Corp | 半導体装置の製造に用いる化学機械研磨用水系分散体及び半導体装置の製造方法 |
JP2002176022A (ja) * | 2000-12-05 | 2002-06-21 | Sharp Corp | 基板の洗浄方法および洗浄液 |
JP2006319249A (ja) * | 2005-05-16 | 2006-11-24 | Nikon Corp | 研磨装置、この研磨装置を用いた半導体デバイス製造方法及びこの製造方法により製造された半導体デバイス |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW299458B (ja) | 1994-11-10 | 1997-03-01 | Intel Corp | |
US5780204A (en) * | 1997-02-03 | 1998-07-14 | Advanced Micro Devices, Inc. | Backside wafer polishing for improved photolithography |
US6153519A (en) * | 1997-03-31 | 2000-11-28 | Motorola, Inc. | Method of forming a barrier layer |
US6059637A (en) * | 1997-12-15 | 2000-05-09 | Lsi Logic Corporation | Process for abrasive removal of copper from the back surface of a silicon substrate |
KR100307919B1 (ko) * | 1998-10-15 | 2001-12-17 | 권문구 | 이온주입을이용한평면형핀포토다이오드제조방법 |
JP3279532B2 (ja) | 1998-11-06 | 2002-04-30 | 日本電気株式会社 | 半導体装置の製造方法 |
JP3873557B2 (ja) * | 2000-01-07 | 2007-01-24 | 株式会社日立製作所 | 半導体装置の製造方法 |
JP2003142579A (ja) * | 2001-11-07 | 2003-05-16 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
US6776810B1 (en) | 2002-02-11 | 2004-08-17 | Cabot Microelectronics Corporation | Anionic abrasive particles treated with positively charged polyelectrolytes for CMP |
JP2004288870A (ja) | 2003-03-20 | 2004-10-14 | Nec Electronics Corp | 半導体装置の製造方法 |
TWI241626B (en) | 2003-06-02 | 2005-10-11 | Toshiba Corp | Chemical mechanical polishing method of organic film and method of manufacturing semiconductor device |
-
2005
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-
2006
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07122557A (ja) * | 1993-10-27 | 1995-05-12 | Hitachi Ltd | 半導体装置の製造方法 |
JP2000208452A (ja) * | 1999-01-18 | 2000-07-28 | Toshiba Corp | 半導体装置の製造に用いる化学機械研磨用水系分散体及び半導体装置の製造方法 |
JP2002176022A (ja) * | 2000-12-05 | 2002-06-21 | Sharp Corp | 基板の洗浄方法および洗浄液 |
JP2006319249A (ja) * | 2005-05-16 | 2006-11-24 | Nikon Corp | 研磨装置、この研磨装置を用いた半導体デバイス製造方法及びこの製造方法により製造された半導体デバイス |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009016575A (ja) * | 2007-07-04 | 2009-01-22 | Consortium For Advanced Semiconductor Materials & Related Technologies | 半導体装置 |
JP2010027904A (ja) * | 2008-07-22 | 2010-02-04 | Elpida Memory Inc | 半導体装置の製造方法 |
Also Published As
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