TW436958B - Semiconductor integrated circuit device and process for manufacturing the same - Google Patents

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TW436958B
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film
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Isamu Asano
Osamu Tsuchiya
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Hitachi Ltd
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Description

經濟部智慧財產局員工消費合作社印製 P 4369 5 8 A7 _____B7_ 五、發明說明（1 ) 本發明係有關於半導體裝置及其製造技術，尤其是有 關應用在適合高積體化的記憶保持保持動作所需之隨時寫 入讀出的記憶體（D R A M : Dynmic Random Access Memory )之有效的技術。 一般所謂DRAM的基本構造據知有溝渠型與疊層型 。溝渠型係爲在凹入基板的溝渠內部形成資訊儲存用容量 元件（以下簡稱容器）者，疊層型係爲在基板表面的轉送 用電晶體（以下稱選擇MI SFET ( Metal Insulator Semiconductor Field Effect Transistor )的上部形成電容器 者。疊層型更分爲在位元線的下部配置電容器之CUB ( Capacitor Under Bit-line )型以及配置在下部之C 0 B ( Capacitor Over Bit-line )型《開始量產的6 4 m位元以後 的製品，乃以單元面積縮小性優的疊層型之COB型爲主 流。 以具有COB型儲存單元的DRAM的構造爲例，乃 如以下所述。亦即，具有COB型儲存單元的DRAM的 儲存單元，係由矩陣狀配置在半導體基板主面的複數字元 線與複.數位元線之交叉配置的1個選擇MI SFET與直 連接在此之1個電容器所構成的。選擇MI SFET係形 成在以元件分離區域來圍住周圍的活性區域，主要由構成 閘氧化膜、構成與字元線一體的閘極及源極、汲極的一對 半導體區域所構成的。位元線係被配置在選擇MISFET的上 部，與利用相鄰在此延長方向的2個選擇Μ I S F E T而 共有的源極、汲極之一方導電連接。電容器係被配置在同 本紙張尺度適用中國國家標準（CNS)A4規格（210* 297公釐）-4- — — — — — — — — —— — — — — — — — — —I— i.r— — — — — a <請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 f ' 4 3 6 9 5 8 Α7 '_Β7 五、發明說明) 一選擇MI SFET的上部，與上述源極、汲極的另一方 導電連接》爲補償隨著儲存單元微細化的電容器之儲存電 荷量（C s )的減少，利用以圓筒狀加工配置在位元線上 部的電容器的下部電極（儲存電極），來增加其表面積， 且在其上部形成容量絕緣膜與上部電極（板極）。 此種C Ο B型儲存單元構造，係利用由多結晶矽膜等 形成的塞子來連接位元線與選擇Μ I S F E T的源極、汲 極區域。而一般爲了形成位元線連接用塞子的同時，也能 同時形成電容器連接用塞子，和爲了將位元線與電容器連 接用塞子予以絕緣，故起碼會在塞子與位元線之間，形成 一層絕緣膜。因而，位元線與塞子的連接，係介著位元線 連接孔來連接的。此外，從提升DRAM的動作速度以及 提升儲存電荷的檢測感度觀點來看，會要求減低位元線容 量1甚至從實現微細化的觀點來看，也會要求位元線等構 件微細化。爲滿足該等要求，例如，據知有如記載於國際 公開W09 8/2 8 7 9 5號公報，以嵌入法形成位元線 ，且在內側壁形成由矽氮化膜製成的側壁間隔之技術·藉 此達到.位元線之細線化，將位元線間的距離拉長，以減低 位元線間容量，且提升DRAM的高速化及儲存容量檢測 感度。 對於將位元線，介著位元線連接孔，而連接到連接塞 子的場合，必需以各別的掩模來進行位元線圖案與位元線 連接孔圖案的成形。通常在半導體基板主面形成分離區域 之後，也會形成以Μ I S F E T的閘極爲功能的字元線， 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公藿）-5- !!! ^^ ♦ι!_^υ··ν—！ί {請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 43695 8 A7 __B7_____ 五、發明說明（3 ) 然後形成連接塞子。甚至對於以嵌入法形成位元線的場合 ，於形成位元線圖案的溝之後，形成位元線連接孔，且以 所謂的雙層嵌入法形成連接在連接塞子的位元線。此例， 連接塞子形成之際的光蝕刻，係標準實行Μ I S F E T的 閘極位元線圖案。可是，一般爲共同形成位元線連接用之 連接塞子與電容器連接用之連接塞子，形成下一個位元線 圖案及位元線連接圖案，係不將連接塞子進行標準照相蝕 刻，而是與連接塞子同樣地將字元線進行標準照相蝕刻。 亦即，讓位元線圖案與位元線連接孔圖案湊成3層，卻易 發生圖案錯移》尤其因位元線與位元線連接孔間的錯移， 會延伸到字元線的垂直方向而形成位元線，所以不太會有 發生在字元線垂直方向的問題，但對於與字元線平行的方 向1錯移大小依然會影響到連接面積，且發生問題之虞大 〇 此外，習知技術，所謂位元線細線化的方法，則是在 形成位元線圖案的溝之內側壁，形成由矽氮化膜製成之側 壁間隔，但矽氮化膜的介電率大I爲造成令位元線間之容 量增加.的要因。位元線容量增加，會令儲存容量檢測感度 降低以及D RAM的動作速度下降，不理想。 本發明之目的乃針對微細化的DRAM的儲存單元， 提供一在字元線方向以自行整合來實現位元線與連接塞子 的導電連接，且還提供一以簡單且高可靠性來實現位元線 與連接塞子的導電連接之技術。 此外，本發明之另一目的在於簡略化位元線與連接塞 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-6 - -----------裝！！-訂 i ! I *轉 (請先閱讀背面之注意事項再填寫本頁) 4369 5 8 經濟部智慧財產局員工消f合作社印製 A7 B7 五、發明說明（4 ) 子的連接部形成製程。 此外，本發明之另一目的在於減低位元線間的容量。 本發明之前述及其他目的與新穎特徵，由本詳細說明 書的記述及所附圖案即可明白。 對於本案所揭示之發明中，若要簡單地說明代表性發 明之槪要，即如以下所述。 ’ (1)本發明之半導體裝置之製造方法，乃具有：（ a )在半導體基板主面上，形成分離區域，且在第1方向 ，複數配列具有長邊的活性區域之工程，（b)在半導體 基板主面上，形成延伸到垂直第1方向的第2方向，並以 MISFET的閘極爲功能的第1配線之工程，（c)在 第1配線間的活性區域，形成以MI SFET的源極、汲 極爲功能之一對半導體區域之工程，（d)形成覆蓋第1 配線之第1絕緣膜，且在半導體區域的至少一方之半導體 區域上的第1絕緣膜，形成連接孔之工程，（e)在連接 孔內，形成導電連接半導體區域的連接構件之工程，（f )在連接構件上，堆積第2絕緣膜、第3絕緣膜及具有相 對於第.3絕緣膜的蝕刻選擇比之第4絕緣膜，且在第4絕 緣瞑上’堆積第1被膜之工程，（g)在第1被膜上，延 伸到第1方向，以第1光阻膜爲圖案，且保留第1光阻膜 來蝕刻第1被膜之工程，（h)保留被蝕刻的第1被膜， 以第3絕緣膜爲阻擋部分，來蝕刻第4絕緣膜，且還蝕刻 第3絕緣膜，形成延伸到第1方向的第1溝之工程，（i )以具有延伸到第2方向的開口的第2光阻膜做爲圖案， 本紙張尺度適用中困固家標準（CNS)A4規格（210 X 297公釐）-7 - !!!!1- .!1 訂·一 J-----I 1^. (請先Μ讀背面之注意事項再填寫本Ϊ > ϊ' 4369 5 8 Α7 ____Β7 五、發明說明（6 ) 且保留第2光阻膜及第1被膜來蝕刻第2絕緣膜|在被触 刻的第1被膜間的連接構件上，形成第2溝之工程，（j )在半導體基板的整個面，形成埋入第1及第2溝之第1 導電膜之工程，（k)除去第1及第2溝內以外的第1導 電膜，在第1及第2溝內，形成導電連接其中一方之半導 體區域上的連接構件的第2配線之工程。 (2)本發明之半導體裝置之製造方法，乃具有：（ a )在半導體基板主面上，形成分離區域，且在第1方向 ，複數配列具有長邊的活性區域之工程，（b)在半導體 基板主面上，形成延伸到垂直第1方向的第2方向|並以 MISFET的閘極爲功能的第1配線之工程，（c)在 第1配線間的活性區域，形成以Μ I S F E T的源極、汲 極爲功能之一對半導體區域之工程，（d)形成覆蓋第1 配線之第1絕緣膜，且在半導體區域的至少一方之半導體 區域上的第1絕緣膜|形成連接孔之工程，（e)在連接 -— — —— — — - — — — — — ·1111111 ^ « — l· — — — — — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 f 相絕延膜膜刻i導 C 有 4 - 阻被鈾 ， 具第上光 1 還，第 程及在膜 1 第且程之 工膜且被第的，工面 之緣，1 留刻膜之內 件絕膜第保蝕緣溝溝 構 3 緣在且被絕 11 接第絕}，留 4 第第 連 '4g 案保第的蓋 的膜第彳圖}刻向覆 域緣之，爲 h 蝕方成 區絕比程膜C來 1 形 體 2 擇工阻，分第 -導第選之光程部到面 半積刻膜 1 工擋伸個 接堆蝕被第之阻延整 連，的 1 以膜爲成的 電上膜第，被膜形板 導件緣積向 1 緣，基 成構絕堆方第絕膜體 形接 3 , 1 刻 3 緣導 , 連第上第蝕第絕半 內在於膜到來以 3 在 孔} 對緣伸，，第} 本紙張尺度適用中國國家標準（CNS)A4規格（210* 297公爱）-8- 4369 5 8 經濟部智慧財產局貝工消費合作杜印絮 A7 B7 五、發明說明（6 ) 電膜，且對第2導電膜施以各向異性蝕刻，並在第1溝的 內側壁*形成由第2導電膜製成的側壁間隔之工程，（j )保留第1被膜及側壁間隔，來飩刻第2絕緣膜，且形成 深達連接構件的第2溝之工程，（k)在半導體基板的整 個面，形成埋入第1及第2溝的第1導電膜之工程，（1 )除去第1及第2溝內以外的第1導電膜，且在第1及第 2溝內，形成導電連接其中一方之半導體區域上的連接構 件的第2配線之工程。 (3 )本發明之半導體裝置之製造方法，乃屬於（2 )記載的半導體裝置之製造方法中，於第2絕緣膜蝕刻前 ，以具有延伸到第2方向的開口之第2光阻膜爲圖案，且 保留第2光阻膜、第1被膜及側壁間隔來蝕刻第2絕緣膜 >形成第2溝。 (4)本發明之半導體裝置之製造方法，乃具有：（ a )在半導體基板主面上，形成分離區域，且在第1方向 ，複數配列具有長邊的活性區域之工程，（b)在半導體 基板主面上，延伸到垂直第1方向的第2方向，並形成以 MISFET的閘極爲功能的第1配線之工程，（c)在 第1配線間的活性區域，形成以MI SFET的源極、汲 極爲功能之一對半導體區域之工程，（d)形成覆蓋第1 配線之第1絕緣膜，且在半導體區域的至少一方之半導體 區域上的第1絕緣膜，形成連接孔之工程，（e)在連接 孔內，形成導電連接半導體區域的連接構件之工程’ （f )在連接構件上，堆積第2絕緣膜、第2絕緣膜上’堆積 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-9- I II — — ! —---1 — II 1 I I ---I >Ι.Γ— — — — —— (請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制办 4369 5 8 A7 __B7__ 五、發明說明（7 ) 第1被膜之工程，（g)在第1被膜上’延伸到第1方向 ，並以第1光阻膜爲圖案，且保留第1光阻膜，來蝕刻第 1被膜之工程，（h)在半導體基板的整個面，形成覆蓋 被製成圖案的第1溝內面之第2導電膜，且對第2導電膜 施以各向異性蝕刻，並在第1溝的內側壁，形成由第2導 電膜製成的側壁間隔之工程，（i )保留第1被膜及側壁 間隔，來蝕刻第2絕緣膜，且形成延伸到連接構件的第2 溝之工程，（j )在半導體基板的整個面，形成埋入第2 溝的第1導電膜之工程，（k)除去第2溝內以外的第1 導電膜，且在第2溝內，形成導電連接其中一方之半導體 區域上的連接構件的第2配線之工程。 (5 )本發明之半導體裝置之製造方法，乃屬於（4 )記載的半導體裝置之製造方法中|針對第1被膜的蝕刻 工程，過度蝕刻第1被膜底下的第2絕緣膜，且形成較第 1被膜底部深的側壁間隔》 (6 )本發明之半導體裝置之製造方法，乃屬於（1 )至（5 )之任一項所記載的半導體裝置之製造方法中， 第1被.膜與第1導電膜是有同一材料製成的，於第1導電 膜的除去工程，除去第1導電膜的同時，除去第1被膜， 或第1被膜及側壁間隔》 (7 )本發明之半導體裝置之製造方法，乃屬於（1 )至（6 )之任一項所記載的半導體裝置之製造方法中， 在第1絕緣膜及連接構件的上面，形成具有相對於第2絕 緣膜的蝕刻選擇比之第5絕緣膜，且於第2溝之形成工程 本紙張尺度適用中國國家標準（CNS〉A4規格（210x 297公釐）-10 - --- ---J! ---- i·! — — 訂.1:--轉 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4369 5 8 A7 '__B7 五、發明說明（？) 中，以第5絕緣膜爲阻擋部分，蝕刻第2絕緣膜後，再触 刻第5絕緣膜。 (8 )本發明之半導體裝置乃屬於具有：利用形成在 其主面的分離區域，在第1方向形成具有長邊的活性區域 之半導體基板、和介著閘絕緣膜形成在活性區域上，並延 伸到垂直第1方向的第2方向之閘極、和形成在閘極兩側 的活性區域之一對半導體區域'和被形成在覆蓋閘極的第 1絕緣膜，並連接一對半導體區域之一方的半導體區域之 連接塞子、和第1絕緣膜上之第2絕緣膜、和形成在第2 絕緣膜，並延伸到第1方向之溝，和被連接到連接塞子， 並形成在溝內之位元線的半導體裝置，溝係由第2絕緣膜 上部的第1溝與第1溝下部的第2溝形成的，在第1溝的 內側壁，形成由導電體製成之側壁間隔，第2溝的寬度只 增加側壁間隔的膜厚，較第1溝的寬度窄|第2溝則是連 續形成在第1方向。 (9)本發明之半導體裝置乃屬於具有：利用形成在 其主面的分離區域，在第1方向形成具有長邊的活性區域 之半導體基板、和介著閘絕緣膜形成在活性區域上，並延 伸到垂直第1方向的第2方向之閘極、和形成在閘極雨側 的活性區域之一對半導體區域、和被形成在覆蓋閘極的第 1絕緣膜，並連接一對半導體區域之一方的半導體區域之 連接塞子、和第1絕緣膜上之第2絕緣膜、和形成在第2 絕緣膜，並延伸到第1方向之溝、和被連接到連接塞子， 並形成在溝內之位元線的半導體裝置，溝係由第2絕緣膜 本紙張又度適用中國囷家標準（CNS)A4規格（210 x 297公釐）-11 - ---—II--1 — 1裝！—訂- — l·!·! (請先W讀背面之注f項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4369 5 8 A7 __B7 __ 五、發明說明卢) 上部的第1溝與第1溝下部的第2溝形成的，在第1溝的 內側壁，形成由導電體製成之側壁間隔，第2溝的寬度只 增加側壁間隔的膜厚，較第1溝的寬度窄，第2溝則是不 連續的形成在第1方向，第2溝只形成於被連接在連接塞 子的區域。 (1 0 )本發明之半導體裝置乃屬於（9 )記載之半 導體裝置，第2溝以較連接塞子徑長的形成在第1方向。 (1 1 )本發明之半導體裝置乃屬於（8 )至（1 0 )之任一項所記載之半導體裝置，第2絕緣膜係具有上層 絕緣膜及下層絕緣膜，且在上層絕緣膜形成第1溝，並在 下層絕緣膜形成第2溝，在上層絕緣膜與下層絕緣膜之間 ，形成蝕刻速度與上層絕緣膜不同的第1中間絕緣膜。 (1 2)本發明之半導體裝置乃屬於（1 1 )項記載 之半導體裝置，在下層絕緣膜與第1絕緣膜之間，形成蝕 刻速度與下層絕緣膜不同的第2中間絕緣膜。 (1 3)本發明之半導體裝置乃屬於（8)至（1 2 )之任一項所記載之半導體裝置，於半導體基板形成：構 成儲存.單元之第1MI SFET，和構成直接周邊電路之 第2MI SFET，連接在第2MI SFET的源極、汲 極區域的區域位元線之寬度，則形成較連接在第1 MISFET 的源極、汲極區域的區域位元線的寬度寬》 (1 4 )本發明之半導體裝置乃属於具有：利用形成 在其主面的分離區域，在第1方向形成具有長邊的活性區 域之半導體基板、和介著閘絕緣膜形成在活性區域上，並 本纸張尺度適用中國國家標準（CNS)A4規格（210 Χ 297公釐〉-12- — — — — — Ίιιιι — n — — — — — — I— - If — — — — — — (請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印剎衣 ;4369 5 8 A7 ___B7____ 五、發明說明0〇 ) 延伸到垂直第1方向的第2方向之閘極、和形成在閘極兩 側的活性區域之一對半導體區域、和被形成在覆蓋閘極的 第1絕緣膜，並連接一對半導體區域之一方的半導體區域 之連接塞子 '和第1絕緣膜上之第2絕緣膜、和形成在第 2絕緣膜，並延伸到第1方向之溝、和被連接到連接塞子 ，並形成在溝內之位元線的半導體裝置，溝係由第2絕緣 膜上部的第1溝與第1溝下部的第2溝形成的，第2溝則 是不連續的形成在第1方向，第2溝乃於被連接在連接塞 子的區域•以較連接塞子徑長的形成在第1方向。 以下，根據圖面詳細地說明本發明之實施形態。再者 ，對於說明實施形態的所有圖中，乃於具有同一機能的構 件，附上同一符號，藉以省略其重複說明。 第1圖（a )係表示形成實施形態1的DRAM的半 導體晶片整體之一例的平面圖。如圖所示，在由單結晶矽 製成的半導體晶片1 A的主面，沿著X方向（半導體晶片 1 A的長邊方向；第1方向）及Y方向（半導體晶片A的 短邊方向；第2方向），以矩陣狀配置多數個儲存陣列Μ ARY，在沿著X方向並互相相鄰的儲存陣列MARY之 間，配置讀出放大器SA 在半導體晶片1 A的主面中央 部’配置字元驅動器WD、資料線選擇電路等之控制電路 、和輸出輸入電路、接合撞凸等。 第1圖（b)係爲本實施形態1之SRAM之等値電 路圖》如圖所示，此RAM儲存陣列（MARY)，係利 用矩陣狀配置的複數條位元線WL (WL。、WLt、 本紙張又度適用_國國家標準（CNS)A4規格（210*297公釐〉-13- -- ----——In - — I— - I I I I I I 1-^ - ΙΪΙΙΙΙΙ1 {請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局貝工消費合作杜印製 1 4369 5 8 A7 ____B7____ 五、發明說明01 ) WLn〜）、和複數條位元線BL以及該等交叉配置之複數 條儲存單元所構成的。記憶1位元資訊的1個儲存單元， 係由一個電容器、和直列連接於此的1個選MISFETQ,所構 成的。選擇MI SFETQs的源極、汲極之一方，係與電 容器C導電連接，另一方則是與位元線B L導電連接。字 元線WL的一端被連接到字元驅動器WD，位元線BL的 一端被連接到讀出放大器S A。 第2圖係放大第1圖的儲存陣列MARY —部分之平 面圖。再者，在此平面圖及以下的平面圖，表示構成構件 的圖案形狀，且不表示實際構件的形狀。總之，圖示之圖 案係畫成長方形或正方形，但可在實際的構件形成頂角爲 圓或鈍角。在儲存陣列MARY配置活性區域L1，在Y 方向（第2方向）形成字元線WL，在X方向（第1方向 )形成位元線BL。在字元線WL與活性區域L 1重疊的 區域，字元線WL具有成爲選擇MI閘極功 能。在隔著是爲字元線WL的閘極功能區域之活性區域 L 1的區域，總之就是活性區域L 1的中央部分，形成連 接至位.元線B L的連接塞子B P。連接塞子B P係如橫置 在活性區域L 1與位元線B L般，在Y方向爲長的形狀， 藉著連接塞子B L來連接活性區域L 1的中央部分與位元 線。活性區域L1的兩端區域係介著容量電極連接孔SN CT被連接到電容器C。 對本實施形態，乃以在X方向延伸的直線形狀來形成 位元線B L與活性區域L 1。以此種直線形狀形成的關係 各纸張又度適用中國國家標準（CNS)A4規格（210 X 297公爱）-14- --------------------—訂.I f I I ! 1 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 3 6 9 5 8 A7 ________B7 五、發明說明（12 ) ’對於位元線B L及活性區域L 1加工時，照相鈾刻之曝 光光線干涉少*且可提高加工獲利。
第3圖係本實施形態之DRAM之部分斷面圖，（a )、（b) 、（c)及（d)係分別表示第2圖之C 一 C 線斷面，A — A線斷面D — D線斷面及B — B線斷面。再 者，第3圖（a )係於左邊表示DRAM的儲存單元區域 ，於右邊表示周邊電路區域。此外，本實施形態，乃以0. 1 8 # m之設計原則的製造技術爲例。 在半導體基板1的主面，形成儲存單元區域的P型陷 阱2、周邊電路區域的p型陷阱3及η型陷阱4。半導體 基板1 ，係例如由10Ω. cm的電阻率之ρ型單結晶矽 製成的。此外，在p型陷阱2的主面，形成臨限値電壓調 整層5，以圍住ρ型陷阱2的方式，形成η型深陷阱6。 此外，在他其的各陷阱也可以形成臨限値電壓調整層》 在各陷阱的主面，形成分離區域7。分離區域7係由 矽氧化膜形成的，並形成埋入形成在半導體基板1的主面 之淺溝8。淺溝8例如具有0.3 的深度，且可以在內 壁形成.被熱氧化的矽氧化膜。 在P型陷阱2的主面，形成DRAM的選擇Μ I S F E TQS。另分別於ρ型陷阱3及η型陷阱4的主面，形成 η 通道MI SFETQn&p 通道MI SFETQP。 選擇MI SFETQs具有：介著閘絕緣膜1 〇形成在 ρ型陷阱2主面上之閘極1 1、和形成在閘極1 1兩側的 ρ型陷阱2主面之半導體區域1 2。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-15- --!!!_ 裝！ —訂 i l· I---绣 (靖先閱讀背面之注項再填窝本頁) 經濟部智慧財產局員工消費合作社印製 卜 4369 5 8 A7 -------B7________ 五、發明說明〇3 ) 閘絕緣膜1 0係由利用例如具有7至8 n m膜厚的熱 氧化所形成的矽氧化膜所製成的。 閘極1 1係可做成例如5 0 nm膜厚的多結晶砍膜與 1 〇 0 nm膜厚的鎢矽化物（WS i 2)膜之積層膜>可對 多結晶砂膜導入例如3 X 1 0 2。atoms/cm3程度的隣（p ) 。再者，惟不限於鎢矽化物膜，可爲鈷矽化物（C 〇 S i )膜、鈦矽化物（T i S i )膜等其他的矽化物膜。又， 閘極1 1也可做爲例如膜厚7 0 n m的多結晶矽膜、膜厚 5 0 nm的氮化矽膜及膜厚1 〇 〇 nm的鎢膜之積層膜。 也可以取代氮化鈦膜，而使用氮化鎢膜》 在半導體區域1 2，導入η型雜質，例如砷（a s ) 或磷。 在選擇Μ I S F ETQS之閘極1 1的上層，形成由砍 氮化膜製成的間隙絕緣膜1 3，更將此上層以矽氮化膜 1 4覆蓋之。間隙絕緣膜1 3的膜厚，例如爲2 OOnm ’矽氮化膜1 4的膜厚，例如爲3 0 nm。矽氮化膜1 4 ’也形成在閘極1 1的側壁’利用在形成容後說明之連接 孔時的自行整合加工。再者，將選擇Μ I S E FTQS的閘 極1 1，製成具DRAM字元線WL的功能，在分離區域 7的上面，形成字元線WL的一部分。 另一方面，η通道MI SFETQn及p通道 MISFETQP，係由分別形成在ρ型陷阱3及η型陷阱4的主 面上，並介著閘絕緣膜1 0所形成的閘極1 1、和形成在 閘極11兩側的各陷阱主面之半導體域15所構成的。閘 本纸張尺度適用中國國家標準（CNS)A4規格<210^297公釐）-16- ' I ---------裝！| 訂 il· — — — — I 轉 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印- 4369 5 8 A7 __B7 五、發明說明（14 ) 絕緣膜1 ◦及閘極1 1係與前述同。半導體區域1 5係由 低濃度雜質區域1 5 a、和高濃度雜質區域1 5 b所形成 的’並形成所謂的LDD ( Lightly Doped Drain )構造。被 導入半導體區域1 5的雜質，則對應I S F Ε Τ的導電形 ’導入η型或ρ型的雜質》 在η通道MI SFETQn及ρ通道MI SFETQp 的閘極1 1的上層，形成由矽氮化膜製成之間隙絕緣膜 1 3 ’以矽氮化膜1 4來覆蓋此上層及閘極1 1與間隙絕 緣膜1 3的側壁。間隙絕緣膜1 3和矽氮化膜1 4係與前 述同。 在選擇MI SFETQs、η通道MI SFETQn及 P通道MI SFETQp的閘極1 1間的間隙，埋入絕緣 膜1 6。絕緣膜1 6能以TEOS (四乙氧基甲烷）爲原 料氣體，利用離子C V D法形成例如S 0 G ( Spin On Glass )膜的矽氧化膜（以下稱Τ Ε 0 S氧化膜），並能利 用 C Μ P ( Chemical Mechanical Polishing )法被平坦化的 Τ Ε 0 S氧化膜之積層膜 在.絕緣膜16上，形成絕緣膜17a、17b、17 c。絕緣膜17a、7c係由例如TEOS氧化膜製成的 ，配線溝1 8 b係由例如矽氧化氮膜製成的。配線溝1 8 b，乃如後之說明，作爲在絕緣膜1 7 c蝕刻配線溝時的 蝕刻阻擋膜的功能。 在絕緣膜17b、17c，形成配線溝18a ’在絕 緣膜17a >形成配線溝18b »在配線溝18a，8b 本紙張尺度適用中國國家標準<CNS)A4規格（210*297公釐）-17 - II--I 111----裝 *!!1 訂-1^--I I — I 1^. (請先闓讀背面之注意事項再填窝本頁) 經濟部智慧財產局員工消費合作社印製 4369 5 8 A7 ____B7_ 五、發明說明Ο5 ) 的內部，形成位元線BL及第1層配線20。位元線BL ’係介著配線溝1 8 b，導電連接到後面所說明的連接塞 子2 1。 位元線B L及第1層配線2 0係如後說明，用CMP 法同時形成之。位元線B L及第1層配線2 0係例如由鎢 膜所構成的，但可以用其他的金屬，例如銅膜等。 位元線B L係介著連接塞子2 1，被連接到一對選擇 MI SFETQs共有的半導體區域12。連接塞子21也 如第2圖之平面圖所示，以重疊在活性區域L 1的圖案與 位元線B L的圖案的方式，長長的形成在Y方向。 另於選擇Μ I S F丑丁六*的另一方之半導體區域1 2 上’形成被連接到電容器的連接塞子2 2。連接塞子2 1 、2係做成導入η型雜質，例如磷2x 1 〇2° atoms/cm3程 度的多結晶矽膜》 再者|於形成在周邊電路區域的η通道Μ I S F E T Qn&P通道MI SFETQP的高濃度雜質區域1 5b， 直接連接第1層配線20(位元線BL)。再者，在高濃 度雜質.區域1 5b的表面，形成鈷 '鈦、釔、鎢等矽化物 膜。 位元線B L及第1層配線2 0，係以層間絕緣膜2 3 覆蓋之。層間絕緣膜2 3係可做成例如ΤΕ Ο S氧化膜。
在層間絕緣膜2 3的上層儲存單元區域|形成由矽氮 化膜製成之絕緣膜2 4，甚至還形成資訊儲存用電容器C 。絕緣膜2 4，乃如後所做的說明般，是爲形成電容器C 本纸張尺度適用中國國家標準（CNS)A4_規格（210 X 297 ) - 18 - " !!1!_ !| 訂- — rlli (請先聞讀背面之注意事項再填窝本I ) ί' 4369 5 8 經濟部智慧財產局員工消費合作社印製 Α7 ____Β7_ 五、發明說明（16 ) 的下部電極2 7時，作爲蝕刻阻擋部分功能的薄膜。 電容器C係由介著連接塞子2 5被連接到連接塞子2 2之下部電極2 7、和由例如矽氮化膜及氧化釔製成的容 量絕緣膜2 8、和由例如氮化鈦製成之板極2 9所構成的 。連接塞子2 5係被形成在容量電極連接孔2 6內。 在電容器C的上層，形成由例如T E 0 S氧化膜製成 之絕緣膜3 0。再者，也可以在周邊電路區域的層間絕緣 膜2 3的上層，在與電容器C的同層，形成絕緣膜。能利 用此絕緣膜，防止發生起因於電容器C標高的儲存單元區 域與周邊電路區域之間的段差，令照相蝕刻的聚焦深度保 持裕度，並使工程穩定，且能對應微細加工。 在絕緣膜30的上層，形成第2層配線31 ，第2層 配線3 1與上部電極2 9或第1層配線2 0之間係以塞子 32連接。第2層配線31，係可做成例如氮化鈦膜、鋁 膜及氮化鈦膜的積層膜，塞子3 2係可做成例如鈦膜、氮 化鈦膜及鎢膜的積層膜。 再者，更可以在第2層配線3 1上，介著層間絕緣膜 ，而設.有第3層配線或其以上的配線層，但卻省略說明。 其次，用圖面說明本實施形態1的DRAM之製造方 法。第4圖至第1 9圖係以工程次序表示本實施形態1的 DRAM之製造方法之一例的斷面圖或平面圖。再者，只 限於未特別表示的斷面圖係表示第2圖之C - C線斷面及 周邊電路部分之斷面。 首先，如第4圖（a)所示，例如準備具有ΐ〇Ω · 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐）~:19二 ΕΙΙΙΙΊΙ — — — — — — - — ( — — — II ^ 0 — rlm (請先間讀背面之注意事項再填寫本頁) A7 436958 B7 五、發明說明（17 ) cm程度的電阻率之p形半導體基板1 ，於此半導體基板 1的主面，形成深度例如爲0.3 的淺溝8。然後堆積 矽氧化膜|並將此利用VMP法予以硏磨，只在淺溝8內 保留矽氧化膜，形成分離區域7。 再者*以此時的分離區域7所圍住的活性區域L 1的 圖案，乃如第4圖（c )所示，爲直線狀的平面圖案。因 此，對於利用照相蝕刻的淺溝8之加工而言1會極力排除 曝光光線干涉等加工精度降低的要因，就連照相蝕刻加工 邊界附近，也能進行精度良好的加工》 其次，以光阻劑爲掩模，植入磷離子，形成深陷阱6 ，然後以光阻劑爲掩模*離子植入磷離子，形成η型陷阱 4。 更以光阻劑爲掩模，離子植入硼離子，形成ρ型陷阱 2、3。更可於半導體基板1的整面，離子植入二氟化硼 離子（B F 2 )。 其次，如第4圖（b)所示，在形成ρ型陷阱2、3 ，η型陷阱4的活性區域，利用熱氧化法形成閘絕緣膜 1 0，更於DRAM的儲存單元區域，以加速動能20 k e V.，投入量3 X 1 012/cm2程度的條件，離子植 入硼離子，形成選擇Μ I S F E TQS的臨限値電壓調整層 5。 利用臨限値電壓調整層5，將選擇MI 3?£丁〇5的 臨限値電壓，調整爲0.7V左右。 其次|在半導體基板1的整面，以5 0 nm膜厚形成 例如以3 X 1 02()/cm3的濃度導入作爲雜質的磷的多 結晶矽膜，其次，例如以1 〇 〇 nm的膜厚來堆積鎢矽化 本紙張反度適用中國國家標準（CNSM4規格（210*297公爱）-20- — — — — — — — — — — — — — --II---I ^»ΙΓΙ1ι —--緯 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員Η消費合作社印制衣 經濟部智慧財產局員工消費合作社印*'取 ϊ' 4369 5 8 Α7 __Β7_ 五、發明說明Ο8 ) 膜。甚至例如以2 〇 0 nm的膜厚來堆積矽氮化膜。多結 晶矽膜及矽氮化膜，係例如可利用C V D ( Chemical Vapor Deposition )法形成，鎢矽化物膜係可利用濺射法形成。然 後1將矽氮化膜、鎢矽化物膜及多結晶矽膜，用照相蝕刻 技術及蝕刻技術，做成圖案，且形成閘極1 1 (字元線 WL)及間隙絕緣膜χ 3。於第4圖（c )表示此時的字 元線WL (間隙絕緣膜1 3亦同）的圖案。字元線WL係 爲直線狀圖案，而得知照相蝕刻連其加工邊界也很容易進 行》 其次，以間隙絕緣膜1 3及閘極1 1與光阻劑爲掩模 ，在形成儲存單元區域及周邊電路區域的η通道MISFETQn 的區域，離子植入雜質，例如砷（A s )或磷，且形成半 導體區域12及η通道MI SFETQ-的低濃度雜質區域 1 5 a。然後，在形成周邊電路區域的ρ通道MISFETQ-的 區域，離子植入雜質，例如硼（B)，且形成p通道MI SFETQP的低濃度雜質區域1 5 a。 其次，如第5圖（a )所示，在半導體基板1的整面 ，以例.如3 0 nm的膜厚來堆積矽氮化膜1 4。再者，以 只形在儲存單元區域的光阻膜爲掩模，並將矽氮化膜1 4 做各向異性蝕刻，且只讓矽氮化膜1 4殘存在儲存單元區 域的半導體基板1上之同時，可在周邊電路區域的閘極1 1的側壁，形成側壁間隔。 其次，在形成儲存單元區域與周邊電路區域的η通道 Μ I S F E TQn的區域，形成光阻膜，且以光阻膜與矽氮 本纸張K度適用+國國家標準（CNS)A4規格（210 x 297公釐）-21 · ---------- -裝 *!!11 訂 *!1!!絲 {請先閲讀背面之注意事項再填寫本頁) 4369 B 8 經濟部智慧財產局員工消費合作社印¾ A7 B7 五、發明說明（19 ) 化膜1 4爲掩膜，離子植入雜質，例如硼，且形成P通道 MISFETQp的高濃度雜質區域15b，更在形成儲存 單元形成/區域與周邊電路區域的p通道MI SFETQP的 區域，形成光阻膜，且以此光阻膜與矽氮化膜1 4爲掩模 |離子植入雜質，例如磷，且形成η通道MI SFETQn 的高濃度雜質區域1 5 b。 ' 其次，利用CVD法形成例如膜厚爲4 0 0 nm的矽 氧化膜，更利用 C Μ P ( Chemical Mechanical Polishing ) 法來硏磨此矽氧化膜，並予以平坦化，且形成絕緣膜1 6 〇 然後，如第5圖（b )所示，開設一相當於連接塞子 2 1的圖案BP及連接塞子2 2的圖案SNCT的連接孔 ’施加無孔性塞子後*堆積投入雜質的多結晶矽膜，且將 此多結晶矽膜，利用CMP法予以硏磨，並形成連接塞子 21 、22 (第6圖）《再者，於第6圖（a) 、( b ) 、（c)及（d)，分別表示第2圖之C — C線斷面，A —A線斷面，D_D線斷面及B — B線斷面。以下，第7 、9、.10、12'14至19圖乃相同。 無孔性塞子例如能以加速動能5 0 k e V，投入量1 X 1 0 13/c m2製成磷離子。此外，多結晶矽膜的雜質 之導入’例如可用CVD法，導入濃度2x i〇2°/cm3的磷來 進行。再者’此連接孔’可利用兩階段來開設，以防止半 導體基板1過度触刻。此外，連接塞子2 1、22的形成 ，也可利用回蝕刻法形成》 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-22 - ---I------- - I ί I I 訂.！ ！| !<^ (請先閱讀背面之注意事項再填寫本頁) 4369 5 8 A7 經濟部智慧財產局員工消費合作社印製 B7_五、發明說明（2〇 ) 其次，依序形成配線形成用的絕緣膜17a、7b、 17c ，更於絕緣膜17c上，形成鎢膜33 (第7圖） 。絕緣膜1 7 a、1 7 b、1 7 c ，係分別適用矽氧化膜 、矽氮化膜及矽氧化膜。矽氧化膜及矽氮化膜，可利用C V D法或濺射法形成。 其次|在鎢膜33上形成光阻膜34。，光阻膜34 ，乃如第8圖及第9圖所示，以具有開口的方式形成在形 成位元線B L的區域。亦即，在儲存單元形成品域，以直 線狀形成光阻膜3 4，因此，連微細的圖案，也很難發生 曝光光線，之折射等，能以高精度進行曝光，有助於微細 化。 其次，以光阻膜34爲掩模，來蝕刻鎢膜33 (第9 圖）。製成圖案的鎢膜33，可用於蝕刻絕緣膜17c時 的掩模。另如後說明，做成於絕緣膜1 7 c形成配線溝1 8 b時的掩模之一部分的功能。 其次，除去光阻膜3 4後，以製成圖案的鎢膜3 3爲 掩模，來蝕刻絕緣膜1 7 c及絕緣膜1 7 b，且在絕緣膜 17c.形成配線溝18a (第1〇圖）。 配線溝1 8 a的形成，乃先做第1蝕刻，並以鎢膜 3 3爲掩模，進行絕緣膜1 7 c的蝕刻。此第1蝕刻，是 以絕緣膜1 7 c (例如矽氧化膜）的蝕刻速度爲高，絕緣 膜1 7 b (例如矽氮化膜）的蝕刻度速爲低的條件來進行 。總之，就第1蝕刻而言|絕緣膜17b 〔例如矽氮化膜 )是做爲絕緣膜1 1 c (例如矽氧化膜）的蝕刻阻擋部分 -----------裝 i—丨 — II —訂！练 (請先閲讀背面之注意事項再填寫本頁) 本紙張又度適用中國國家標準（CNS)A4規格（210 X 297公釐）-23 · 436958 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（21 ) 的功能。藉由設有此種絕緣膜1 7 b，就此第1蝕刻而言 ，即足以過度蝕刻。於蝕刻工程方面的半導體晶圓內的蝕 刻速度之不均勻性，乃以蝕刻深度不均來表現，但假設在 此第1蝕刻中，即使蝕刻速度會在晶圓內留下不勻現象， 亦足以進行過度蝕刻，並使絕緣膜1 7 b成爲蝕刻阻擋部 分的作用，而藉此使蝕刻深度變均勻。其次，所謂第2鈾 刻，則是蝕刻絕緣膜1 t b。第2蝕刻係以絕緣膜1 7 b (例如矽氮化膜）的蝕刻速度爲低的條件來進行。可形成 絕緣膜1 7 b較絕緣膜1 7 c爲薄，並藉由形成如此薄的 膜，使進行第2蝕刻時的過度蝕刻，亦能減少絕緣膜1 7 b的膜厚相對爲薄的基礎絕緣膜1 7 a的過剩蝕刻。總之 ，將絕緣膜1 7 c、1 7b的蝕刻分成兩階段，以如前述 般的條件，來進行蝕刻|藉此讓配線溝1 8 a的深度變均 勻，且能確實地進行形成配線溝1 8 a。 其次，如第1 1圖所示，形成光阻膜3 5，以保留光 阻膜35及鎢膜33，來蝕刻絕緣膜17a (第圖） 。並藉此形成配線溝18a。光阻膜35，乃如圖所示， 並行直線狀地形成在y方向（字元線WL的延長方向）。 亦即，光阻膜3 5，則是做成不覆蓋形成連接活性區域 L 1的中央部分與位元線B L的連接塞子B L (塞子2 1 )的區域之方式，反之，爲做成覆蓋活性區域L 1的兩端 區域的容量電極連接孔S N C T方式’而形成條狀。 另一方面，在此階段依然可保留鎢膜3 3。因此’形 成鎢膜33區域的絕緣膜17a、17b、17c ’即使 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐）-24- I---—Ίί — —! - · ! ! I 訂-1 Γ ---- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ί 4369 5 8 Α7 __Β7 _ 五、發明說明（22 ) 不保留光阻膜3 5，也不會被蝕刻。亦即，絕緣膜1 7 a 被蝕刻的區域，並未形成鎢膜3 3，且沒有以光阻膜3 5 覆蓋的區域。總之，在此階段的蝕刻，只會形成不以光阻 膜3 5覆蓋的配線溝1 8 a的底部^ 藉由此種以光阻膜3 5與鎢膜3 3爲掩模來蝕刻的情 形，配線溝18b，乃相對於配線溝18a ，會自行整合 地形成在y方向（字元線WL的延長方向）。如後說明， 在配線溝18a形成位元線BL，位元線BL與塞子21 ’爲介著配線溝1 8 b被連接的關係，配線溝1 8 b則成 爲位元線連接孔的功能。亦即，可針對於位元線B L而自 行整合地形成做爲位元線連接孔功能的配線溝1 8 b，並 能以簡便且高可靠性來實現位元線BL與塞子21的導電 連接。 另開設位元線連接孔的關係，也會減低掩模的精度。 亦即，爲位元線連接孔的配線溝1 8 b的y方向之直線性 ，不必完全根據配線溝18 a (鎢膜3 3)，來進行自行 整合’光阻膜3 5只要以塞子2 1上部爲開口的方式製成 圖案即.夠充分，不必提高其加工精度。光阻膜3 5的開口 寬度（未形成光阻膜3 5區域的寬度），可形成較塞子2 1的寬度大，其寬度的邊界只要夠形成光阻膜3 5的直線 性，亦可偏向X方向《即使發生此種錯移，也不會阻礙到 介著配線溝1 8 b，將位元線B L連接到塞子2 1爲限的 D R A Μ之性能。 其次，如第1 3圖所示，形成光阻膜3 6 ，且開設一 本紙張又度適用中画國家標準（CNS>A4規格（210 X 297公釐）-25 - -------；--------裝-----！| 訂 ---I--I 絲 <請先閲讀背面之注意事項再填寫本I> A7 5 8 B7_ 五、發明說明P ) 連接在周邊電路區域的Μ I S F E T的源極、汲極區域（ 高濃度雜質區域1 5 b )的連接孔。再者，開設此連接孔 的工程，則是進行以矽氮化膜1 4爲阻擋部分的第1蝕刻 與蝕刻矽氮化膜1 4之第2蝕刻的兩階段蝕，而可防止半 導體基板1的表面分離區域7的過剩蝕刻》此連接孔會直 接將第1層配線2 0連接到高濃度雜質區域1 5 b，藉此 減低周邊電路區的配線電阻，並提高DRAM的性能。再 者’也可先在形成此連接孔的區域，形成連接塞子。 再者，絕緣膜17a、17b ' 17c的膜厚，分別 可做成例如200nm、50nm、200nm。而配線 溝18a、8b的深度，分別可做成例如50nm、 20〇nm，配線溝18a的寬度可做成1 80nm。 其次，例如利用濺射法，將膜厚3 0 0 nm的鎢膜3 7，形成在半導體基板1的整面（第14圖）。此例，以 鎢膜3 7爲例示之，但也可用其他的金屬膜，例如銅膜等 。但若考慮到半導體基板1因金屬原子的熱擴散引起可靠 性降低，金屣膜最好爲高融點金屬。例如以鉬、钽、鈮等 爲例示之。 其次，將鎢膜3 7及鎢膜3 3，例如利用CMP法予 以硏磨，且除去鎢膜3 3及配線溝1 8 a以外的鎢膜3 7 ，以形成位元線BL及第1層配線18a (第15圖）。 再者，也可用回蝕法除去鎢膜3 7 » 其次，在半導體基板1的整合，例如利用CVD法堆 積矽氧化膜，且利用CMP法硏磨此矽氧化膜而予平坦化 本纸張尺度適用中國國家標準（CNS)A4規格（210 x297公釐）-26 - - -----—II - 111> - — — ml— ^ ·1111111 <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局具工消費合作社印製 經濟部智慧財產局員工消費合作钍印製 4369 5 8 A7 -------B7__ 五、發明說明（24 ) ’以形成層間絕緣膜2 3。然後在半導體基板1的整面， 堆積矽氮化膜2 4及多結晶矽膜3 8。可對多結晶矽膜3 8例如導入3 X 1 〇2G/cm3濃度的磷，其膜厚例如爲 1 0 0 n m - 其次，利用如第2圖所示之SNCT圖案，於多結晶 矽膜38形成開口。開口 口徑，例如爲〇·2 。然後 ，在半導體基板1的整面，以膜厚7 0 nm來堆積與多結 晶砂膜3 8同樣的多結晶矽膜，且將此做各向異性蝕刻， 並在開口的側壁形成側壁間隔3 9。側壁間隔3 9的寬度 約爲7 0 n m，前述開口口徑會因側壁間隔3 9被縮小到 8 0 n m。 其次’以多結晶矽膜3 8及側壁間隔3 9爲硬掩模· 來進行蝕刻，以形成容量電極連接孔26 (第16圖）。 容量電極連接孔2 6的口徑爲8 0 nm，其深度約爲 3 0 0 n m。 將容量電極連接孔2 6形成此種小口徑的緣故，即使 形成前述開口的掩模發生錯移，也不會與位元線B L有所 接觸》. 其次，堆積埋入容量電極連接孔2 6之多結晶矽膜， 且將此多結晶矽膜、多結晶矽膜3 8及側壁間隔3 9，利 用CMP法或回蝕刻法予以除去，並在容量電極連接孔 26的內部，形成連接塞子25(第17圖）。再者，於 除去多結晶矽膜、多結晶矽膜3 8及側壁間隔3 9時，能 以矽氮化膜2 4做爲CMP或回蝕刻法的蝕刻阻擋膜的功 本纸張反度適用中國國家標準（CNS)A4規格（210 * 297公釐）-27 -------------裝 i I I I ...訂 ---I ! 緯 (請先閲讀背面之注*^項再填寫本頁) 4369 5 8 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明說明f5 > 能。 其次’例如利用c VD法堆積由矽氧化膜製成之絕緣 膜4 0，且在形成電容器C的區域，形成溝4 1。絕緣膜 4 0的堆積’可利用離子C VD法來進行，其膜厚例如爲 1 · 2 // m。 其次，將覆蓋溝4 1的多結晶矽膜4 2，堆積在半導 體基板1的整面’且更在半導體基板1的整面，堆積矽氧 化膜43 (第18圖）。可在多結晶矽膜42塗佈磷，其 膜厚可做成00 3 。多結晶矽膜4 2的膜厚，相對於 溝4 1的尺寸’十分薄的緣故，多結晶矽膜4 2也能以覆 蓋性佳的被堆積在溝4 1的內部。矽氧化膜4 3則以埋入 溝4 1內部的方式予以堆積。若考量對溝4 1內部的埋入 性，矽氧化膜4 3可做成利用採取S 0G膜或TE 0 S的 CVD法之矽氧化膜。 其次，除去絕緣膜4 0上的矽氧化膜4 3及多結晶矽 膜4 2，並形成電容器C的下部電極2 7。除去矽氧化膜 4 3及多結晶矽膜4 2可利用回蝕刻法或CMP法進行。 然後施.行濕式蝕刻，且除去留在下部電極2 7內部的矽氧 化膜43及絕緣膜40。藉此露出下部電極27。再者， 在周邊電路區域形成光阻膜，且以此爲掩模，可以讓絕緣 膜4 0殘留在周邊電路區域。再者，矽氧化膜2 4係做爲 在此濕式蝕刻工程的蝕刻阻擋部分的功能。 其次，將下部電極2 7予以氮化或酸氮化處理後，來 堆積氧化釔膜，且形成容量絕緣膜2 8。氧化釔膜的堆積 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）'28- I I----—mil — » ----— ！ — 訂· 11-1 I I ί - <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印裂 4369 5 8 Μ '_Β7 五、發明說明（26 ) 可利用以有釔氣體爲原料的C VD法形成之。在此階段的 氧化釔膜，具有無結晶合金構造。此例可以對氧化釔膜施 行熱處理，並做成被結晶化（多結晶化）的氧化釔膜（ T a 2 0 5 )，且做成更強的介電體，以形成容量絕緣膜 28。然後•利用CVD法來堆積成爲板29的氮化鈦膜 ，且用光阻膜，將前述氮化膜及結晶氧化釔膜製成圖案， 以形成容量絕緣膜2 8及板極2 9。如此一來，可形成由 下部電極2 7、容量絕緣膜2 8及板極2 9製成的電容器 C (第19圖）。再者，板極29可用例如含有4X 102°/cm3濃度的磷之多結晶矽膜來取代氮化鈦膜。 然後，在半導體基板1的整面形成絕緣膜3 0，且在 絕緣膜3 0形成連接孔，並在包括此連接孔的絕緣膜3 0 上，依序堆積例如鈦膜、氮化鈦膜及鎢膜，且將此利用 CMP法或回蝕刻法除去，而形成塞子3 2，之後，在絕 緣膜3 0上堆積由氮化鈦膜、鋁膜及氮化鈦膜製成的積層 膜，且將此製成圖案，以形成第2層配線3。藉此大致上 完成第3圖所示的DRAM。更由於上層配線層是與第2 層配線.3 1同樣形成的，故其詳細說明予以省略。 按本實施形態之DRAM，即可以成爲位元線連接孔 功能的配線溝1 8 b，供形成位元線B L的配線溝1 8 a 的掩模功能之鎢膜3 3，以及以條狀形成在y方向（字元 線WL方向）的光阻膜3 5作爲掩模，來蝕刻的關係，可 針對位元線B L形成自行整合。藉此可簡使且高可靠性來 實現位元線BL及塞子21的導電連接。 本紙張又度適用中國國家標準（CNS)A4規格（210x 297公釐) - 29- ' ---— — — — — —— — — — ----I I I I — — — — — — — (請先閱讀背面之注$項再填窝本頁》 經濟部智慧財產局員工消費合作社印製 J 4369 5 8 A7 ____m___ 五、發明說明（27 ) 再者，如第2 0圖所示，可在絕緣膜1 6與絕緣膜 1 7 a之間，針對絕緣膜1 7 a形成具有蝕刻選擇比的絕 緣膜44。第20圖（a) 、（b)及（c)係爲以工程 順序表示此場合的斷面圖|第2 0圖（a )係對應第7圖 (b)的工程，第20圖（c)係對應第12圖（b)的 工程。絕緣膜4 4例如試舉矽氮化膜爲例，膜厚例如爲 5 0 n m。 藉由設置此種絕緣膜4 4，可將形成配線溝1 8 b時 的蝕刻，與蝕刻配線溝1 8 a同樣，利用兩階段蝕刻來進 行。藉此，可防止配線溝1 8 b過度蝕刻- (實施形態2 ) 第2 1圖至第2 6圖係爲以工程順序表示本實施形態 2的DRAM之製造方法的一例之斷面圖或平面圖。再者 ，於第 21、23、25、26 圖中，（a) ' ( b )、 (c )及（d )係分別表示第2圖之C — C線斷面、A — A線斷面、D — D線斷面及B_B線斷面。 本.實施形態之DRAM若爲實施形態1，位元線BL (第1層配線2 0 )的構造及製造方法是有差異的。因而 ，僅就其差異部分做說明。 本實施形態的DRAM製造工程，到實施形態1的第 1 0圖之工程爲止爲相同的。 然後，在半導體基板1的整面，堆積埋入配線溝1 8 a的鎢膜。鎢膜的膜厚則是做成被覆性優的被堆積在配線 本紙張尺度適用中國國家標準（CNS)A4規格（210*297公t ) -30- -----i — ί· — · i I I ! I 訂i I I I! - *5^ {請先閲讀背面之注§項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A36958 A7 __B7 五、發明說明（28 ) 溝1 8 a的內部的程度，例如爲6 0 nm。將此鎢膜做各 向異性蝕刻，藉此在配線溝1 8 a的內側壁，形成由鎢成 之側壁間隔4 5 (第2 1圖）。於第2 2圖表此時的配線 溝1 8 a及形成此內側壁的側壁間隔4 5的平面圖案。在 隔著側壁間隔4 5的區域，如以下說明，形成配線溝1 8 b，其寬度約爲6〇nm。 ' 其次，以鎢膜3 3及側壁間隔4 5爲掩模，來蝕刻絕 緣膜17a ，且形成配線溝18b (第23圖）。再者， 於此蝕刻之際，並不使用光阻膜。亦即，配線溝18b , 係以不使用光阻膜的鎢膜3 3及側壁間隔4 5爲掩模，來 蝕刻的關係，與配線溝1 8 a同樣連續地形成在X方向（ 延長並形成位元線B L的方向）。於配線溝1 8 b，如後 說明，形成位元線B L的一部分，與塞子2 1導電連接， 但即使如此連續地延長形成在X方向，配線溝1 8 b亦不 會露出塞子2 2。亦即，配線溝1 8 b的寬度是形成較側 壁間隔窄=因此，位元線B L係不會被連接到塞子2 2 , 可與塞子22保持絕緣性》 此.外，形成在配線溝1 8 b的位元線B L的一部分， 也可視爲一種位元線連接部。亦即，可將配線溝1 8 1)視 爲位元線連接孔。如此考量的場合，位元線連接孔，可針 對配線溝1 8 a亦即位元線B L，形成自行整合，微細加 工則與實施形態1 一樣變得很容易。 另，本實施形態乃可不使用光阻膜，形成一種位元線 連接孔，令工程簡略化。 本紙張又度適用中圉國家標準（CNS)A4規格（21〇χ297&^ ) -31 - ----1-------裝！1 訂.— — — — II <请先閱讀背面之注意事項再填寫本I) 經濟部智慧財產局員工消費合作社印製 I ' 4369 5 8 A7 __B7 五、發明說明（29 ) 其次，如第2 4圖所示，形成光阻膜3 6 ，且開設連 接在周邊電路區域的I S F E T的源極、汲極區域（高濃 度雜質區域5 b )之連接孔。此工程與實施形態1的第1 3圖工程相同。 其次，與實施形態1相同，例如利用濺射法，在半導 體基板1的整面形成膜厚3 0 0 nm的鎢膜3 7 _(第2 5 圖），例如利用CMP法來硏磨鎢膜3 7及鎢膜3 3 (第 26圖）。此時，也可硏磨側壁間隔45的上部，其表面 被平坦化。藉此形成由側壁間隔4 5及鎢膜3 7製成之位 元線BL及第1配線層20。 其後之工程與實施形態1相同。 按本實施形態之DRAM，在配線溝1 8 a的內側壁 形成側壁間隔4 5，且將此用做掩模而形成配線溝1 8 b 的緣故，不必形成光阻膜。因此，將配線溝1 8 b相對於 配線溝1 8 a形成自行整合，而可將工程簡略化。進而， 以側壁間隔45爲配線（位元線BL，第1層配線20) 的一部分所使用的鎢而構成的緣故，可減低配線高度（配 線溝1,8 a的深度）。藉此減低配線間容量，並提升儲存 電荷的檢測感度等|達到提髙DRAM的性能。再者，配 線溝1 8 b的寬度窄的關係，故可狹窄的形成連接到位元 線B L的塞子2 1部分的寬度。因此，有助於減少在此配 線寬度的窄區域之配線間容量。 再者，本實施形態之特徵爲：於形成配線溝1 8 a時 ，並不形成光阻膜，但如第2 7圖所示，也可形成光阻膜 本紙張尺度適用中國國家標準（CNS)A4規格（210*297公釐〉-32· ---I I Ί I I I I---裝！ 訂--------- {請先Μ讀背面之注意^項再填寫本頁> 卜，Λ369 b b 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（30 ) 4 6。光阻膜4 6乃是與實施形態1的光阻膜3 5同樣形 成的。此場合，如第2 8圖所示，配線溝1 8 b係被形成 在塞子2 1的周邊區域，不會連續地被形成在配線溝1 8 a的延伸方向。因此，形成位元線B L後，如第2 9圖所 示，在塞子2 1上部，形成被塡充在配線溝1 8 b的位元 線BL的一部分（塞子連接部4 7)，不會在其他的位元 線延伸方向形成連接部。因此，更可減低配線間的容量， 提升DRAM的性能。 此外，如本實施形態，在配線溝1 8 a的內側壁，形 成側壁間隔4 5的場合，可將周邊電路區域的接觸區域， 如第3 0圖所示予以擴大。藉由如此擴大周邊電路區域的 接觸區域，可確保在周邊電路區域的接觸面積，並減低接 觸電阻。 此外，當然與實施形態1相同，可在絕緣膜1 6與絕 緣膜1 7 a之間，形成具有相對於絕緣膜1 7 a的飩刻選 擇比之絕緣膜44。 (實施.形態3 ) 第3 1圖及第3 2圖係以工程順序表示實施形態3的 DRAM的製造方法之一例的斷面圖。再者，於第3 1圖 、第 32 圖中，（a) 、（b)及（c)，或（d)、（ e)及（f)，係分別表示第2圖之A — A線斷面，D-D線斷面及B — ：B線斷面。 本實施形態之DRAM若爲實施形態1的情形，位元 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公* ) -33- — — — — I! — — !· I I — I I I I 訂.！！11. *^ {諳先閱讀背面之注意事項再填寫本頁) A7 4369 5 8 ____B7_____ 五、發明說明（31 ) 線B L (第1層配線2 0 )的構造及製造方法，還有形成 位元線B L的絕緣膜的構造是有差異的。因而，僅就其不 同的部分做說明·> 本實施形態的DRAM之製造工程，與實施形態1的 第9圖工程以前相同。但本實施形態並不是將肜成配線溝 的絕緣膜48，如實施形態1般，由絕緣膜17έ、17 b、17c製成3層膜，而是做成單層膜。絕緣膜48可 做成例如T E 0 S氧化膜。 如實施形態1的第9圖工程，將鎢膜3 3製成圖案， 然後，堆積覆蓋被製成圖案的鎢膜3 3之鎢膜（圖未表示 )，且藉由將此鎢膜予以各向異性蝕刻，在鎢膜33的側 壁形成由鎢製成的側壁間隔49 (第31圖（a) 、（b )及（c ) ) 〇鎢膜3 3的製成圖案，係以照相蝕刻的最 小加工尺寸來進行的|但可藉由形成側壁間隔4 9，形成 比最小加工尺寸小的間隔。 其次，以鎢膜3 3及側壁間隔4 9爲掩模，來蝕刻絕 緣膜48。藉此形成配線溝50 (第31圖（d) 、( e )及（.f ))。配線溝5 0乃如前所述，以照相蝕刻的最 小加工尺寸以下的寬度形成之。 再者*配線溝5 0形成之際，與實施形態2相同，不 使用光阻。藉此可將工程簡略化。 另露出配線溝5 0底部的塞子2 1的表面。因而，如 後說明，若在配線溝5 0的內部形成位元線B L，位元線 本身就會與塞子2 1導電連接，不必形成位元線連接孔。 本紙張又度適用中國國家標準（CNS)A4規格（210 X 297公釐）-34- ---— —— — — — — —----------^----— — — <請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印*|存 經濟部智慧財產局員工消費合作社印製 t ' 4369 5 8 A7 '_ B7__ 五、發明說明（32 ) 亦即省略形成位元線連接孔，並沒有起因於位元線連接孔 之製成圖案的塞子2 1、位元線B L間之掩模錯移的問題 〇 其次，與實施形態1相同，形成周邊電路的連接孔後 ，例如利用濺射法 > 將膜厚3 0 〇 nm的鎢膜3 7，形成 在半導體基板1的整面（第32圖（a) 、（b)及（c ))’且將鎢膜3 7、側壁間隔4 9及鎢膜3 3 ，例如利 用CMP法予以硏磨（第32圖（d) 、（e)及（f) )。藉此形成位元線BL (第1層配線20)。如此所形 成的位元線B L之配線寬，與實施形態2相比，形成的比 較小。藉此可拉長配線間的距離，並減低配線間容量。因 而可提升儲存電荷的檢測感度，以提高DRAM的性能。 其後之工程與實施形態1相同。 按本實施形態之D RAM，不用光阻膜，即可形成倂 有位元線連接孔功能之配線溝5 0。藉此可將工程簡略化 ，同時可回避起因於位元線連接孔形成之掩模錯移的問題 。此外，將位元線B L的配線寬形成狹窄的關係，會令配 線間距_離拉長，並減低位元線間容量，且達到儲存電荷之 檢測感度提升等D RAM的性能提高。
再者，如第3 3圖所示，鎢膜3 3製成圖案之際，將 過剩之基礎的絕緣膜4 8予以蝕刻，且可將側壁間隔4 9 的底部，以較鎢膜3 3底面低的標高予以形成之（第3 3 圖（a) 、（b)及（c))。如此所形成的位元線BL ，成爲其中一部分，而令側壁間隔4 9的一部分殘留在絕 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ------ill — — — — --I ! ! I 訂 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4369 5 8 A7 B7_ 五、發明說明（33 ) 緣膜4 8的表面附近。利用此側壁間隔4 9的一部分，使 位元線B L的斷面積增加，有助於減低電線電阻，並令 D R A Μ高性能化。 此外，連本實施態，也與實施形態2相同，可如第 3 0圖所示，擴大周邊電路區域的接觸區域，當然可與實 施形態1相同，在絕緣膜1 6與絕緣膜4 8之間，形成具 有相對於絕緣膜4 8的蝕刻選擇比之矽氮化膜等。 以上，將根據本發明人所完成之發明，根據發明之實 施形態做具體說明，但本發明並不限於前述實施形態，當 然可在不脫離其主旨的範圍做種種變更。 例如，實施形態1乃表示做成電容器C |並以具有在 上方設有開口的筒形下部電極之電容器爲例，但也可單純 使用疊層型的電容器。 此外，也可將形成在鎢膜3 3上的光阻膜，做成具有 如第3 5圖所示之條狀開口部的圖案之光阻膜5 4 »如此 即可減少被形成在無法與Μ I S F Ε Τ活性層連接活用的 區域的配線溝1 8 b，以及被形成在配線溝1 8 b的連接 塞子，.有助於減少位元線B L的容量。 此時開口部之Y方向的長度|則設定成考慮到掩模錯 移，也不會對鄰接前述開口部的配線溝發生作用，很適當 〇 此外，第3 6圖及第3 7圖乃根據第3 5圖所示的例 ，以工程順表示DRAM的製造方法之斷面圖。 此外，在構成位元線B L及連接塞子的鎢膜3 3、和 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-36- I 1 I I ---------裝------ 訂 i1!--!韓 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局具工消費合作社印製 4369 5 8 A7 ______B7_' 五、發明說明P4 ) 利用多結晶矽所構成之連接塞子2 1 、2 2之間，形成T i s丨膜、Ti S i膜與TiN膜之積層膜等，並防止鶴 膜3 3與連接塞子2 1，2 2起反應，且還可降低接觸電 阻。 此外|本實施形態的位元線B L (第1層配線2 0 ) 之形成方法，並不限於DRAM，可應用在混載DRAM 之邏輯電路、和混載D RAM之瞬間儲存內裝之微電腦、 其他的系統混載晶片。 此外，本實施形態的位元線BL (第1層配線20) 之形成方法，並不限於第1層之配線形成的應用，也可應 用在第2層以上的配線形成。此場合，如第3 4圖所示， 第N層配線5 1形成後，在覆蓋第N層配線5 1的絕緣膜 52 ’開設第（N+1)層配線的連接孔53之際，可形 成重疊在第N層配線5 1 *藉此即很容易進行第N層配線 層5 1與第（N+ 1 )層配線的導電連接。 本案所揭示之發明中，若簡單說明根據代表性之發明 所得到的效果，乃如以下所述。 (.1 )於被微細化的DRAM之儲存單元中，可實現 在字元線方向自行整合位元線與連接塞子的導電連接，並 可簡便且高可靠性來實現位元線與連接塞子的導電連接。 (2)可簡略化位元線與連接塞子的連接部形成製程 〇 (3 )可減低位元線間的容量，且提高儲存電荷檢測 感度，並將DRAM高性能化。 本紙張&度適用中囷國家標準（CNS)A4規格（210 X 297公釐）-37- -----------裝. — 1!1 訂------- (請先閱讀背面之注$項再瑱寫本頁) 經濟部智慧財產局員工消费合作社印製 P 4369 5 8 A7 ___B7 五、發明說明（35 ) (4 )按本發明可剩下使用在爲位元線B L埋入形成 配的線溝形成時的掩模，並成爲利用在內部形成連接塞子 的配線溝形成時的一片掩模，故可在位元線之配線寬度方 向，讓位元線與連接塞子做自行整合。 因而，在限制位元線間之間隔的位元線與同層的絕緣 膜之下，做成不形成連接塞子的構造，連接塞子間的間隔 也與前述絕緣膜寬度相同，被限定在此以上》因而，能防 止起因於習知問題方面的連接塞子圖案、和位元線圖案錯 移之位元線間容量增大、和連接塞子與位元線的短路。 〔圖面之簡單說明〕 第1圖（a )係表示形成實施形態1的DRAM的半 導體晶片整體之一例之平面圖。 第1圖（b)係爲本實施形態1之SRAM之等値電 路圖。 第2圖係放大第1圖的儲存陣列M A R Y —部分之平 面圖。 第.3圖（a )係本發明之一實施例之DRAM之部分 斷面圖。 第3圖（b )係本發明之一實施例之D RAM之部分 斷面圖。 第3圖（c )係本發明之一實施例之DRAM之部分 斷面圖《 ..,卜:- i 4 M ( a )係以工虿讀##讓實施私態1之 1本紙張义度適#中囤國家標準（CNS)A4現格（210 公t )-38- ---------It I - -------訂 i I ! I I-- (請先閱讀背面之注意事項再填寫本頁) 4369 5 8 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明說明（36 ) D RAM的製造方法之一例之斷面圖。 第4圖（b )係以工程順序表示實施形態1之 D RAM的製造方法之一例之斷面圖。 第4圖（c )係以工程順序表示實施形態1之 D R AM的製造方法之一例之平面圖》 第5圖（a )係以工程順序表示實施形態1之’ D RAM的製造方法之一例之斷面圖。 第5圖（b )係以工程順序表示實施形態1之 D RAM的製造方法之一例之平面圖。 第6圖（a )係以工程順序表示實施形態1之 D RAM的製造方法之一例之斷面圖。 第6圖（b.)係以工程順序表示實施形態1之 D R AM的製造方法之一例之斷面圖。 第6圖（c )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第6圖（d )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第7圖（a )係以工程順序表示實施形態1之 D RAM的製造方法之一例之斷面圖。 第7圖（b )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第7圖（c )係以工程順序表示實施形態1之 D R AM的製造方法之一例之斷面圖。 第7圖（d )係以工程順序表示實施形態1之 本紙張又度適用中國國家標準（CNS>A4規格（210 X 297公釐）-39- --丨丨_! — -裝！ —丨——訂---------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印裂 436958 A7 _B7____ 五、發明說明（37 ) dram的製造方法之一例之斷面圖。 第8圖係以工程順序表示實施形態1之dram的製 造方法之一例之平面圖。 第9圖（a )係以工程順序表示實施形態2之 D R AM的製造方法之一例之斷面圖。 第9圖（b )係以工程順序表示實施形態1之 D R AM的製造方法之一例之斷面圖。 第9圖（c )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第9圖（d )係以工程順序表示實施形態1之 D R AM的製造方法之一例之斷面圖。 第1 0圖（a )係以工程順序表示實施形態1之 D RAM的製造方法之一例之斷面圖。 第1 0圖（b )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第1 0圖（c )係以工程順序表示實施形態1之 DRAM的製造方法之_例之斷面圖。 第.1 0圖（d )係以工程順序表示實施形態1之 D RAM的製造方法之一例之斷面圖。 第11圖係以工程順序表示實施形態1之DRAM的 製造方法之一例之平面圖。 第1 2圖（a )係以工程順序表示實施形態1之 D RAM的製造方法之一例之斷面圖。 第1 2圖（b )係以工程順序表示實施形態1之 本纸張又度適用中國國家標準（CNS)A4規格（210 * 297公釐) 「40: ------；--------裝—1—訂·！-線 <請先Μ讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 436958 A7 .__B7______ 五、發明說明？8 ) D RAM的製造方法之~例之斷面圖。 第1 2圖（c )係以工程順序表示實施形態1之 D RAM的製造方法之一例之斷面圖。 第1 2圖（d)係以工程順序表示實施形態1之 D RAM的製造方法之一例之斷面圖。 第1 3圖係以工程順序表示實施形態1之DRAM的 製造方法之一例之斷面圖。 第1 4圖（a )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖》 第1 4圖（b )係以工程順序表示實施形態1之 D RAM的製造方法之一例之斷面圖。 第1 4圖（c )係以工程順序表示實施形態1之 D R AM的製造方法之一例之斷面圖。 第1 4圖（d)係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第1 5圖（a )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第1 5圖（b )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第1 5圖（c )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第1 5圖（d )係以工程順序表示實施形態1之 D R AM的製造方法之一例之斷面圖。 第1 6圖（a )係以工程順序表示實施形態1之 本紙張瓦度適用中關家標準（CNS〉A4規格（210 X 297公爱〉· 41, — —— — — — — — — — —I - · I 1 — I — I I 訂-丨 ril! - {請先閒讀背面之注意事項再填莴本頁) 經漭部智慧財產局員工消費合作社印製 4369 5 8 A7 __B7___ 五、發明說明？9 ) D R A Μ的製造方法之一例之斷面圖。 第1 6圖（b )係以工程順序表示實施形態1之 D R AM的製造方法之一例之斷面圖。 第1 6圖（c )係以工程順序表示實施形態1之 D R AM的製造方法之一例之斷面圖。 第1 6圖（d )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第1 7圖（a )係以工程順序表示實施形態1之 D R AM的製造方法之一例之斷面圖 第1 7圖（b )係以工程順序表示實施形態1之 D RAM的製造方法之一例之斷面圖。 第1 7圖（c )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第1 7圖（d )係以工程順序表示實施形態1之 D R AM的製造方法之一例之斷面圖。 第1 8圖（a )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第1 8圖（b )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第1 8圖（c )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第1 8圖（d )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖" 第1 9圖（a )係以工程順序表示實施形態1之 ^纸張&度適用中囷國家^(CNS)A4規格（210 X 297公釐)-42- — — — — — — — — — — — — — — — — — — — II ^ * — — — 1111— (請先閱讀背面之注意事項再填寫本頁> ^ ' 4369 5 8 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明) D R AM的製造方法之一例之斷面圖。 第1 9圖（b )係以工程順序表示實施形態1之 D R AM的製造方法之一例之斷面圖。 第1 9圖（c )係以工程順序表示實施形態1之 D RAM的製造方法之一例之斷面圖。 第1 9圖（d )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第2 0圖（a )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第20圖（b)係以工程順序表示實施形態1之 D R AM的製造方法之一例之斷面圖。 第2 0圖（c )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖。 第2 0圖（d )係以工程順序表示實施形態1之 DRAM的製造方法之一例之斷面圖》 第2 1圖（a )係以工程順序表示實施形態2之 DRAM的製造方法之一例之斷面圖。 第2 1圖（b )係以工程順序表示實施形態2之 D RAM的製造方法之一例之斷面圖。 第2 1圖（c )係以工程順序表示實施形態2之 DRAM的製造方法之一例之斷面圖。 第2 1圖（d)係以工程順序表示實施形態2之 D RAM的製造方法之一例之斷面圖。 第2 2圖係以工程順序表示實施形態2之DRAM的 本紙張又度適用中國國家標準（CNS)A4規格（210 X 297公釐）-43- — II---- ---— II ^----ml — I (請先閱讀背面之注意事項再填寫本頁) 68 68 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明ί1 ) 製造方法之一例之斷面圖。 第2 3圖（a )係以工程順序表示實施形態2之 D RAM的製造方法之一例之斷面圖。 第2 3圖（b )係以工程順序表示實施形態2之 DRAM的製造方法之一例之斷面圖。 第2 3圖（c )係以工程順序表示實施形態2之 D RAM的製造方法之一例之斷面圖。 第2 3圖（d )係以工程順序表示實施形態2之 DRAM的製造方法之一例之斷面圖。 第2 4圖係以工程順序表示實施形態2之DRAM的 製造方法之一例之斷面圖。 第2 5圖（a )係以工程順序表示實施形態2之 D R AM的製造方法之一例之斷面圖。 第2 5圖（b )係以工程順序表示實施形態2之 DRAM的製造方法之一例之斷面圖。 第2 5圖（c )係以工程順序表示實施形態2之 D RAM的製造方法之一例之斷面圖。 第2 5圖（d )係以工程順序表示實施形態2之 D RAM的製造方法之一例之斷面圖。 第2 6圖（a )係以工程順序表示實施形態2之 D R AM的製造方法之一例之斷面圖。 第2 6圖（b )係以工程順序表示實施形態2之 D R AM的製造方法之一例之斷面圖。 第2 6圖（c )係以工程順序表示實施形態2之 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公爱）-44- ------：-----— I— --------I l· I -----^ (諳先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 436958 A7 ________—-- 五、發明說明（P ) D RAM的製造方法之一例之斷面圖。 第2 6圖（d )係以工程順序表示實施形態2之 D RAM的製造方法之一例之斷面圖。 第2 7圖係以工程順序表示實施形態2之DraM的 製造方法之另一例之斷面圖。 第2 8圖（a )係以工程順序表示實施形態2之 D RAM的製造方法之另一例之斷面圖。 第2 8圖（b )係以工程順序表示實施形態2之 D RAM的製造方法之另一例之斷面圖。 第2 8圖（c )係以工程順序表示實施形態2之 D RAM的製造方法之另一例之斷面圖。 第2 8圖（d )係以工程順序表示實施形態2之 D RAM的製造方法之另一例之斷面圖。 第2 9圖（a )係以工程順序表示實施形態2之 D R AM的製造方法之另一例之斷面圖。 第2 9圖（b )係以工程順序表示實施形態2之 D R AM的製造方法之另一例之斷面圖。 第2 9圖（c )係以工程順序表示實施形態2之 D RAM的製造方法之另一例之斷面圖。 第2 9圖（d )係以工程順序表示實施形態2之 D RAM的製造方法之另一例之斷面圖。 第3 0圖係以工程順序表示實施形態2之DRAM的 製造方法之另一例之平面圖。 第3 1圖（a )係以工程順序表示實施形態3之 本纸張&度適用_固國家標準（CNS)A4規格（210 X 297公釐）-45- I----------------ml —------^ (請先閱讀背面之注意事項再填寫本頁) r' 436958 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明f3 ) DRAM的製造方法之一例之斷面圖。 第3 1圖（b )係以工程順序表示實施形態3之 D RAM的製造方法之一例之斷面圖。 第3 1圖（c )係以工程順序表示實施形態3之 DRAM的製造方法之一例之斷面圖。 第3 1圖（d )係以工程順序表示實施形態3之 D RAM的製造方法之一例之斷面圖。 第3 1圖（e )係以工程順序表示實施形態3之 DRAM的製造方法之一例之斷面圖》 第3 1圖（f )係以工程順序表示實施形態3之 DRAM的製造方法之一例之斷面圖。 第3 2圖（a )係以工程順序表示實施形態3之 DRAM的製造方法之一例之斷面圖。 第3 2圖（b )係以工程順序表示實施形態3之 D R AM的製造方法之一例之斷面圖。 第3 2圖（c )係以工程順序表示實施形態3之 DRAM的製造方法之一例之斷面圖。 第.3 2圖（d )係以工程順序表示實施形態3之 D R AM的製造方法之一例之斷面圖。 第3 2圖（e )係以工程順序表示實施形態3之 DRAM的製造方法之一例之斷面圖。 第3 2圖（ί )係以工程順序表示實施形態3之 D RAM的製造方法之另一例之斷面圖。 第3 3圖（a )係以工程順序表示實施形態3之 本纸張尺度適用中國國家標準（CNS)A4規格（210x 297公蹵）-46 - ------^----- -裝！ —訂------- _ _ 綠 <請先閱讀背面之注意事項再填寫本頁》 4369 5 8 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明r ) DRAM的製造方法之另一例之斷面圖。 第3 3圖（b )係以工程順序表示實施形態3之 D RAM的製造方法之另一例之斷面圖。 第3 3圖（c )係以工程順序表示實施形態3之 D R AM的製造方法之另一例之斷面圖。 第3 3圖（d )係以工程順序表示實施形態3之 DRAM的製造方法之另一例之斷面圖。 第3 3圖（e )係以工程順序表示實施形態3之 DRAM的製造方法之另一例之斷面圖。 第3 3圖（f )係以工程順序表示實施形態3之 D RAM的製造方法之另一例之斷面圖·> 第3 4圖係表示本發明之另一例之斷面圖。 第3 5圖係以工程順序表示本發明之另一例之 D RAM的製造方法之一例之平面圖。 第3 6圖（a )係以工程順序表示本發明之另一例之 D R AM的製造方法之另一例之斷面圖。 第3 6圖（b )係以工程順序表示本發明之另一例之 D RAM的製造方法之另一例之斷面圖。 第3 6圖（c )係以工程順序表示本發明之另一例之 D RAM的製造方法之另一例之斷面圖。 第3 6圖（d )係以工程順序表示本發明之另一例之 D RAM的製造方法之另一例之斷面圖。 第3 7圖（a )係以工程順序表示本發明之另一例之 D RAM的製造方法之另一例之斷面圖。 1本纸張&度適用令國國家標準（CNS)AI規格(210 x 297公釐）-47 - ------ -裝------- 訂·！-線 {請先閱讀背面之注意事項再填寫本頁) 經濟部智.«財產局員工消费合作社印製 4369 5 fi A7 ____B7___ 五、發明說明（45 ) 第3 7圖（b )係以工程順序表示本發明之另一例之 D RAM的製造方法之另一例之斷面圖β 第3 7圖（c )係以工程順序表示本發明之另一例之 DRAM的製造方法之另一例之斷面圖。 第3 7圖（d )係以工程順序表示本發明之另一例之 DRAM的製造方法之另一例之斷面圖。 ， 〔符號之說明〕 1 :半導體基板 2、3 : p型陷阱 4 : η型陷阱 5 :臨限値電壓調整層 ^ 6 :深陷阱 7:分離區域 8 :淺溝 1 0 :閘絕緣膜 1 1 ·_閘極 > 1 2、.1 5 :半導體區域 1 3 :間隙絕緣膜 1 4 :矽氮化膜 1 5 a :低濃度雜質區域 15b:高濃度雜質區域 16、24、30'40、48:絕緣膜 1 7 a〜1 7 c :絕緣膜 本紙張义度適用_囤國家標準（CNS)A4規格（210x297公釐） — —— — —----•裝--I---II 訂-------！錄 (請先Μ讀背面之注意事項再填寫本頁) 436958 A7 經濟部智慧財產局員工消費合作社印製 B7五、發明說明) 1 8 a、1 8 b :配線溝 2 0 :第1層配線 21、22、25:連接塞子 2 3 :層間絕緣膜 2 6 :容量電極連接孔 2 7 :下部電極 2 8 :容量絕緣膜 2 9 :板極 3 1 :第2層配線 3 2 :塞子 3 3、3 7 :鎢膜 35、36、46:光阻膜 38、42 :多結晶矽膜 3 9、4 5 :側壁間隔 4 1 :溝 4 3 :矽氧化膜 5 0 :配線溝 5 1 :第N層配線 5 3 :連接孔 (請先Μ讀背面之注ΐ事項再填寫本頁) 本紙張反度適用令國國家標準（CNS)A4規格（210 X 297公釐）-49 -

Claims (1)

  1. 4369 5 8 A8 B8 C8 D8 修
    • 1 Λ 懷請委員明示，-,4. :κ-^變更原實質内容 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 第88 1 2101 3號專利申請案 中文申請專利範圍修正本 民國89年7月修正 1 . 一種半導體裝置之製造方法，乃屬於具有閘極、 和源極、汲極的Μ I S F Ε Τ之半導體積體電路裝置之製 造方法，其具有以下工程： (a )在半導體基板主面上，形成分離區域之工程、 (b )在圍住前述分離區域的區域，形成活性區域之 工程' (c )在前述活性區域的上部，形成成爲前述 Μ I S F E T閘極功能的第1配線之工程、 (d )在前述第1配線兩側的前述活性區域，形成成 爲前述Μ I S F E T的源極、汲極功能的一對半導體區域 之工程、 (e )在第1配線上部，形成第1絕緣膜之工程、 (ί )在前述一-對半導體區域中的至少一方的半導體 區域上部的前述第1絕緣膜，形成連接孔之工程、 (g )在前述連接孔內，形成導電連接在前述一對半 導體區域一方的連接構件之工程、 (h )在前述連接構件的上部，依序形成第2絕緣膜 、第3絕緣膜、第4絕緣膜及第1被膜之工程' (i )在前述第1被膜上，形成具有橫切該第1配線 的上部的開口部的第1光阻膜之工程、 (j )加以蝕刻露出到前述第1光阻膜的開口部底部 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 装--------訂---------線 AS B8 C8 D8 4369 5 8 六、申請專利範圍 的前述第1被膜，並在前述第1被膜，形成開口部之工程 (請先閲讀背面之注意事項再填寫本頁) (k )將露出到前述第1被膜開口部底部的第4絕緣 膜，以相對於前述第4絕緣膜的蝕刻速度比相對於前述第 1被膜及第3絕緣膜的蝕刻速度快的方法來蝕刻，且形成 開口部之工程、 (1 )加以蝕刻露出到前述第4絕緣膜的開口部底部 的第3絕緣膜之工程、 (m)在前述第1被膜的開口部上，形成具有開口部 的第2光阻膜之工程、 (η )將露出到前述第2光阻膜的開口部底部的前述 第2絕緣膜，以相對於前述第2絕緣膜的蝕刻速度比相對 於前述第2光阻膜及前述第1被膜的蝕刻速度快的方法來 蝕刻，且形成開口部，並在前述開口部底部露出前述連接 構件之工程、 經濟部智慧財產局員工消費合作社印製 (〇 )於包括形―成在前述第2絕緣膜、第3絕緣膜及 第4絕緣膜的開口部內部的前述半導體基板主面上部，形 成連接到前述連接構件第1導電膜之工程、 (ρ )加以除去前述第4絕緣膜上部的前述導電體膜 之工程。 2 .—種半導體裝置之製造方法，乃屬於具有閘極、 和源極、汲極的Μ I S F Ε Τ之半導體積體電路裝置之製 造方法，其具有以下工程： (a )在半導體基板主面上，形成分離區域之工程、 本紙張尺度適用中國國家標準（CNS)A4規格（2丨0 X 297公釐）_2- A8 B8 C8 DS 436958 六、申請專利範圍 (b )在圍住前述分離區域的區域，形成活性區域之 工程、 (c )在前述活性區域的上部，形成成爲前述 Μ I S F E T閘極功能的第1配線之工程、 (d )在前述第1配線兩側的前述活性區域，形成成 爲前述Μ I S F E T的源極、汲極功能的一對半導體區域 之工程、 (e )在第1配線上部，形成第1絕緣膜之工程、 (ί )在前述一對半導體區域中的至少一方的半導體 區域上部的前述第1絕緣膜，彫成連接孔之工程、 (g )在前述連接孔內1形成導電連接在前述一對半 導體區域一方的連接構件之工程、 (h )在前述連接構件的上部，依序形成第2絕緣膜 、第3絕緣膜、第4絕綠膜及第1被膜之工程、 (i )在前述第1被膜上，形成具有橫切前述第1配 線的上部的開口部的第1光阻膜之工程、 (j )加以蝕刻露出到前述第1光阻膜的開口部底部 的前述第1被膜，並在前述第1被膜*形成開口部之工程 (k )將露出到前述第1被膜開口部底部的第4絕緣 膜，以相對於前述第4絕緣膜的蝕刻速度比相對於前述第 1被膜及第3絕緣膜的蝕刻速度快的方法來蝕刻，且形成 開口部之工程、 (1 )加以蝕刻露出到前述第4絕緣膜的開口部底部 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）· 3 - (請先閱讀背面之注意事項再填寫本頁) 裝·-------訂·—-------線. 經濟部智慧財產局員工消費合作社印製 Α8 Β8 C8 D8 ^ 4369 5 8 六、申請專利範圍 的第3絕緣膜之工程、 (m)在包括前述第4絕緣膜及第3絕緣膜的開口部 內部的半導體基板主面上部，形成第2導電體膜之工程、 (η )對前述第2導電體膜施行各向異性蝕刻，且在 前述第4絕緣膜及第3絕緣膜的開口部內壁，形成由前述 第2導電體膜的一部分製成的側壁間隔之工程、 (〇 )將露出到前述第3絕緣膜開口部底部的前述第 2絕緣膜，以相對於前述第2絕緣膜的蝕刻速度比相對於 前述側壁間隔及前述第1被膜的蝕刻速度快的方法來蝕刻 ，且形成開口部，並在前述開口部底部露出前述連接構件 之工程、 (Ρ )於包括形成在前述第2絕緣膜、第3絕緣膜及 第4絕緣膜的開口部內部的前述半導體基板主面上部’形 成連接到前述連接構件第1導電膜之工程、 (q )加以除去前述第4絕緣膜上部的前述導電體膜 之工程。 — 3 .如申請專利範圍第2項所述之半導體積體電路裝 置之製造方法，其中，前述（〇 )工程’更具有在前述第 4絕緣膜及第3絕緣膜的開口部上，形成具有開口部的第 2光阻膜之工程，且相對於前述第2絕緣膜的餓刻’是以 保留前述第2光阻膜來進行的。 4 . 一種半導體裝置之製造方法，乃屬於具有聞極、 和源極、汲極的Μ I S F E 丁之半導體積體電路裝置之製 造方法，其具有以下工程： 本紙張尺度適用中國國家標準（CNS)A4規格m〇 X 297公釐）-4 - (請先閱讀背面之注意事項再填寫本頁) d--------訂.—-------線. 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 436958 力、申請專利範圍 (a )在半導體基板主面上，形成分離區域之工程、 (b )在圍住前述分離區域的區域，形成活性區域之 工程、 (c )在前述活性區域的上部，形成成爲前述 Μ I S F E T閘極功能的第1配線之工程、 (d )在前述第1配線兩側的前述活性區域，形成成 爲前述Μ I S F E T的源極、汲極功能的一對半導體區域 之工程、 (e )在第1配線上部，形成第1絕緣膜之工程、 .(f )在前述一對半導體區域中的至少一方的半導體 區域上部的前述第1絕緣膜，形成連接孔之工程、 (g)在前述連接孔內，形成導電連接在前述一對半 導體區域一方的連接構件之工程、 (h )在前述連接構件的上部，依序形成第2絕緣膜 及第1被膜之工程、 (i )在前述第-1被膜上，形成具有橫切前述第1配 線的上部的開口部的第1光阻膜之工程、 (j )加以蝕刻露出到前述第1光阻膜的開口部底部 的前述第1被膜，並在前述第1被膜，形成開口部之工程 (k )在包括前述第1被膜開口部內部的半導體基板 主面上部，形成第1導電體膜之工程、 (1 )對前述第1導電體膜施行各向異性蝕刻，且在 前述第1被膜開口部內壁’形成側壁間隔之工程、 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）-5 - (請先閱讀背面之注意事項再填寫本頁) 衣·-------訂·--.------- 經濟部智慧財產局員工消費合作社印製 ^ 436958 Α8 Β8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 (m )保留前述第1被膜及側壁間隔，來鈾刻前述第 2絕緣膜’形成開口部，且在前述開口部露出前述連接構 件之工程、 (η )在包括前述第2絕緣膜開口部內部的半導體基 板主面上’形成第2導電體膜之工程、 (◦)加以除去前述第2導電體膜的一部分，且在前 述第2絕緣膜開_內部，形成導電連接到前述連接構件 1 — 1 的第2配線之工程、： 5 .如申請專圍第4項所述之半導體積體電路裝 置之製造方法，其中，前述（i )工程，係在前述第1被 膜形成開α部後，更具有對前述第2絕緣膜施行蝕刻之工 程。 6 .如申請專利範圍第1項所述之半導體積體電路裝 置之製造方法，其中，前述第1被膜和前述第1導電膜係 利用同一材料構成的，更於前述（ρ )工程中，包括除去 前述第1被膜之工程-。 7 _如申請專利範圍第1項所述之半導體積體電路裝 置之製造方法，其中，更於前述（h )工程之前，於（q )工程具有在前述第1絕緣膜及連接構件上，形成第5絕 緣膜之工程，且前述（η )工程中的前述蝕刻，係以相對 於前述第2絕緣膜的蝕刻速度比相對於前述第5絕緣膜的 蝕刻速度快的方法完成的。 8 . —種半導體積體電路裝置，其具有： 被形成在半導體基板主面上之分離區域、和 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -6- -------------衣--------奸.-------線- (請先閱讀背面之注意事項再填寫本頁) A8 BS C8 D8 ^ 43695 六、申請專利範圍 被形成前述半體基板主面上，利用前述分離區域圍住 周圍之活性區域、和 被形成在前述活性區域上部之閘絕緣膜、和 被形成在前述閘絕緣膜上部之閘極、和 被形成在前述閘極兩側的前述活性區域之一對半導體 區域、和 被形成在前述閘極上部之第1絕緣膜、和 被形成在前述第1絕緣膜內部，可導電連接到前述一 對半導體區域一方之連接塞子、和 被形成在前述第1絕緣膜上部之第2絕緣膜、和 被形成在前述第2絕緣膜內部之第1溝、和 被开彡成在前述第2絕緣膜的內部，可形成在前述第1 溝上之第2溝、和 被形成在前述第2溝內，藉著前述第1溝，被導電連 接到前述連接塞子之位元線、和 被形成在前述第2溝內壁之側壁間隔； 前述第1溝的寬度僅前述側壁間隔厚度，比前述第2 溝的寬度窄。 9 .如申專利範圍第8項所述之半導體積體電路裝置 ，其中，前述第2溝的長度則較前述第1溝短。 1 〇 如申專利範圍第9項所述之半導體積體電路裝 置，其中，前述第2溝的長度則較前述連接塞子的直徑大 1 1 .如申專利範圍第8項所述之半導體積體電路裝 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) d--- 訂----------線— 經濟部智慧財產局員工消費合作社印製
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    Λ 8 B8 C8 D8 六、申請專利範園 匮1其中·前述第2絕緣膜係利用第3絕綠膜、和被形成 仕刖述宋J it鉍lj吳上t卜」栄4絶鉍丨挺、彳Ί」被肜成在刖述弟4 絕緣膜上的第5絕緣膜而構成的； 在前述第3絕緣膜內部，形成第1溝； 在前述第5絕緣膜內部，形成第2溝： 前述第4絕緣膜是用與前述第5絕緣膜不同的速度， 來蝕刻的材料所構成。 1 2 .如申專利範圍第1 1項所述之半導體積體電路 裝置，其中，在前述第1絕緣膜和第3絕緣膜之間|形成 第6絕緣膜： 前述第6絕緣膜是用與前述第3絕緣膜不同的速度， 來蝕刻的材料所構成。 13. —種半導體裝置，其具有： 在半導體基板主面上構成記憶單元的第1Μ I S E F Τ、和構成周邊電路之第2ΜΙ SEFT、和 被形成在前述1及第2 Μ I S F Ε Τ上部之第1絕緣 膜、和 導電連接於被形成在前述第1絕緣膜內部的前述第1 Μ I S F Ε Τ的源極、汲極區域一方之第1連接塞子、和 導電連接於被形成在前述第1絕緣膜內部的前述第2 Μ I S F Ε T的源極、汲極區域一方之第2連接塞子、和 被形成在前述第1絕緣膜上部之第2絕緣膜、和 被肜成在前述第1塞子上部的前述第1絕緣膜內部之 第1溝、ΙΙΊ 本紙法尺度適用中國國家標牟（CNS ) A4現格（公笼） ---------------裝------訂------線 (請先閣讀背面之注意事項再埗，¾本頁)
    六、申請專利範圍 (請先閲讀背面之注意事項再填* ·Γ頁) 置’其中’前述第2絕緣膜係利用第3絕緣膜、和被形成 在前述第3絕緣膜上的第4絕緣膜、和被形成在前述第4 絕緣膜上的第5絕緣膜而構成的： 在前述第3絕緣膜內部，形成第1溝； 在前述第5絕緣膜內部，形成第2溝： 前述第4絕緣膜是用與前述第5絕緣膜不同的速度， 來軸刻的材料所構成。 1 2 ·如申專利範圍第1 1項所述之半導體積體電路 裝置，其中，在前述第1絕緣膜和第3絕緣膜之間，形成 第6絕緣膜； 前述第6絕緣膜是用與前述第3絕緣膜不同的速度， 來蝕刻的材料所構成。 13，一種半導體裝置，其具有： 在半導體基板主面上構成記億單元的第1M I S E F 丁、和構成周邊電路之第2MI SEFT '和 被形成在前述1及第2MISFET上部之第1絕緣 膜、和 經濟部智慧財產局員工消費合作社印製 導電連接於被形成在前述第1絕緣膜內部的前述第1 Μ I S F ET的源極、汲極區域一方之第1連接塞子、和 導電連接於被形成在前述第1絕緣膜內部的前述第2 Μ I S F ΕΤ的源極 '汲極區域一方之第2連接塞子、和 被形成在前述第1絕緣膜上部之第2絕緣膜、和 被形成在前述第1塞子上部的前述第1絕緣膜內部之 第1溝、和 本紙張尺度適用中园國家標準（CNS)A4規格（210 X 297公釐）-8- ΛΟ Γ' 436^Ββ B8 D8 六、申請專利範圍 被形成在前述第1塞子上部的前述第2絕緣膜內部之 第1溝、和 (請先閱讀背面之注意事項再填寫本頁) 被形成在前述第2塞子上部的前述第2絕緣膜內部之 第2溝、和 被形成在前述第1溝上的前述第2絕緣膜內部之第3 溝、和 被形成在前述第2溝上的前述第2絕綠膜內部之第4 溝、和 被形成在前述第3溝內部，藉著前述第1溝，導電連 接到前述第1連接塞子之第1位元線、和 被形成在前述第4溝內部，藉著前述第2溝，導電連 接到前述第2連接塞子之第2位元線： 前述第2位元線的寬度則較前述第1位元線的寬度大 0 1 4 . 一種半導體積體電路裝置，其具有： 經濟部智慧財產局員工消費合作社印製 被形成在半導體基板主面上之分離區域、和 被形成前述半體基板主面上，利用前述分離區域圍住 周圍之活性區域、和 被形成在前述活性區域上部之閘絕緣膜、和 被形成在前述閘絕緣膜上部之閘極、和 被形成在前述閘極兩側的前述活性區域之一對半導體 區域、和 被形成在前述閘極上部之第1絕緣膜、和 被形成在前述第1絕緣膜內部，可導電連接到前述一 本紙張尺度適用中國國家標準（CNS)A4規格（2W X 297公釐）_9- A8 B8 C8 DS r，4369 5 8 六、申請專利範圍 對半導體區域一方之連接塞子、和 被形成在前述第1絕緣膜上部之第2絕緣膜、和 被形成在前述第2絕緣膜內部之第1溝、和 被形成在前述第2絕緣膜的內部’可形成在前述第1 溝上之第2溝、和 被形成在前述第2溝內，藉著前述第1溝，被導電連 接到前述連接塞子之位元線； 前述第1溝的長度則較前述第2溝的長度小’較前述 連接塞子的直徑大。 1 5 · —種半導體裝置之製造方法，其具有以下工程 * (a )將第1半導體區域和第2半導體區域，和隔著 前述第1及第2半導體區域的分離區域，形成在半導體基 板主面上之工程、和 (b)在包括前述第1及第2半導體區域上部的半導 體基板主面上部，形成第1絕緣膜之工程、和 (c )在前述第1絕綠膜上，形成第2絕緣膜之工程 、和 (d )在前述第2絕緣膜上，形成具有第1及第2開 口部的第1膜之工程、和 C e )將露出到前述第1及第2開口部底部的第2絕 緣膜，以相對於前述第2絕緣膜的蝕刻速度比相對於前述 第1膜的蝕刻速度快的方法，來蝕刻形成第1及第2溝之 工程、和 本紙張尺度適用中國固家標準（CNS)A4規格（210 X 297公釐）.-|〇 . ------------ 衣--------訂---------線 (請先間讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智.¾財/itcr員工垆骨合作钍印匁 • 4369 5 8 I 贫年曰修巧 ——--^ 六、申請專利範圍 (f )將搜蓋前述第1及第2溝一部分的第2膜，形 成在前述第1及第2溝內部和前述第1膜上部之工程、和 Cg)將露出到前述第I及第2溝底部的第1絕緣膜 ，以相對於前述第1絕緣瞑的蝕刻速度比相對於前述第1 膜、第2膜的蝕刻速度快的方法，來蝕刻，且在前述第1 溝底部形成第3開口部，在前述第2溝底部形成第4開口 部之工程、和 (h )加以除去前述第2膜之工程，和 (1 )在包括前述第1溝、第2溝、第3開口部及第 4開口部內部的第2絕緣膜上部，形成第1導電體膜之工 程、和 (j )除去前述第1導電體膜一部分1並在前述第1 溝內部，形成藉著前述第3開口部，導電連接到前述第1 半導體區域的第1配線，且在前述第2溝內部，形成藉著 前述第4開口部，導電連接到前述第2半導體區域的第2 配線之工程。 1 6 . —種半導體裝置之製造方法，其具有以 (a )在半導體基板主面上部，形成分別由閛$ '緣_ ，閘極電極以及一對半導體區域所構成的第1胃胃2 MISFET ，以及分隔前述第1以及第2 MISFET之分離區域 之工程， (b )在包括前述第1及第2 Μ I S F E T上部的半 導體基板主面上部，肜成第1絕緣膜之工程、和 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） -- ----------，-1 n rn --- K .---κ ------ ---- (請先閱讀背ώ-之注意事項再垆寫本頁) 4369 5 8 AS Β8 C3 D8
    六、申請專利範圍 (C )在前述第1絕綠膜上，形成第2絕緣膜之工程 、和 (d )在前述第2絕緣膜上，形成具有第1及第2開 口部的第1膜之工程 '和 (e )將露出到前述第1及第2開口部底部的第2絕 緣膜，以相對於前述第2絕緣膜的蝕刻速度比相對於前述 第1膜的蝕刻速度快的方法，來蝕刻形成第1及第2溝之 工程、和 (f)將覆蓋前述第1及第2溝一部分的第2膜’形 成在前述第1及第2溝內部和前述第1膜上部之工程、和 (g )將露出到前述第1及第2溝底部的第1絕緣膜 ，以相對於前述第1絕緣膜的鈾刻速度比相對於前述第1 膜、第2膜的蝕刻速度快的方法’來蝕刻’且在前述第1 溝底部形成第3開口部，在前述第2溝底部形成第4開口 部之工程、和 (h )加以除去前述第2膜之工程、和 .(i )在包括前述第1溝、第2溝、第3開口部及第 4開口部內部的第2絕緣膜上部’形成第1導電體膜之工 程、和 (j )除去前述第1導電體膜一部分，並在前述第1 溝內部，形成藉著前述第3開口部’導電連接到前述第1 Μ I S F E T的一對半導體區域一方的第1配線’且在前 述第2溝內部’形成藉著前述第4開□部’導電連接到引J 述第2 Μ I S F E T的一對半導體區域另一方的第2配線 •本紙浪尺度適财 ( CNS) (21σχ 297^) '12 - 一请先閱讀背面之注意事項异场寫本頁) 裝 訂 經濟部智^-財產局員工消^合作社印製 經濟部智慧財產局員工消費合作社印製 ! ' 4369 5 8 I D8 六、申請專利範圍 前述（e )工程係將露出到前述第1及第2開口部底 部的前述第2層的絕緣膜，以相對於前述第2層的絕緣膜 蝕刻速度比相對於前述第1膜及前述第1層的絕緣膜蝕刻 速度快的方法來蝕刻， 且將前述第1層的絕緣膜，以相對於第1層的絕緣膜 的蝕刻速度比相對於前述第1膜的蝕刻速度快的方法，來 蝕刻形成前述第1及第2溝之工程形成的。 2 2 .如申請專利範圍第1 6所述之半導體積體電路 裝置之製造方法，其中，於前述（ί )工程中，前述第2 膜在前述第1溝一部分上具有第5開口部，在前述第2溝 一部分之上具有第6開口部， 前述第5開口部的寬度則較前述第1溝的寬度大，因 前述第5開口部的關係，不僅前述第1溝一部分會露出來 ，就連前述第1膜一部分也會露出來， 前述第6開口部的寬度則較前述第2溝的寬度大，因 前述第6開口部的關喺，不僅前述第2溝一部分會露出來 ，就連前述第1膜一部分也會露出來。 2 3 .如申請專利範圍第1 6所述之半導體積體電路 裝置之製造方法，其中，於前述（f )工程中，前述第2 膜在前述第1溝一部分上具有第5開口部，在前述第2溝 一部分具有第6開口部， 前述第5開口部的寬度則較前述第1溝的寬度大，因 前述第5開口部的關係，不僅前述第1溝一部分會露出來 ，就連前述第1溝兩側的前述第1膜一部分也會露出來， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-14 - ------------- ------—訂 *-------* 線 (請先閱讀背面之注意事項再填寫本頁) 058899 ARCD Γ 43695ft 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 前述第6開口部的寬度則較前述第2溝的寬度大，因 前述第6開口部的關係，不僅前述第2溝·部分會露出來 ，就連前述第2溝兩側的前述第1膜一部分也會露出來。 2 4 .如申請專利範圍第1 6所述之半導體積體電路 裝置之製造方法，其中，前述第1膜是利用與前述第1導 電膜相同材料所構成的，於前述（j )工程之除去第1導 電體膜一部分的工程中，接著除去前述第1導電體膜。 2 5 .如申請專利範圍第1 6所述之半導體積體電路 裝置之製造方法，其中，更包括（k )之在前述第1溝、 第2溝的內壁，形成利用導電體膜.所製成的側壁間隔之工 程， 前述（g )工程中的蝕刻，是利用相對於前述第1絕 緣膜的蝕刻速度比相對於前述側壁間隔的蝕刻速度快的方 法所製成的。 2 6 . —種半導體積體電路裝置，其具有： 被形成在半導體-基板主面上，分別具有源極、汲極區 域、閘絕緣膜 '閘極之第1及第2MI SFET、和 經濟部智慧財產局員工消費合作社印製 被形成在半導體基板主面上，分隔前述第1 MISFET的 源極、汲極區域和第2 MISFET的源極、汲極區域之分離區 域、和 被形成在前述第1及第2MISFET上部之第1絕 緣膜、和 被形成在前述第1絕緣膜內部之第1及第2導電體、 和 ，15- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 4369 5 8 cs D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 被形成在前述第2絕緣膜內部之第1及第2配線； 前述第1配線係藉著前述第1導電體，而導電連接到 前述第1M I S F E T的源極、汲極區域的一方； 前述第2配線係藉由前述第2導電體，而導電連接到 前述第2MISFET的源極、汲極區域的一方； 不會在前述第2絕緣膜的正下方，形成前述第1及第 2導電體。 2 7 .如申請專利範圍第2 6項所述之半導體積體電 路裝置，其中，更具有：導電連接到前述第1MI SFE T的源極、汲極區域另一方的第1容量元件、和 導電連接到前述第1MISFET的源極、汲極區域 另一方的第2容量元件。 2 8 .如申請專利範圍第2 7項所述之半導體積體電 路裝置1其中，更具有被形成在前述半導體基板主面上之 讀出放大器， 前述第1配線與-前述第2配線是藉著前述讀出放大器 連接的。 經濟部智慧財產局員工消費合作社印製 2 9 .如申請專利範圍第2 7項所述之半導體積體電 路裝置，其中，更具有被形成在前述第1及第2配線間的 第2絕緣膜內部的第3導電體， 前述第1容量元件是藉著前述第3導電體，導電連接 到前述第1 Μ I S F E T的源極、汲極區域的另一方。 3 〇 .如申請專利範圍第2 6項所述之半導體積體電 路裝置，其中，更在前述第1絕緣膜下部’形成第3絕緣 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐）~-16 - Α8 Β8 C8 D8 六、申請專利範圍 膜， 在前述第3絕緣膜內部，形成第3導電體’ (請先閱讀背面之注意事項再填寫本頁) 前述第1導電體是藉著前述第3導電體，導電連接到 前述第1MI SFET的源極、汲極區域的一方。 3 1 .如申請專利範圍第3 0項所述之半導體積體電 路裝置，其中，前述第3導電體係形成在橫置在前述第1 Μ I S F E T的源極、汲極區域之一側、和前述分離區域 的上部。 3 2 .如申請專利範圍第3 0項所述之半導體積體電 路裝置，其中，在與前述第1配線延伸方向平行的方向中 ，前述第3導電體長度則較前述第1導電體長度短。 3 3 .如申請專利範圍第3 0項所述之半導體積體電 路裝置*其中，前述第1導電體，在與前述第3導電體的 接觸面，係較前述第3導電體更向著與前述第1配線的延 伸方向平行的方向之兩側予以拉出。 經濟邨智慧財產局員工消費合作社印製 3 4 .如申請專利範圍第3 0項所述之半導體積體電 路裝置，其中，在與前述半導體基板主面平行的平面內之 與前述第1配線的延伸方向垂直的方向，前述第3導電體 的長度乃較前述第1導電體的長度長。 3 5 .如申請專利範圍第3 0項所述之半導體積體電 路裝置，其中，前述第3導電體，在與前述第1導電體的 接觸面，係較前述第1導電體更向著與前述第1配線的延 伸方向垂直的方向之兩側予以拉出。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）-17 -
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