JPH10308455A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH10308455A JPH10308455A JP9213806A JP21380697A JPH10308455A JP H10308455 A JPH10308455 A JP H10308455A JP 9213806 A JP9213806 A JP 9213806A JP 21380697 A JP21380697 A JP 21380697A JP H10308455 A JPH10308455 A JP H10308455A
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- film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】ゲートサイドウォールやソース／ドレイン電極
の形成を容易にしたフィールドシールド分離法による半
導体集積回路の製造方法。 【解決手段】素子形成領域内に素子形成領域内にゲート
酸化膜１０５’を形成した後、全面に、ポリシリコン膜
１０６’、酸化シリコン膜１０７’及び窒化シリコン膜
１０８’を順次積層し、続いて、窒化シリコン膜１０
８’に対してエッチングを行うことによりパターン化
し、このパターン化された窒化シリコン膜１０８をマス
クとしてその下層の前記酸化シリコン膜１０７’をエッ
チングすることによりパターン化し、このパターン化さ
れた酸化シリコン膜１０７をマスクとしてその下層のポ
リシリコン膜１０６’をエッチングすることにより素子
形成領域内のゲート電極１０６ａと、素子分離用ＭＯＳ
トランジスタの上方の配線層１０６ｂとを形成する。
の形成を容易にしたフィールドシールド分離法による半
導体集積回路の製造方法。 【解決手段】素子形成領域内に素子形成領域内にゲート
酸化膜１０５’を形成した後、全面に、ポリシリコン膜
１０６’、酸化シリコン膜１０７’及び窒化シリコン膜
１０８’を順次積層し、続いて、窒化シリコン膜１０
８’に対してエッチングを行うことによりパターン化
し、このパターン化された窒化シリコン膜１０８をマス
クとしてその下層の前記酸化シリコン膜１０７’をエッ
チングすることによりパターン化し、このパターン化さ
れた酸化シリコン膜１０７をマスクとしてその下層のポ
リシリコン膜１０６’をエッチングすることにより素子
形成領域内のゲート電極１０６ａと、素子分離用ＭＯＳ
トランジスタの上方の配線層１０６ｂとを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、フィールドシール
ド法による素子間分離が行われる半導体集積回路の製造
方法に関するもので、特に、ゲート酸化膜、ゲート電極
及び保護用酸化膜が積層されたゲート構造の厚みを減少
させることにより、このゲート構造の側壁に対するサイ
ドウォールや、ソース、ドレイン電極の形成を容易にし
た製造方法の改良に関するものである。
ド法による素子間分離が行われる半導体集積回路の製造
方法に関するもので、特に、ゲート酸化膜、ゲート電極
及び保護用酸化膜が積層されたゲート構造の厚みを減少
させることにより、このゲート構造の側壁に対するサイ
ドウォールや、ソース、ドレイン電極の形成を容易にし
た製造方法の改良に関するものである。
【０００２】
【従来技術】半導体集積回路の技術分野では、素子間分
離方法の一つとして、フィールドシールド法が採用され
ている。このフィールドシールド法では、互いに隣接す
るＭＯＳトランジスタのソース／ドレイン拡散層をまた
ぐ素子間分離領域内に素子間分離用ＭＯＳトランジスタ
が形成される。この素子間分離用ＭＯＳトランジスタの
上方には、配線層が形成される場合が多い。このような
構造の半導体集積回路の製造方法を図３を参照して説明
する。
離方法の一つとして、フィールドシールド法が採用され
ている。このフィールドシールド法では、互いに隣接す
るＭＯＳトランジスタのソース／ドレイン拡散層をまた
ぐ素子間分離領域内に素子間分離用ＭＯＳトランジスタ
が形成される。この素子間分離用ＭＯＳトランジスタの
上方には、配線層が形成される場合が多い。このような
構造の半導体集積回路の製造方法を図３を参照して説明
する。
【０００３】まず、図３の（Ａ）に示すように、ｐ型シ
リコン基板２００の表面にドレイン拡散層ｎ＋とソース
拡散層ｎ＋とを形成したのち、全面に厚み３００Å〜６
００Åのゲート酸化膜２０１、厚み１０００Å〜２００
０Åのポリシリコンのゲート電極２０２、厚み１０００
Å〜３０００Åの保護用の酸化膜２０３を形成するため
のシリコン酸化膜やポリシリコン膜を形成したのち、素
子間分離領域によって囲まれる素子形成領域に対してエ
ッチングを行うことにより、ゲート酸化膜２０１、ゲー
ト電極２０２及び保護用酸化膜２０３が同順に積層され
た素子間分離用ＭＯＳトランジスタのゲート構造を形成
すると共に、素子形成領域内のシリコン基板２００の表
面を露出させる。引き続き、上記素子分離用ＭＯＳトラ
ンジスタのゲート構造の側壁に絶縁物のサイドウォール
２０４を形成する。
リコン基板２００の表面にドレイン拡散層ｎ＋とソース
拡散層ｎ＋とを形成したのち、全面に厚み３００Å〜６
００Åのゲート酸化膜２０１、厚み１０００Å〜２００
０Åのポリシリコンのゲート電極２０２、厚み１０００
Å〜３０００Åの保護用の酸化膜２０３を形成するため
のシリコン酸化膜やポリシリコン膜を形成したのち、素
子間分離領域によって囲まれる素子形成領域に対してエ
ッチングを行うことにより、ゲート酸化膜２０１、ゲー
ト電極２０２及び保護用酸化膜２０３が同順に積層され
た素子間分離用ＭＯＳトランジスタのゲート構造を形成
すると共に、素子形成領域内のシリコン基板２００の表
面を露出させる。引き続き、上記素子分離用ＭＯＳトラ
ンジスタのゲート構造の側壁に絶縁物のサイドウォール
２０４を形成する。
【０００４】次に、図３の（Ｂ）に示すように、素子形
成領域のシリコン基板２００の表面にゲート酸化膜を形
成するための厚み１００Å〜２００Åの酸化シリコン膜
２０５’を形成したのち、この上にゲート電極を形成す
るするための厚み２０００Å〜６０００Åのポリシリコ
ン膜２０６’を全面に形成する。続いて、ゲート電極形
成用のポリシリコン膜２０６’を素子間分離領域の保護
用酸化膜２０３の表面が露出するまで化学機械的研磨を
行ったのち、図３の（Ｃ）に示すように、素子間分離領
域の上部に配線層２０９を形成するための厚み１０００
Å〜２０００Åの厚みのポリシリコン膜２０９’と、こ
の配線層上に保護用の酸化膜を形成するための厚み１０
００Å〜３０００Åのシリコン酸化膜２０７’を全表面
に形成する。
成領域のシリコン基板２００の表面にゲート酸化膜を形
成するための厚み１００Å〜２００Åの酸化シリコン膜
２０５’を形成したのち、この上にゲート電極を形成す
るするための厚み２０００Å〜６０００Åのポリシリコ
ン膜２０６’を全面に形成する。続いて、ゲート電極形
成用のポリシリコン膜２０６’を素子間分離領域の保護
用酸化膜２０３の表面が露出するまで化学機械的研磨を
行ったのち、図３の（Ｃ）に示すように、素子間分離領
域の上部に配線層２０９を形成するための厚み１０００
Å〜２０００Åの厚みのポリシリコン膜２０９’と、こ
の配線層上に保護用の酸化膜を形成するための厚み１０
００Å〜３０００Åのシリコン酸化膜２０７’を全表面
に形成する。
【０００５】次に、フォトレジストを塗布しパターンを
転写したものをマスクとして、酸化シリコン膜２０７’
をエッチングすることによりパターン化された酸化膜２
０７を形成し、フォトジストを除去した後、図２の
（Ｄ）に示すように、パターン化された酸化膜２０７を
マスクとして、ポリシリコン膜２０９’をエッチングす
ることにより、素子間分離領域の上方に配線層２０９と
その上層の保護用酸化膜２０７を形成する。この際、素
子形成領域のゲート電極２０６の上方にも上層のゲート
電極２０９と保護用の酸化膜２０７が形成される。
転写したものをマスクとして、酸化シリコン膜２０７’
をエッチングすることによりパターン化された酸化膜２
０７を形成し、フォトジストを除去した後、図２の
（Ｄ）に示すように、パターン化された酸化膜２０７を
マスクとして、ポリシリコン膜２０９’をエッチングす
ることにより、素子間分離領域の上方に配線層２０９と
その上層の保護用酸化膜２０７を形成する。この際、素
子形成領域のゲート電極２０６の上方にも上層のゲート
電極２０９と保護用の酸化膜２０７が形成される。
【０００６】次に、配線層２０９とその上層の保護用の
酸化膜２０７の側壁にサイドウォール２１０を形成する
と共に、ゲート酸化膜２０５、２層のゲート電極２０
６，２０９及び保護用の酸化膜２０７から成るゲート構
造の側面に絶縁物のサイドウォール２１１を形成する。
最後に、全面に厚み１０００Å〜２０００Åのポリシリ
コン膜を形成し、フォトレジストを塗布しパターンを転
写したものをマスクとしてエッチングすることにより、
図２の（Ｅ）に示すように、ソース，ドルイン電極２１
２，２１３を形成する。
酸化膜２０７の側壁にサイドウォール２１０を形成する
と共に、ゲート酸化膜２０５、２層のゲート電極２０
６，２０９及び保護用の酸化膜２０７から成るゲート構
造の側面に絶縁物のサイドウォール２１１を形成する。
最後に、全面に厚み１０００Å〜２０００Åのポリシリ
コン膜を形成し、フォトレジストを塗布しパターンを転
写したものをマスクとしてエッチングすることにより、
図２の（Ｅ）に示すように、ソース，ドルイン電極２１
２，２１３を形成する。
【０００７】
【発明が解決しようとする課題】上記従来のフィールド
シールドによる素子間分離を採用する半導体集積回路の
製造方法によれば、ゲート電極２０６を形成するための
厚み２０００Å〜６０００Åのポリシリコン膜２０６’
に対して酸化膜２０３の表面が露出するまで化学機械的
に研磨したのち、その表面に配線層２０９を形成するた
めの厚み１０００Å〜２０００Åのポリシリコン膜２０
９’と、この配線層２０９上に保護用の酸化膜２０７を
形成するための厚み１０００Å〜３０００Åのシリコン
酸化膜２０７’とを形成している。
シールドによる素子間分離を採用する半導体集積回路の
製造方法によれば、ゲート電極２０６を形成するための
厚み２０００Å〜６０００Åのポリシリコン膜２０６’
に対して酸化膜２０３の表面が露出するまで化学機械的
に研磨したのち、その表面に配線層２０９を形成するた
めの厚み１０００Å〜２０００Åのポリシリコン膜２０
９’と、この配線層２０９上に保護用の酸化膜２０７を
形成するための厚み１０００Å〜３０００Åのシリコン
酸化膜２０７’とを形成している。
【０００８】このため、２層構造のゲート電極２０６，
２０９と、酸化膜２０７の厚みが全体で４０００Å〜１
１０００Åもの大きな値に達し、これに伴い、ゲート構
造の側壁に対するサイドウォール２１１や、ソース／ド
レイン電極２１２，２１３の形成が困難になるという問
題がある。
２０９と、酸化膜２０７の厚みが全体で４０００Å〜１
１０００Åもの大きな値に達し、これに伴い、ゲート構
造の側壁に対するサイドウォール２１１や、ソース／ド
レイン電極２１２，２１３の形成が困難になるという問
題がある。
【０００９】
【課題を解決するための手段】上記従来技術の課題を解
決する本発明に係わる半導体集積回路の製造方法は、素
子形成領域内にゲート酸化膜を形成した後、全面に、ポ
リシリコン膜、酸化シリコン膜及び窒化シリコン膜を順
次積層し、続いて、上記窒化シリコン膜に対してエッチ
ングを行うことによりパターン化し、このパターン化さ
れた窒化シリコン膜をマスクとしてその下層の前記酸化
シリコン膜をエッチングすることによりパターン化し、
このパターン化された酸化シリコン膜をマスクとしてそ
の下層の前記ポリシリコン膜をエッチングすることによ
り前記素子形成領域内のゲート電極と、素子分離用ＭＯ
Ｓトランジスタの上方の配線層とを形成するように構成
されている。
決する本発明に係わる半導体集積回路の製造方法は、素
子形成領域内にゲート酸化膜を形成した後、全面に、ポ
リシリコン膜、酸化シリコン膜及び窒化シリコン膜を順
次積層し、続いて、上記窒化シリコン膜に対してエッチ
ングを行うことによりパターン化し、このパターン化さ
れた窒化シリコン膜をマスクとしてその下層の前記酸化
シリコン膜をエッチングすることによりパターン化し、
このパターン化された酸化シリコン膜をマスクとしてそ
の下層の前記ポリシリコン膜をエッチングすることによ
り前記素子形成領域内のゲート電極と、素子分離用ＭＯ
Ｓトランジスタの上方の配線層とを形成するように構成
されている。
【００１０】
【発明の実施の形態】本発明の好適な実施の形態によれ
ば、上記窒化シリコン膜に対してその下層の酸化シリコ
ン膜が露出するまで化学機械的研磨が行われ、続いて、
全面に窒化シリコン膜が形成されたのち、上記エッチン
グによるパターン化が行われる。
ば、上記窒化シリコン膜に対してその下層の酸化シリコ
ン膜が露出するまで化学機械的研磨が行われ、続いて、
全面に窒化シリコン膜が形成されたのち、上記エッチン
グによるパターン化が行われる。
【００１１】
【実施例】以下、図１を参照しながら本発明の一実施例
の製造方法を説明する。まず、図１の（Ａ）示すよう
に、ｐ型シリコン基板１００の表面にドレイン拡散層ｎ
＋とソース拡散層ｎ＋とを形成したのち、フィールドシ
ールド用ＭＯＳトランジスタのゲート酸化膜１０１を形
成するための厚み３００Å〜６００Åの酸化膜１０１’
を全面に形成し、この酸化膜１０１’上に、同じくフィ
ールドシールド用ＭＯＳトランジスタのゲート電極１０
２を作成するための厚み１０００Å〜２０００Åのポリ
シリコン膜１０２’を形成する。引き続き、このポリシ
リコン膜１０２’上に保護用の酸化膜１０３を形成する
ための厚み１０００Å〜３０００Åのシリコン酸化膜１
０３’を形成する。
の製造方法を説明する。まず、図１の（Ａ）示すよう
に、ｐ型シリコン基板１００の表面にドレイン拡散層ｎ
＋とソース拡散層ｎ＋とを形成したのち、フィールドシ
ールド用ＭＯＳトランジスタのゲート酸化膜１０１を形
成するための厚み３００Å〜６００Åの酸化膜１０１’
を全面に形成し、この酸化膜１０１’上に、同じくフィ
ールドシールド用ＭＯＳトランジスタのゲート電極１０
２を作成するための厚み１０００Å〜２０００Åのポリ
シリコン膜１０２’を形成する。引き続き、このポリシ
リコン膜１０２’上に保護用の酸化膜１０３を形成する
ための厚み１０００Å〜３０００Åのシリコン酸化膜１
０３’を形成する。
【００１２】引き続き、シリコン酸化膜１０３’上にフ
ォトリソグラフィー技術を利用してエッチングマスクＭ
を作成し、このエッチングマスクＭを使用してシリコン
基板１００の表面が露出するまでエッチングを行うこと
により、図１の（Ｂ）に示すように、フィールドシール
ド用ＭＯＳトランジスタのゲート酸化膜１０１，ゲート
電極１０２及び保護用の酸化膜１０３が積層されたゲー
ト構造を作成する。
ォトリソグラフィー技術を利用してエッチングマスクＭ
を作成し、このエッチングマスクＭを使用してシリコン
基板１００の表面が露出するまでエッチングを行うこと
により、図１の（Ｂ）に示すように、フィールドシール
ド用ＭＯＳトランジスタのゲート酸化膜１０１，ゲート
電極１０２及び保護用の酸化膜１０３が積層されたゲー
ト構造を作成する。
【００１３】次に、図１の（Ｂ）に示すように、ゲート
酸化膜１０１、ゲート電極１０２及び酸化膜１０３から
成るゲート構造の側面に絶縁物のサイドウォール１０４
を形成したのち、シリコン基板１００の素子形成領域の
表面に厚み１００Å〜２００Åのゲート酸化膜作成用の
シリコン酸化膜１０５’を形成する。
酸化膜１０１、ゲート電極１０２及び酸化膜１０３から
成るゲート構造の側面に絶縁物のサイドウォール１０４
を形成したのち、シリコン基板１００の素子形成領域の
表面に厚み１００Å〜２００Åのゲート酸化膜作成用の
シリコン酸化膜１０５’を形成する。
【００１４】続いて、図１の（Ｃ）に示すように、全面
に、厚み１０００Å〜２０００Åのゲート電極形成用の
ポリシリコン膜１０６’、厚み１０００Å〜３０００Å
の酸化シリコン膜１０７’及び厚み２０００Å〜６００
０Åの窒化シリコン膜１０８’を順次形成する。ゲート
電極形成用のポリシリコン膜１０６’の上に酸化シリコ
ン膜１０７’と窒化シリコン膜１０８’を形成するの
は、これら２種類の膜を形成することにより互いに他方
の膜を選択的にエッチング可能とし、保護用の酸化膜を
も含めたゲート構造全体の高さを低減するためである。
に、厚み１０００Å〜２０００Åのゲート電極形成用の
ポリシリコン膜１０６’、厚み１０００Å〜３０００Å
の酸化シリコン膜１０７’及び厚み２０００Å〜６００
０Åの窒化シリコン膜１０８’を順次形成する。ゲート
電極形成用のポリシリコン膜１０６’の上に酸化シリコ
ン膜１０７’と窒化シリコン膜１０８’を形成するの
は、これら２種類の膜を形成することにより互いに他方
の膜を選択的にエッチング可能とし、保護用の酸化膜を
も含めたゲート構造全体の高さを低減するためである。
【００１５】続いて、図１の（Ｄ）に示すように、最上
層の窒化シリコン膜１０８’に対して酸化シリコン膜１
０７’の表面が露出するまで化学機械的研磨（ＣＭＰ）
を行い、このＣＭＰ後の表面に厚み１０００Å〜３００
０Åの窒化シリコン膜１０９’を形成する。次に、窒化
シリコン膜１０９’の全面にフォトレジストを塗布し、
フォトリソグラフィー手法を用いてパターンを転写する
ことによりエッチングマスクＭを窒化シリコン膜１０
９’の上に作成する。
層の窒化シリコン膜１０８’に対して酸化シリコン膜１
０７’の表面が露出するまで化学機械的研磨（ＣＭＰ）
を行い、このＣＭＰ後の表面に厚み１０００Å〜３００
０Åの窒化シリコン膜１０９’を形成する。次に、窒化
シリコン膜１０９’の全面にフォトレジストを塗布し、
フォトリソグラフィー手法を用いてパターンを転写する
ことによりエッチングマスクＭを窒化シリコン膜１０
９’の上に作成する。
【００１６】上記窒化シリコン膜１０９’上のエッチン
グマスクＭを用いて、最上層の窒化シリコン膜１０９’
とその下層の窒化シリコン膜１０８’とをエッチングす
ることにより、図２の（Ａ）に示すように、エッチング
マスクＭの直下だけにパターン化された窒化シリコン膜
１０９と１０８とが残存する構造を作成する。
グマスクＭを用いて、最上層の窒化シリコン膜１０９’
とその下層の窒化シリコン膜１０８’とをエッチングす
ることにより、図２の（Ａ）に示すように、エッチング
マスクＭの直下だけにパターン化された窒化シリコン膜
１０９と１０８とが残存する構造を作成する。
【００１７】この後、エッチングマスクＭを溶解除去し
た後、パターン化された窒化膜１０９と１０８とをマス
クとして、それぞれの下層の酸化シリコン膜１０７’を
エッチングすることにより、図２の（Ｂ）に示すよう
に、素子形成領域内のゲート構造の保護用の酸化膜１０
７ａと、素子間分離用のＭＯＳトランジスタの上方の保
護用酸化膜１０７ｂとを形成する。
た後、パターン化された窒化膜１０９と１０８とをマス
クとして、それぞれの下層の酸化シリコン膜１０７’を
エッチングすることにより、図２の（Ｂ）に示すよう
に、素子形成領域内のゲート構造の保護用の酸化膜１０
７ａと、素子間分離用のＭＯＳトランジスタの上方の保
護用酸化膜１０７ｂとを形成する。
【００１８】続いて、酸化膜シリコン膜に対するエッチ
ングマスクとして用いた窒化シリコン膜１０９と１０８
とを除去した後、保護用の酸化膜１０７ａと１０７ｂと
をエッチングマスクとして、ポリシリコン膜１０６’を
エッチングすることにより、図２の（Ｃ）に示すよう
に、素子形成領域内のゲート電極１０６ａと素子分離用
のＭＯＳトランジスタの上方の配線層１０６ｂとを形成
する。
ングマスクとして用いた窒化シリコン膜１０９と１０８
とを除去した後、保護用の酸化膜１０７ａと１０７ｂと
をエッチングマスクとして、ポリシリコン膜１０６’を
エッチングすることにより、図２の（Ｃ）に示すよう
に、素子形成領域内のゲート電極１０６ａと素子分離用
のＭＯＳトランジスタの上方の配線層１０６ｂとを形成
する。
【００１９】この後、図２の（Ｄ）に示すように、素子
間分離用ＭＯＳトランジスタの上方の配線層１０６ｂと
その上層の保護用酸化膜１０７ｂの側壁とを覆うサイド
ウォール１１０と、素子形成領域内のゲート構造の側壁
を覆うサイドウォール１１１とを形成したのち、厚み１
０００Å〜２０００Åのポリシリコンを形成し、レジス
トを塗布しパターンを転写したものをマスクとしてエッ
チングすることにより、ソース／ドレイン電極１１２と
１１３とを形成する。
間分離用ＭＯＳトランジスタの上方の配線層１０６ｂと
その上層の保護用酸化膜１０７ｂの側壁とを覆うサイド
ウォール１１０と、素子形成領域内のゲート構造の側壁
を覆うサイドウォール１１１とを形成したのち、厚み１
０００Å〜２０００Åのポリシリコンを形成し、レジス
トを塗布しパターンを転写したものをマスクとしてエッ
チングすることにより、ソース／ドレイン電極１１２と
１１３とを形成する。
【００２０】以上、窒化シリコン膜１０８’を保護用酸
化膜形成用の酸化シリコン膜１０７’の表面が露出する
まで化学機械的研磨を行ったのち、この上に窒化シリコ
ン膜１０９’を形成することにより、エッチング対象の
酸化シリコン膜１０７’が確実にエッチングマスクとな
るパターン化された窒化シリコン膜１０９で覆われるよ
うにする構成を例示した。しかしながら、窒化シリコン
膜１０８’に対する化学機械的研磨を途中で打ち切るこ
とにより、酸化シリコン膜１０７’との間に、上記窒化
シリコン膜１０９’と同等の厚みの窒化シリコン膜を残
すような構成を採用することもできる。
化膜形成用の酸化シリコン膜１０７’の表面が露出する
まで化学機械的研磨を行ったのち、この上に窒化シリコ
ン膜１０９’を形成することにより、エッチング対象の
酸化シリコン膜１０７’が確実にエッチングマスクとな
るパターン化された窒化シリコン膜１０９で覆われるよ
うにする構成を例示した。しかしながら、窒化シリコン
膜１０８’に対する化学機械的研磨を途中で打ち切るこ
とにより、酸化シリコン膜１０７’との間に、上記窒化
シリコン膜１０９’と同等の厚みの窒化シリコン膜を残
すような構成を採用することもできる。
【００２１】
【発明の効果】以上詳細に説明したように、本発明のフ
ィールドシールド法による素子間分離が行われる半導体
集積回路の製造方法によれば、素子形成領域にゲート酸
化膜とポリシリコン膜とを積層したのち、この上に酸化
シリコン膜と窒化シリコン膜とを順に積層し、窒化シリ
コン膜をエッチングマスクとしてその下層の酸化シリコ
ン膜をパターン化し、このパターン化された酸化膜をマ
スクとしてその下層のポリシリコン膜をエッチングする
ことにより素子形成領域内のゲート電極と、素子分離用
ＭＯＳトランジスタの上方の配線層とを形成する構成で
あるから、素子形成領域内に形成されるゲート構造の高
さが低減され、その側壁にサイドウォールや、ソース，
ドレイン電極を形成することが容易になるという効果が
奏される。
ィールドシールド法による素子間分離が行われる半導体
集積回路の製造方法によれば、素子形成領域にゲート酸
化膜とポリシリコン膜とを積層したのち、この上に酸化
シリコン膜と窒化シリコン膜とを順に積層し、窒化シリ
コン膜をエッチングマスクとしてその下層の酸化シリコ
ン膜をパターン化し、このパターン化された酸化膜をマ
スクとしてその下層のポリシリコン膜をエッチングする
ことにより素子形成領域内のゲート電極と、素子分離用
ＭＯＳトランジスタの上方の配線層とを形成する構成で
あるから、素子形成領域内に形成されるゲート構造の高
さが低減され、その側壁にサイドウォールや、ソース，
ドレイン電極を形成することが容易になるという効果が
奏される。
【図１】本発明の一実施例に係わる半導体集積回路の製
造方法の各製造工程を示す部分断面図である。
造方法の各製造工程を示す部分断面図である。
【図２】上記実施例の後続の各製造工程を示す部分断面
図である。
図である。
【図３】従来の製造方法の各製造工程を示す部分断面図
である。
である。
１００ シリコン基板 １０１ 素子間分離用ＭＯＳトランジスタのゲート酸
化膜 １０２ 素子間分離用ＭＯＳトランジスタのゲート電
極 １０５ ＭＯＳトランジスタのゲート酸化膜 １０６ａ ＭＯＳトランジスタのゲート電極 １０６ｂ 配線層 １０７ａ ＭＯＳトランジスタのゲート電極を覆う保護
用酸化膜 １０６ｂ 配線層を覆う保護用酸化膜 １１０，１１１ サイドウォール １１２，１１３ ソース／ゲート電極
化膜 １０２ 素子間分離用ＭＯＳトランジスタのゲート電
極 １０５ ＭＯＳトランジスタのゲート酸化膜 １０６ａ ＭＯＳトランジスタのゲート電極 １０６ｂ 配線層 １０７ａ ＭＯＳトランジスタのゲート電極を覆う保護
用酸化膜 １０６ｂ 配線層を覆う保護用酸化膜 １１０，１１１ サイドウォール １１２，１１３ ソース／ゲート電極
Claims (2)
- 【請求項１】最隣接素子のソース／ドレイン拡散層を含
む素子間分離領域内にフィールドシールド法の素子間分
離用ＭＯＳトランジスタを形成した後、この素子間分離
領域によって囲まれた素子形成領域内にゲート酸化膜、
ゲート電極及び保護用酸化膜の積層構造から成るゲート
構造を形成すると共に、前記素子分離用ＭＯＳトランジ
スタの上方に配線層を形成するフィールドシールド分離
法による半導体集積回路の製造方法において、 前記素子形成領域内にゲート酸化膜を形成した後、全面
に、ポリシリコン膜、酸化シリコン膜及び窒化シリコン
膜を順次積層し、 続いて、前記窒化シリコン膜に対してエッチングを行う
ことによりパターン化し、このパターン化された窒化シ
リコン膜をマスクとしてその下層の前記酸化シリコン膜
をエッチングすることによりパターン化し、このパター
ン化された酸化シリコン膜をマスクとしてその下層の前
記ポリシリコン膜をエッチングすることにより前記素子
形成領域内のゲート電極と、前記素子分離用ＭＯＳトラ
ンジスタの上方の配線層とを形成することを特徴とする
半導体集積回路の製造方法。 - 【請求項２】 請求項１において、 前記窒化シリコン膜に対してその下層の酸化シリコン膜
が露出するまで化学機械的研磨を行い、続いて、全面に
窒化シリコン膜を形成したのち、前記エッチングによる
パターン化を行うことを特徴とする半導体集積回路の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21380697A JP3688860B2 (ja) | 1997-05-08 | 1997-05-08 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21380697A JP3688860B2 (ja) | 1997-05-08 | 1997-05-08 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10308455A true JPH10308455A (ja) | 1998-11-17 |
| JP3688860B2 JP3688860B2 (ja) | 2005-08-31 |
Family
ID=16645359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21380697A Expired - Fee Related JP3688860B2 (ja) | 1997-05-08 | 1997-05-08 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3688860B2 (ja) |
-
1997
- 1997-05-08 JP JP21380697A patent/JP3688860B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3688860B2 (ja) | 2005-08-31 |
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