KR20120036447A - 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법 - Google Patents
수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20120036447A KR20120036447A KR1020100098120A KR20100098120A KR20120036447A KR 20120036447 A KR20120036447 A KR 20120036447A KR 1020100098120 A KR1020100098120 A KR 1020100098120A KR 20100098120 A KR20100098120 A KR 20100098120A KR 20120036447 A KR20120036447 A KR 20120036447A
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- bypass
- region
- substrate
- patterns
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 119
- 238000000034 method Methods 0.000 claims description 57
- 125000006850 spacer group Chemical group 0.000 claims description 49
- 238000005530 etching Methods 0.000 claims description 33
- 239000000463 material Substances 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 238000000059 patterning Methods 0.000 claims description 15
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 6
- 150000002739 metals Chemical class 0.000 claims description 3
- 239000004020 conductor Substances 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 5
- 238000007667 floating Methods 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 41
- 239000012535 impurity Substances 0.000 description 39
- 238000009413 insulation Methods 0.000 description 38
- 239000003990 capacitor Substances 0.000 description 25
- 230000003071 parasitic effect Effects 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 239000007769 metal material Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 101100203174 Zea mays SGS3 gene Proteins 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000013507 mapping Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000001054 cortical effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000004807 localization Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법이 제공된다. 이 장치는 기판 상에 형성되는 활성 패턴들 및 활성 패턴들의 사이에 배치되는 우회 패턴을 포함한다. 이때, 활성 패턴은 기판과 다른 도전형의 불순물 영역들 사이에 개재되는 채널 영역을 포함하고, 우회 패턴은 채널 영역과 기판을 전기적으로 연결한다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적도를 증가시키기 위해, 반도체 장치의 제작자들은 패턴들의 선폭을 감소시키기 위해 노력해왔다. 하지만, 차세대 반도체 장치를 위한 미세 패턴 형성 기술은 새로운 그리고 고비용의 노광 기술을 도입함으로써 달성될 수 있다.
대안으로, 반도체 장치의 제작자들은 반도체 장치를 구성하는 기본 소자의 점유 면적을 감소시킬 수 있는 방안을 찾기 위해 노력하고 있다. 예를 들면, 채널 영역의 상부 및 하부에 각각 소오스 전극 및 드레인 전극을 형성하는 수직 채널 트랜지스터가 최근 활발하게 연구되고 있다. 상기 수직 채널 트랜지스터의 경우, 소오스 및 드레인 전극들을 위한 면적이 불필요하기 때문에, 채널 영역의 양 측에 소오스 및 드레인 전극들이 배치되는 종래의 2차원적 모오스 전계효과트랜지스터에 비해 반도체 장치의 집적도는 크게 증가될 수 있다. 물론, 이러한 수직 채널 트랜지스터가 차세대의 미세 패턴 형성 기술을 통해 제조될 경우, 이를 포함하는 반도체 장치의 집적도는 더욱 증가될 수 있을 것이다.
하지만, 수직 채널 트랜지스터의 경우, 종래의 2차원 트랜지스터에서와는 다른 기술적 어려움들이 존재하며, 따라서 수직 채널 트랜지스터를 이용한 반도체 장치가 양산 단계에 들어서기 위해서는 이러한 기술적 어려움들을 해결할 수 있는 새로운 기술이 필요하다.
본 발명이 이루고자 하는 일 기술적 과제는 수직 채널 트랜지스터의 플로팅 바디(floating body) 현상을 해결할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 수직 채널 트랜지스터의 플로팅 바디 현상을 해결할 수 있는 반도체 장치의 제조 방법을 제공하는 데 있다.
수직 채널 트랜지스터를 구비하는 반도체 장치가 제공된다. 이 장치는 기판 상에 형성되는 기둥 모양의 활성 패턴들 및 상기 활성 패턴들의 사이에 배치되는 우회 패턴을 포함하고, 상기 활성 패턴은 상기 기판과 다른 도전형의 제 1 영역, 상기 기판과 같은 도전형이면서 상기 제 1 영역과 상기 기판 사이에 배치되는 제 2 영역, 그리고 상기 기판과 다른 도전형이면서 상기 제 2 영역과 상기 기판 사이에 배치되는 제 3 영역을 포함한다. 이때, 상기 우회 패턴은 상기 제 2 영역과 상기 기판을 전기적으로 연결한다.
일부 실시예들에 따르면, 상기 제 1 영역에 접속하는 메모리 요소 및 상기 제 3 영역에 접속하는 하부 배선을 더 포함할 수 있다. 상기 하부 배선은 상기 활성 패턴들을 가로지르면서 상기 활성 패턴들의 제 3 영역들을 전기적으로 연결하고, 상기 하부 배선의 상부면은 상기 제 3 영역의 상부면보다 상기 기판에 더 가까울 수 있다. 이에 더하여, 상기 하부 배선과 상기 기판 사이에는 하부 절연 패턴이 더 배치되어, 상기 하부 배선을 상기 기판으로부터 전기적으로 분리시킬 수 있다.
일부 실시예들에 따르면, 상기 우회 패턴은 상기 제 2 영역에 직접 접촉하는 상부 우회 패턴 및 상기 상부 우회 패턴과 상기 기판을 연결하는 하부 우회 패턴을 포함할 수 있다. 이에 더하여, 상기 하부 우회 패턴과 상기 활성 패턴의 측벽들 사이에는 절연성 스페이서가 더 배치될 수 있으며, 상기 우회 패턴은 상기 절연성 스페이서에 의해 상기 제 3 영역으로부터 이격될 수 있다. 상기 우회 패턴은 상기 기판과 같은 도전형의 반도체 물질, 금속 질화물들, 금속 실리사이드들 또는 금속들 중의 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 상기 활성 패턴들 사이에는 게이트 전극들이 더 배치되고, 상기 게이트 전극들과 상기 활성 패턴들의 측벽들 사이에는 게이트 절연막들이 더 배치될 수 있다. 상기 게이트 전극의 바닥면은 상기 제 2 영역과 상기 제 3 영역의 경계면보다 상기 기판에 더 가까울 수 있다. 또한, 상기 게이트 절연막들은 상기 게이트 전극들과 상기 활성 패턴들의 측벽들 사이로부터 수평적으로 연장되어 상기 게이트 전극들의 바닥면을 덮을 수 있다.
상기 활성 패턴들 각각은 서로 마주보는 제 1 측벽 및 제 2 측벽을 가질 수 있다. 이 경우, 일부 실시예들에 따르면, 상기 우회 패턴은 상기 제 1 측벽에 접촉하고, 상기 게이트 전극을 상기 제 2 측벽을 마주보도록 배치될 수 있다.
이에 더하여, 상기 활성 패턴들 사이이면서 상기 게이트 전극의 아래인 공간에는, 게이트 지지 패턴이 더 배치될 수 있다. 일부 실시예들에 따르면, 상기 게이트 지지 패턴은 상기 하부 우회 패턴과 동일한 물질로 형성되면서 상기 기판에 오믹하게 연결될 수 있다. 다른 일부 실시예들에 따르면, 상기 게이트 지지 패턴은 절연성 물질로 형성되어, 그것의 양측에 배치된 상기 활성 패턴들을 전기적으로 분리시키고, 그것의 상부 및 하부에 위치하는 상기 게이트 전극과 상기 기판을 전기적으로 분리시킬 수 있다.
일부 실시예들에 따르면, 상기 활성 패턴들 사이에는 하부 배선이 더 배치되어, 상기 활성 패턴들의 제 3 영역들을 전기적으로 연결할 수 있다. 또한, 상기 게이트 전극들은 상기 하부 배선들을 가로지르는 상부 배선에 의해 전기적으로 서로 연결될 수 있다.
일부 실시예들에 따르면, 상기 제 1 내지 제 3 영역들의 중심점들은 동일한 x 좌표, 동일한 y 좌표 및 다른 z 좌표를 갖고, 상기 우회 패턴의 중심점은 상기 제 1 영역과 다른 x 및 y 좌표를 가질 수 있다. 이에 더하여, 상기 제 2 영역과 상기 기판은 상기 우회 패턴에 의해 전기적으로 오믹하게(Ohmicly) 연결될 수 있다.
수직 채널 트랜지스터를 구비하는 반도체 장치의 제조 방법이 제공된다. 이 방법은 기판을 패터닝하여 제 1 트렌치들을 형성하고, 상기 제 1 트렌치들을 가로지르도록 상기 기판을 패터닝하여 활성 패턴들을 정의하는 제 2 트렌치들을 형성한 후, 상기 제 2 트렌치들 내에 상기 활성 패턴들의 하부 영역들에 접속하는 하부 배선들을 형성하는 단계를 포함한다. 이에 더하여, 이 방법은 상기 기판의 상부면을 상기 하부 배선의 위쪽에 위치하는 상기 활성 패턴의 측벽에 전기적으로 연결하는 우회 패턴들을 형성하는 단계를 더 포함할 수 있다. 보다 구체적으로, 상기 우회 패턴을 형성하는 단계는 상기 기판의 상부면에 접속하는 하부 우회 패턴을 형성하는 단계 및 상기 하부 우회 패턴과 상기 활성 패턴의 측벽을 연결하는 상부 우회 패턴을 형성하는 단계를 포함할 수 있다.
일부 실시예들에 따르면, 상기 방법은 상기 제 1 트렌치 내에 게이트막을 형성하는 단계, 상기 게이트막이 형성된 결과물 상에 상부 도전막을 형성하는 단계, 및 상기 상부 도전막을 패터닝하여 상기 하부 배선을 가로지르는 상부 배선을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 상부 도전막은 상기 하부 배선을 형성한 이후에 형성될 수 있다.
일부 실시예들에 따르면, 상기 게이트막은 상기 제 2 트렌치를 형성하기 전에 상기 제 1 트렌치 내에 형성될 수 있다. 다른 일부 실시예들에 따르면, 상기 게이트막은 상기 하부 배선을 형성한 후에 상기 제 1 트렌치 내에 형성될 수 있다.
일부 실시예들에 따르면, 상기 상부 우회 패턴을 형성하는 단계는 상기 제 1 트렌치의 내벽 및 상기 하부 우회 패턴의 상부면에 접촉하는 상부 우회막을 형성한 후, 상기 상부 우회막의 상부면을 리세스하는 단계를 포함할 수 있다.
일부 실시예들에 따르면, 상기 상부 및 하부 우회 패턴들은 상기 제 2 트렌치를 형성하기 전에 형성될 수 있다. 다른 일부 실시예들에 따르면, 상기 상부 우회 패턴은 상기 하부 배선을 형성한 후에 형성될 수 있다.
일부 실시예들에 따르면, 상기 상부 및 하부 우회 패턴들은 상기 제 2 트렌치들 사이의 상기 제 1 트렌치 내에 국소적으로 형성될 수 있다.
일부 실시예들에 따르면, 상기 하부 우회 패턴을 형성하는 단계는 상기 제 1 트렌치의 측벽을 덮으면서 상기 제 1 트렌치의 바닥면을 노출시키는 절연성 스페이서를 형성하고, 상기 절연성 스페이서가 형성된 상기 제 1 트렌치를 채우는 하부 우회막을 형성한 후, 상기 하부 우회막을 식각하여 상기 하부 배선의 위쪽에 위치하는 상기 활성 패턴의 측벽을 노출시키는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 수직 채널 트랜지스터의 채널 영역은, 활성 패턴들 사이에 형성되는 우회 패턴을 통해, 상기 채널 영역과 같은 도전형을 갖는 기판에 전기적으로 연결된다. 상기 우회 패턴은 상기 채널 영역 또는 상기 기판에 오믹하게 연결될 수 있는 도전성 물질로 형성된다. 이에 따라, 상기 채널 영역에서의 플로팅 바디 현상은 예방될 수 있다.
도 1은 본 발명의 기술적 사상에 따른 반도체 장치의 일 측면을 도식적으로(schematically) 설명하기 위한 회로도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 장치들을 보다 구체적으로 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 일 측면을 도시하는 도식도(schematic diagram)이다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 5a 내지 도 20a는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 5b 내지 도 20b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 21 내지 도 23는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법에서의 일부 특징들을 예시적으로 그리고 보다 명확하게 보여주기 위해 제공되는 사시도들이다.
도 24는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 25a 내지 도 33a는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 25b 내지 도 33b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 34는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 35a 내지 도 47a는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 35b 내지 도 47b는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 48 내지 도 55은 본 발명의 기술적 사상에 따른 여러 실시예들을 통해 제조될 수 있는 반도체 장치들을 예시적으로 보여주는 사시도들이다.
도 56 및 도 57는 본 발명의 일 측면을 설명하기 위한 평면도들이다.
도 58 내지 도 62는 본 발명의 변형된 실시예에 따른 반도체 장치의 제조 방법을 보여주는 사시도들이다.
도 63 및 도 64은 도 58 내지 도 62를 참조하여 설명된 실시예에 따른 반도체 장치의 평면도 및 사시도이다.
도 65 및 도 66는 본 발명의 실시예들에 따른 수직 채널 트랜지스터들을 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 장치들을 보다 구체적으로 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 일 측면을 도시하는 도식도(schematic diagram)이다.
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 5a 내지 도 20a는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 5b 내지 도 20b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 21 내지 도 23는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법에서의 일부 특징들을 예시적으로 그리고 보다 명확하게 보여주기 위해 제공되는 사시도들이다.
도 24는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 25a 내지 도 33a는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 25b 내지 도 33b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 34는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 35a 내지 도 47a는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 35b 내지 도 47b는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 48 내지 도 55은 본 발명의 기술적 사상에 따른 여러 실시예들을 통해 제조될 수 있는 반도체 장치들을 예시적으로 보여주는 사시도들이다.
도 56 및 도 57는 본 발명의 일 측면을 설명하기 위한 평면도들이다.
도 58 내지 도 62는 본 발명의 변형된 실시예에 따른 반도체 장치의 제조 방법을 보여주는 사시도들이다.
도 63 및 도 64은 도 58 내지 도 62를 참조하여 설명된 실시예에 따른 반도체 장치의 평면도 및 사시도이다.
도 65 및 도 66는 본 발명의 실시예들에 따른 수직 채널 트랜지스터들을 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 기술적 사상에 따른 반도체 장치의 일 측면을 도식적으로(schematically) 설명하기 위한 회로도이다.
도 1을 참조하면, 메모리 요소(ME; memory element) 및 하부 배선(LW; lower wiring)을 직렬로 연결하는 스위칭 소자(SWE; switching element)가 제공된다. 즉, 상기 스위칭 소자(SWE)의 소오스/드레인 전극들 중의 하나는 상기 메모리 요소(ME)에 전기적으로 연결되고, 상기 스위칭 소자(SWE)의 소오스/드레인 전극들 중의 다른 하나는 하부 배선(LW)에 전기적으로 연결된다. 상기 스위칭 소자(SWE)는 상기 소오스/드레인 전극들 사이의 전기적 연결을 제어하는 제어 전극(또는 게이트 패턴)을 구비할 수 있으며, 상기 제어 전극 또는 상기 게이트 패턴은 상기 하부 배선(LW)을 가로지르는 상부 배선(UW; upper wiring)에 전기적으로 연결된다. 도 1에 도시된 것처럼, 상기 스위칭 소자(SWE)는 엔모스펫(NMOSFET)일 수 있다. 하지만, 변형된 실시예들에 따르면, 상기 스위칭 소자(SWE)는 피모스펫(PMOSFET)일 수 있다.
일부 실시예에 따르면, 상기 메모리 요소(ME)는 디램 메모리 소자를 구성하는 커패시터일 수 있으며, 아래에서는 본 발명의 기술적 사상을 이러한 실시예에 기초하여 예시적으로 설명할 것이다. 하지만, 본 발명의 기술적 사상이 이러한 실시예에 한정되는 것은 아니며, 오히려 알려진 다양한 메모리 장치들을 구현하기 위해 사용될 수 있다. 즉, 상기 메모리 요소(ME)는 커패시터, 강유전체 커패시터, 자기터널접합(MTJ), 가변 저항성 요소 또는 전하저장 기제(mechanism)에 기초한 메모리 요소일 수 있으며, 상기 스위칭 소자(SWE)는 이러한 메모리 요소로의 전기적 연결을 제어하는 스위칭 소자로서 사용될 수 있다.
한편, 본 발명의 실시예들에 따르면, 도 1에 도시된 것처럼, 상기 스위칭 소자(SWE)의 채널 영역은 우회 패턴(BPP; bypass pattern)을 통해 소정의 외부 전압(Vsub)이 공급되는 외부 단자에 전기적으로 연결될 수 있다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 장치들을 보다 구체적으로 설명하기 위한 도면들이다.
도 2a 및 도 2b를 참조하면, 도 1을 참조하여 설명된 상기 스위칭 소자(SWE)는 모오스형 수직 채널 트랜지스터일 수 있다. 즉, 상기 스위칭 소자(SWE)는 소오스/드레인 영역들 및 이들 사이의 채널 영역을 구비하며, 상기 소오스/드레인 영역들 및 상기 채널 영역은, 기판(SUB)의 상부면으로부터 위쪽으로 연장되어, 기둥 모양을 갖는 활성 패턴 내에 형성될 수 있다.
상기 활성 패턴은 반도체 특성을 갖는 물질로 형성될 수 있으며, 상기 기판(SUB) 상의 제 1 영역(R1), 상기 기판(SUB)과 상기 제 1 영역(R1) 사이의 제 2 영역(R2) 및 상기 기판(SUB)과 상기 제 2 영역(R2) 사이의 제 3 영역(R3)을 포함할 수 있다. 즉, 상기 제 3, 제 2 및 제 1 영역들(R3, R2, R1)은 상기 기판(SUB) 상에 차례로 그리고 직접 접촉하면서 배치된다. 상기 제 1 및 제 3 영역들(R1, R3)은 상기 기판(SUB)과 다른 도전형이고, 상기 제 2 영역(R2)은 상기 기판(SUB)과 같은 도전형 또는 진성 반도체일 수 있다. 따라서, 도 2a 및 도 2b에 예시적으로 도시된 것처럼, 상기 기판(SUB)이 피형의 반도체인 경우, 상기 제 1 및 제 3 영역들(R1, R3)은 엔형이고, 상기 제 2 영역(R2)은 피형 또는 진성(intrinsic)일 수 있다. 상기 제 1 및 제 3 영역들(R1, R3)은 상기 소오스/드레인 영역들로 사용되고, 상기 제 2 영역(R2)은 상기 채널 영역으로 사용될 수 있다.
상기 활성 패턴의 주변에는 상기 제 2 영역(R2) 및 제 3 영역(R3)의 측벽들을 각각 마주보는 게이트 패턴(GP) 및 우회 패턴(BPP)이 배치될 수 있다. 이때, 상기 게이트 패턴(GP) 및 상기 우회 패턴(BPP)은 상기 활성 패턴의 측벽으로부터 이격되어 배치됨으로써, 상기 제 2 영역(R2) 및 상기 제 3 영역(R3)과 각각 모스 커패시터들(MOS capacitors)를 구성할 수 있다. 본 발명의 일부 실시예들에 따르면, 상기 게이트 패턴(GP)은 상부 배선(UW)에 오믹하게 연결(Ohmicly connected)되고, 상기 우회 패턴(BPP)은 상기 기판(SUB) 및 상기 제 2 영역(R2)에 오믹하게 연결될 수 있다.
상기 우회 패턴(BPP)과 상기 기판(SUB) 사이의 오믹 연결 그리고 상기 우회 패턴(BPP)과 상기 제 2 영역(R2) 사이의 오믹 연결은 상기 우회 패턴(BPP)을 상기 기판(SUB)과 같은 도전형의 반도체 물질로 형성함으로써 달성될 수 있다. 다른 실시예에 따르면, 상기 오믹 연결을 위해, 상기 우회 패턴(BPP)은 금속 질화물들, 금속 실리사이드들 또는 금속들 중의 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제 2 영역(R2)은 상기 우회 패턴(BPP)에 의해 상기 기판(SUB)에 오믹하게 연결되기 때문에, 도 3에 도시된 것처럼, 상기 스위칭 소자(SWE)의 채널 영역(즉, 상기 제 2 영역(R2))은 상기 우회 패턴(BPP)을 통해 상기 기판(SUB)과 실질적으로 같은 전위를 가질 수 있다. 이에 따라, 트랜지스터의 문턱전압에서의 불안정성을 증가시키고 메모리 반도체 장치의 동적 기준(dynamic reference) 특성에서의 열화를 가져오는, 플로팅 바디 효과(floating body effect)는 유효하게 예방될 수 있다.
한편, 상기 게이트 패턴(GP)의 아래에는, 상기 게이트 패턴(GP)과 상기 기판(SUB) 사이의 수직적 분리 또는 상기 게이트 패턴(GP)의 구조적 지지를 위한, 게이트 지지 패턴(GSP; gate supporting pattern)이 더 배치될 수 있다. 일부 실시예들에 따르면, 상기 게이트 지지 패턴(GSP)은 상기 기판(SUB)에 접속하는 도전성 물질일 수 있으며, 도 2a에 도시된 것처럼, 상기 우회 패턴(BPP)의 일부분과 동일한 물질로 형성될 수 있다. 다른 실시예에 따르면, 상기 게이트 지지 패턴(GSP)은 절연성 물질로 형성될 수 있다.
메모리 반도체 장치를 위한 본 발명의 일부 실시예들에 따르면, 도 2a 및 도 2b에 도시된 것처럼, 상기 제 1 영역(R1)에는 도 1을 참조하여 설명된 상기 메모리 요소(ME)가 접속하고, 상기 제 3 영역(R3)에는 도 1을 참조하여 설명된 상기 하부 배선(LW)이 접속할 수 있다. 상기 하부 배선(LW)은 상기 상부 배선(UW)을 가로지르도록 배치될 수 있으며, 상기 활성 패턴 및 상기 우회 패턴(BPP)을 가로지를 수 있다.
[제조 방법- 제 1 실시예]
도 4는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 5a 내지 도 20a는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 5b 내지 도 20b는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 기판(SUB)을 패터닝하여 제 1 트렌치들(TRC1)을 형성한 후(S11), 상기 제 1 트렌치들(TRC1) 내에 하부 우회막(LBL; lower bypass layer)을 형성한다(S12).
상기 제 1 트렌치들(TRC1)은 제 1 방향(이하, x 방향)에 평행하게 형성될 수 있다. 이 단계(S11)는 도 5a 및 도 5b에 도시된 것처럼 상기 x 방향에 평행한 장축을 갖는 제 1 마스크 패턴들(MK1)을 형성한 후, 이를 식각 마스크로 사용하여 상기 기판(SUB)을 식각하는 단계를 포함할 수 있다.
상기 하부 우회막(LBL)은, 도 6a 및 도 6b에 도시된 것처럼, 상기 제 1 트렌치(TRC1)의 바닥에서는 상기 기판(SUB)에 직접 연결되고 상기 제 1 트렌치(TRC1)의 측벽으로부터는 이격되도록 형성될 수 있다. 이를 위해, 상기 하부 우회막(LBL)과 상기 제 1 트렌치(TRC1)의 측벽들 사이에는 절연성 물질로 형성되는 제 1 스페이서(SP1)가 더 형성될 수 있다. 보다 구체적으로, 이 단계(S12)는 상기 제 1 트렌치(TRC1)의 측벽에 상기 제 1 트렌치(TRC1)의 바닥면을 노출시키는 상기 제 1 스페이서(SP1)를 형성한 후, 그 결과물 상에, 상기 제 1 트렌치(TRC1)를 채우는 상기 하부 우회막(LBL)을 형성하는 단계를 포함할 수 있다.
상기 하부 우회막(LBL)은 상기 기판(SUB)에 오믹하게 연결될 수 있는 도전성 물질로 형성될 수 있다. 예를 들면, 상기 하부 우회막(LBL)은 상기 기판(SUB)과 같은 도전형을 갖는 반도체 물질일 수 있다. 이에 더하여, 일부 실시예들에 따르면, 상기 하부 우회막(LBL)은 상기 기판(SUB)보다 낮은 비저항을 갖는 물질로 형성될 수 있다. 예를 들면, 상기 하부 우회막(LBL)은 상기 기판(SUB)과 같은 도전형을 가지면서 상기 기판(SUB)보다 더 높은 불순물 농도를 갖는 반도체 물질이거나, (금속 질화물과 같은) 장벽 금속막(barrier metal layer) 또는 (금속 또는 금속 실리사이드와 같은) 금속성 물질들 중의 적어도 하나를 포함할 수 있다.
일부 실시예에 따르면, 상기 하부 우회막(LBL)을 형성하는 단계는 적어도 두번의 구분되는 막-형성 단계들을 포함할 수 있다. 예를 들면, 도 6a 및 도 6b에 도시된 것처럼, 상기 하부 우회막(LBL)은 상기 제 1 트렌치(TRC1)의 하부 영역 및 상부 영역을 차례로 채우는 제 1 하부 우회막(LBL1) 및 제 2 하부 우회막(LBL2)을 포함할 수 있다. 일부 실시예에 따르면, 상기 제 1 하부 우회막(LBL1)은 상기 제 1 스페이서(SP1)에 의해 노출된 상기 제 1 트렌치(TRC1)의 바닥면을 씨드로 사용하여 결정 성장되는 에피택시얼막이고, 상기 제 2 하부 우회막(LBL2)은 증착 공정을 사용하여 형성되는 증착막일 수 있다. 상기 제 2 하부 우회막(LBL2)이 형성될 경우, 그 결과물의 평탄도가 개선되어 후속 공정의 진행이 용이할 수 있다. 하지만, 다른 변형된 실시예들에 따르면 상기 제 2 하부 우회막(LBL2)을 형성하는 단계는 생략될 수 있다. 즉, 상기 하부 우회막(LBL)은 한번의 막 형성 단계를 통해 형성되는 에피택시얼막 또는 증착막일 수도 있다.
다시 도 4를 참조하면, 상기 제 1 트렌치(TRC1)의 상부 영역에 게이트막(GL; gate layer)을 형성한다(S13). 이 단계(S13)는 상기 하부 우회막(LBL) 및 상기 제 1 스페이서(SP1)를 식각하여 상기 제 1 트렌치(TRC1)의 상부 측벽을 다시 노출시킨 후, 도 7a 및 도 7b에 도시된 것처럼, 그 결과물 상에 게이트 절연막(GI; gate insulator) 및 상기 게이트막(GL)을 차례로 형성하는 단계를 포함할 수 있다.
상기 제 1 트렌치(TRC1)의 상부 측벽을 노출시키는 단계는 상기 하부 우회막(LBL)을 전면 식각하여 상기 제 1 스페이서(SP1)의 내측벽을 노출시킨 후, 상기 제 1 스페이서(SP1)의 노출된 부분을 제거하는 단계를 포함할 수 있다. 상기 하부 우회막(LBL)을 전면식각하는 단계는, 상기 제 1 스페이서(SP1)에 대해 식각 선택성을 갖는, 등방성 또는 이방성 식각의 방법을 사용하여 실시될 수 있다. 이러한 식각 단계는 상기 하부 우회막(LBL)의 상부면이 상기 제 1 마스크 패턴(MK1)의 바닥면보다 낮아지도록 실시될 수 있다. 이에 따라, 상술한 것처럼, 상기 제 1 스페이서(SP1)의 내측벽은 상기 제 1 트렌치(TRC1)의 상부 영역에서 다시 노출될 수 있다. 상기 제 1 스페이서(SP1)를 제거하는 단계는, 상기 기판(SUB) 및 상기 하부 우회막(LBL)에 대해 식각 선택성을 갖는, 등방성 또는 이방성 식각의 방법을 사용하여 실시될 수 있다.
상기 게이트 절연막(GI)은, 상기 제 1 스페이서(SP1)가 제거됨으로써 노출되는, 상기 제 1 트렌치(TRC1)의 상부 내벽 상에 형성될 수 있다. 이에 더하여, 상기 게이트 절연막(GI)은 상기 하부 우회막(LBL)의 상부면에도 형성될 수 있다. 결과적으로, 상기 게이트 절연막(GI)은 상기 하부 우회막(LBL) 및 상기 게이트막(GL) 사이에 개재될 수도 있다. 상기 게이트 절연막(GI)을 형성하는 단계는 상기 기판(SUB) 및/또는 상기 하부 우회막(LBL)의 노출된 표면을 열산화시키는 방법을 통해 형성될 수 있다. 예를 들어, 상기 기판(SUB) 및/또는 상기 하부 우회막(LBL)이 실리콘인 경우, 상기 게이트 절연막(GI)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 하지만, 변형된 실시예에 따르면, 상기 게이트 절연막(GI)은 화학기상증착 또는 원자층증착 기술을 사용하여 형성되는 박막일 수 있으며, 그 종류는 실리콘 산화막 또는 실리콘산화막보다 높은 유전률을 갖는 고유전막들 중의 한가지일 수 있다.
상기 게이트막(GL)은 도전성 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 게이트막(GL)은 도핑된 실리콘막, 금속 질화물들 또는 금속물질들 중의 적어도 하나를 포함할 수 있다. 상기 게이트막(GL)은 상기 게이트 절연막(GI)이 형성된 상기 제 1 트렌치(TRC1)를 채우도록 형성될 수 있으며, 그 형성 방법은 화학적기상증착 기술 또는 물리적기상증착 기술들 중의 하나일 수 있다. 이 경우, 상기 게이트막(GL)은 상기 제 1 마스크 패턴(MK1) 상에 잔존할 수 있다. 본 발명의 변형된 실시예들에 따르면, 상기 게이트막(GL)을 형성한 후, 상기 제 1 마스크 패턴(MK1) 또는 상기 기판(SUB)의 상부면이 노출되도록 상기 게이트막(GL) 및/또는 상기 제 1 마스크 패턴(MK1)을 전면식각하는 단계가 더 실시될 수 있다.
다시 도 4를 참조하면, 상기 기판(SUB)을 다시 패터닝하여 상기 제 1 트렌치들(TRC1)을 가로지르는 제 2 트렌치들(TRC2)을 형성한다(S14). 상기 제 2 트렌치들(TRC2)이 상기 제 1 트렌치들(TRC1)을 가로지르기 때문에, 도 22에 도시된 것처럼, 상기 제 1 및 제 2 트렌치들(TRC1, TRC2)은 상기 기판(SUB) 상에 2차원적으로 배열되는 활성 패턴들(ACT)의 측벽들을 정의한다. 또한, 상기 활성 패턴들(ACT)은 두번의 패터닝 공정들을 통해 형성되기 때문에, 상기 기판(SUB)의 상부면에 평면에 투영되는 상기 활성 패턴(ACT)의 단면은 실질적으로 사각형일 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 제 2 트렌치들(TRC2)을 형성하는 단계(S14)는, 도 8a 및 도 8b에 도시된 것처럼 상기 제 1 트렌치들(TRC1)을 가로지르는 예비 트렌치들(TRC2p)을 형성하고, 도 9a 및 도 9b에 도시된 것처럼 상기 예비 트렌치들(TRC2p)의 내측벽에 제 2 스페이서들(SP2)을 형성한 후, 도 10a 및 도 10b에 도시된 것처럼 상기 예비 트렌치들(TRC2p)을 아래쪽으로 연장함으로써 제 2 트렌치들(TRC2)을 형성하는 단계를 포함할 수 있다.
보다 구체적으로, 도 8a 및 도 8b를 참조하면, 상기 예비 트렌치들(TRC2p)을 형성하는 단계는 상기 게이트막(GL)이 형성된 결과물 상에 상기 제 1 트렌치들(TRC1)을 가로지르는 장축을 갖는 제 2 마스크 패턴들(MK2)을 형성한 후, 이를 식각 마스크로 사용하여 상기 기판(SUB) 및 상기 게이트막(GL)을 패터닝하는 단계를 포함할 수 있다. 이에 따라, 도 21에 도시된 것처럼, 상기 게이트막(GL)은, 상기 예비 트렌치들(TRC2p)에 의해 수평적으로 분리되어, 상기 제 1 트렌치들(TRC1) 내에 배치된 상기 하부 우회막(LBL)을 가로지른다. 이에 더하여, 이 단계 동안, 상기 제 1 마스크 패턴들(MK1) 및 상기 게이트 절연막(GI)도 함께 식각될 수 있다. 즉, 상기 제 1 마스크 패턴들(MK1) 및 상기 게이트 절연막(GI)은 상기 예비 트렌치들(TRC2p)에 의해 분리되어, 상기 활성 패턴들(ACT)과 마찬가지로 상기 기판(SUB) 상에 2차원적으로 배열될 수 있다. 일부 실시예들에 따르면, 상기 예비 트렌치들(TRC2p)의 바닥면들은 상기 게이트막(GL)의 하부면보다 낮을 수 있다.
도 9a 및 도 9b를 참조하면, 상기 예비 트렌치(TRC2p)의 측벽에 상기 제 2 스페이서들(SP2)을 형성한다. 상기 제 2 스페이서들(SP2)은 상기 예비 트렌치(TRC2p)와 마찬가지로 상기 제 1 트렌치들(TRC1)을 가로지르면서 상기 예비 트렌치(TRC2p)의 바닥면을 노출시킬 수 있다. 일부 실시예들에 따르면, 상기 제 2 스페이서(SP2)는, 실리콘 산화물에 대해 식각 선택성을 갖는 물질들 중의 하나(예를 들면, 실리콘 질화물)로 형성되는, 마스크 스페이서(SP2b)를 포함할 수 있다. 이에 더하여, 상기 제 2 스페이서(SP2)는 상기 마스크 스페이서(SP2b)와 상기 예비 트렌치들(TRC2p) 사이에 개재되는 버퍼 스페이서(SP2a)를 더 포함할 수 있다. 상기 버퍼 스페이서(SP2a)는 실리콘 산화물로 형성될 수 있으며, 수평적으로 연장되어 상기 마스크 스페이서(SP2b)의 아래에 배치되는 부분을 포함하는 'L'자형 스페이서일 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제 2 마스크 패턴(MK2) 및 상기 제 2 스페이서(SP2)를 식각 마스크로 사용하여 상기 예비 트렌치(TRC2p)의 노출된 바닥면을 식각한다. 이에 따라, 상기 예비 트렌치(TRC2p)보다 좁은 폭을 갖는 상기 제 2 트렌치들(TRC2)이 형성된다.
일부 실시예들에 따르면, 도 10a의 단면 D-D에 도시된 것처럼, 상기 제 2 트렌치(TRC2)의 바닥면은 상기 하부 우회막(LBL)의 바닥면보다 낮을 수 있다. 이 경우, 상기 하부 우회막(LBL)은 상기 제 2 트렌치들(TRC2)에 의해 수평적으로 분리되어, 도 22에 도시된 것처럼, 상기 제 1 트렌치들(TRC1) 내에 2차원적으로 배열되는 하부 우회 패턴들(LBP)이 형성될 수 있다. 하지만, 본 발명의 변형된 실시예들에 따르면, 상기 제 2 트렌치(TRC2)의 바닥면은 상기 하부 우회막(LBL)의 바닥면보다 위쪽에 위치함으로써, 상기 하부 우회막(LBL)은 상기 제 2 트렌치들(TRC2)에 의해 완전하게 분리되지 않을 수 있다. 이러한 변형된 실시예들에 대한 설명은 기술(description)의 간결함을 위해 생략한다.
다시 도 4를 참조하면, 상기 제 2 트렌치(TRC2)의 하부 영역에서 상기 활성 패턴(ACT)의 측벽에 접촉하는 하부 배선들(LW)을 형성한다(S15). 이 단계(S15)는 상기 제 2 트렌치(TRC2)의 하부 영역을 채우는 하부 절연 패턴(LIP)을 형성하고, 상기 하부 절연 패턴(LIP)을 패터닝하여 상기 제 1 트렌치들(TRC1)을 가로지르는 도랑들(DCH) 및 상기 활성 패턴들(ACT)의 측벽들을 노출시키는 언더컷 영역들(UCR)을 형성한 후, 상기 도랑들(DCH) 및 상기 언더컷 영역들(UCR)을 채우는 상기 하부 배선들(LW)을 형성하는 단계를 포함할 수 있다. 도 23는 상기 도랑들(DCH), 상기 언더컷 영역들(UCR), 및 상기 하부 배선들(LW)의 배치 및 모양들을 예시적으로 도시하는 분해 사시도이다.
보다 구체적으로, 일부 실시예들에 따르면, 상기 하부 절연 패턴(LIP)은 상기 제 2 트렌치(TRC2)에 의해 노출되는 상기 활성 패턴들(ACT)의 측벽들 및 상기 하부 우회 패턴들(LBP)의 측벽들을 열산화시킴으로써 형성될 수 있다. 이 경우, 도 11a 및 도 11b에 도시된 것처럼, 상기 활성 패턴(ACT)을 구성하는 원자들이 산화되어 상기 하부 절연 패턴(LIP)을 형성하기 때문에, 상기 하부 절연 패턴(LIP)의 폭은 상기 제 2 스페이서들(SP2) 사이의 간격보다 넓을 수 있다. 즉, 상기 하부 절연 패턴(LIP)은 상기 제 2 스페이서(SP2)의 아래에도 형성될 수 있다. 일부 실시예들에 따르면, 상기 하부 절연 패턴(LIP)은 도 11a 및 도 11b에 도시된 것(즉, 상기 예비 트렌치(TRC2p)의 폭)보다 넓은 폭을 갖도록 형성될 수도 있다. 변형된 실시예에 따르면, 상기 하부 절연 패턴(LIP)은 상술한 열산화 공정에 더하여 추가적으로 실시되는 증착 공정을 통해 완성될 수도 있다.
상기 도랑들(DCH)은 상기 제 2 스페이서들(SP2)을 식각 마스크로 사용하여 상기 하부 절연 패턴(LIP)의 상부면을 이방성 식각함으로써 형성될 수 있다. 이에 따라, 도 12a 및 도 12b에 도시된 것처럼, 상기 도랑(DCH)은 상기 제 2 트렌치(TRC2) 내에서 상기 활성 패턴들(ACT)의 측벽들로부터 이격되어 형성된다. 즉, 상기 제 2 스페이서(SP2)의 아래에는 상기 이방성 식각 단계에서 식각되지 않은 상기 하부 절연 패턴(LIP)의 부분이 잔존할 수 있으며, 상기 도랑(DCH)과 이에 인접하는 상기 활성 패턴들(ACT)은 상기 하부 절연 패턴(LIP)의 상기 잔존 부분에 의해 분리될 수 있다.
상기 언더컷 영역들(UCR)은 도 13a 및 도 13b에 도시된 것처럼 제 3 마스크 패턴(MK3)을 형성한 후, 도 14a 및 도 14b에 도시된 것처럼 상기 제 3 마스크 패턴(MK3)을 마스크로 사용하여 상기 하부 절연 패턴(LIP)을 패터닝하는 단계를 통해 형성될 수 있다. 보다 구체적으로, 상기 제 3 마스크 패턴(MK3)은 상기 도랑들(DCH)의 일부분을 노출시키는 홀 모양의 접합 정의 영역들(JDR; junction defining region)을 정의하도록 형성될 수 있다. 본 발명의 일부 실시예들에 따르면, 상기 제 3 마스크 패턴(MK3)은 사진 공정을 통해 형성되는 포토레지스트 패턴일 수 있다. 상기 언더컷 영역들(UCR)은 상기 접합 정의 영역들(JDR)에 의해 노출되는 상기 도랑들(DCH)을 등방적으로 확장함으로써 형성되며, 상기 접합 정의 영역들(JDR)에 인접하는 활성 패턴들(ACT)의 측벽들을 노출시킨다. 이러한 등방적 확장의 결과로서, 도 14a의 단면 C-C에 예시적으로 도시된 것처럼, 상기 언더컷 영역(UCR)은 상기 도랑(DCH)보다 낮은 바닥면을 갖도록 형성될 수 있다.
상기 접합 정의 영역들(JDR) 및 상기 언더컷 영역들(UCR)은 상기 기판(SUB) 상에 2차원적으로 형성될 수 있다. 본 발명의 일 측면에 따르면, 이들의 중심점들은 상기 제 2 트렌치(TRC2)에 포함되지만 상기 제 1 트렌치들(TRC1)에 포함되지 않는 영역들 내부에 위치할 수 있다. 즉, 상기 접합 정의 영역들(JDR) 및 상기 언더컷 영역들(UCR)의 중심점들은, 상기 제 2 트렌치들(TRC2)에 의해 새롭게 형성되는, 상기 기판(SUB)의 리세스 영역들 내에 위치할 수 있다. 하지만, 변형된 실시예들에 따르면, (상기 중심점에서 벗어난) 상기 접합 정의 영역(JDR) 또는 상기 언더컷 영역(UCR)의 다른 부분은 상기 제 1 트렌치(TRC1)에 포함되는 영역까지 확장될 수 있다. 즉, 상기 제 2 트렌치(TRC2)의 장축 방향(이하, y 방향)을 따라 측정되는, 상기 접합 정의 영역(JDR) 또는 상기 언더컷 영역(UCR)의 폭은 상기 활성 패턴(ACT)의 폭보다 클 수 있다.
이에 더하여, 상기 제 2 트렌치들(TRC2) 중의 하나의 내부에서 y 방향을 따라 측정되는, 상기 접합 정의 영역들(JDR) 사이의 거리 또는 상기 언더컷 영역들(UCR) 사이의 거리는 상기 활성 패턴(ACT)의 피치(pitch)(즉, 폭 및 간격의 합)보다 클 수 있다. 예를 들면, 상기 제 2 트렌치들(TRC2) 중의 하나의 내부에서 상기 언더컷 영역들(UCR)의 중심점들 사이의 거리는 상기 활성 패턴(ACT)의 피치의 두배일 수 있다. 이 경우, 상기 제 2 트렌치들(TRC2) 중의 하나의 내부에서, 상기 언더컷 영역들(UCR)은 짝수번째의 활성 패턴들(ACT) 사이에 국소적으로 형성되고 홀수번째 활성 패턴들(ACT) 사이에는 형성되지 않을 수 있다.
한편, 한 쌍의 인접하는 제 2 트렌치들(TRC2)을 고려할 경우, 이들 중의 하나의 내부에 배치되는 언더컷 영역들(UCR)은 짝수번째의 활성 패턴들(ACT)의 측벽들을 노출시키고, 다른 하나의 내부에 배치되는 언더컷 영역들(UCR)은 홀수번째의 활성 패턴들(ACT)의 측벽들을 노출시키도록 형성된다. 결과적으로, 상기 접합 정의 영역들(JDR) 또는 상기 언더컷 영역들(UCR)의 수는 대략 상기 활성 패턴들(ACT)의 수의 절반일 수 있다.
도 15a 및 도 15b에 도시된 것처럼, 상기 하부 배선(LW)을 형성하기 전에, 상기 언더컷 영역들(UCR)을 통해, 이에 인접하는 상기 활성 패턴들(ACT)의 하부 영역들을 상기 기판(SUB)과 다른 도전형의 불순물들로 도핑하는 단계가 더 실시될 수 있다. 상기 도핑 단계의 결과로서, 상기 활성 패턴들(ACT)의 하부 영역들에는, 하부 불순물 영역들(LIR; lower impurity region)이 형성될 수 있다.
본 발명의 일부 실시예들에 따르면, 상기 하부 불순물 영역들(LIR)은 상기 언더컷 영역(UCR)에 인접하는 상기 활성 영역의 일 측벽으로부터 이를 마주보는 측벽까지 수평적으로 확장될 수 있다. 이에 따라, 상기 하부 불순물 영역(LIR), 그리고 그것의 상부 및 하부에 위치하는 상기 활성 영역의 상부 및 하부 영역들은 피엔피 구조 또는 엔피엔 구조를 형성할 수 있다. 즉, 상기 활성 패턴(ACT)의 상부 영역은 상기 하부 불순물 영역(LIR)에 의해 상기 기판(SUB) 또는 상기 활성 패턴(ACT)의 하부 영역으로부터 전기적으로 분리될 수 있다. 상기 하부 불순물 영역들(LIR)은 도 1을 참조하여 설명된 상기 제 3 영역(R3)을 구성할 수 있다.
또한, 상기 하부 불순물 영역들(LIR)은 상기 언더컷 영역(UCR)으로부터 상기 게이트막(GL)의 하부면 근방까지 수직적으로 확장될 수 있다. 한편, 상기 활성 패턴(ACT)의 내부에서 상기 불순물들의 확산이 등방적으로 이루어질 경우, 도 15a에 도시된 것처럼 상기 하부 불순물 영역(LIR)은 라운드된 단면 도핑 프로파일을 가질 수 있다. 즉, 상기 활성 패턴(ACT)의 상부면으로부터 상기 하부 불순물 영역(LIR)까지의 거리는 상기 언더컷 영역(UCR)에 인접하는 측벽에서보다 이를 마주보는 측벽에서 더 길수 있다.
상기 하부 배선들(LW)은 상기 도랑들(DCH) 및 상기 언더컷 영역들(UCR)을 채우도록 형성될 수 있다. 그 결과, 상기 하부 배선들(LW)은 상기 언더컷 영역들(UCR)을 통해 상기 활성 패턴들(ACT) 또는 상기 하부 불순물 영역들(LIR)에 접속할 수 있다. 상기 하부 배선들(LW)은 금속막과 같은 도전성 물질을 포함하도록 형성될 수 있다. 예를 들면, 상기 하부 배선(LW)은 상기 하부 불순물 영역(LIR)과의 오믹 접촉을 위한 적어도 하나의 장벽 금속막(barrier metal layer) 및 금속막을 포함할 수 있다.
다시 도 4를 참조하면, 상기 하부 우회 패턴들(LBP) 중의 일부의 상부에 상부 우회 패턴들(UBP; upper bypass pattern)을 형성한 후(S16), 상기 상부 우회 패턴들(UBP)의 상부에 플러그 절연 패턴들(PIP)을 형성한다(S17).
상기 상부 우회 패턴들(UBP)은 상기 게이트막(GL)을 패터닝하여 상기 제 1 트렌치들(TRC1) 내에 홀들을 형성하고, 상기 홀들을 채우는 상부 우회막을 형성한 후, 상기 홀들의 상부 측벽이 노출될 때까지 상기 상부 우회막을 식각하는 단계를 통해 형성될 수 있다. 상기 홀들은 그것의 아래에 위치하는 상기 하부 우회 패턴(LBP)의 상부면 및 그것에 인접하는 상기 활성 패턴(ACT)의 측벽을 노출시키도록 형성된다. 이에 따라, 도 16a 및 도 16b에 도시된 것처럼, 상기 상부 우회막 또는 상기 상부 우회 패턴들(UBP)은 상기 활성 패턴(ACT)의 노출된 측벽 및 상기 하부 우회 패턴(LBP)의 상부면에 직접 접촉한다.
상기 플러그 절연 패턴들(PIP)은, 도 17a 및 도 17b에 도시된 것처럼, 상기 상부 우회 패턴(UBP)이 형성된 상기 홀들을 채우도록 형성될 수 있다. 상기 플러그 절연 패턴(PIP)을 형성하는 단계는 상기 홀들을 채우는 플러그 절연막을 형성한 후, 상기 플러그 절연막을 평탄화 식각하는 단계를 포함할 수 있다. 상기 평탄화 식각의 결과로서, 도시된 것처럼, 상기 게이트 패턴들(GP)의 상부면이 노출될 수 있지만, 본 발명의 기술적 사상이 이러한 실시예에 한정되는 것은 아니다.
한편, 상기 상부 우회 패턴(UBP)을 형성하기 전에, 상기 하부 배선들(LW)이 형성된 상기 제 2 트렌치들(TRC2)을 채우는 상부 절연 패턴들(UIP)이 더 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 플러그 절연 패턴(PIP) 및 상기 상부 절연 패턴(UIP)은 실리콘 산화막일 수 있다. 또한, 이 단계들(S16, S17) 동안, 상기 게이트막(GL)은 상기 홀들 또는 상기 플러그 절연 패턴들(PIP)에 의해 y 방향을 따라 분리됨으로써 상기 게이트 패턴들(GP)을 형성할 수 있다.
상기 상부 우회 패턴들(UBP) 또는 상기 플러그 절연 패턴들(PIP)의 중심점들은 상기 제 1 트렌치들(TRC1)에 포함되면서 상기 제 2 트렌치들(TRC2)에 포함되지 않는 영역들 내부에 위치할 수 있다. 보다 구체적으로, y 방향을 따라 측정되는, 상기 플러그 절연 패턴들(PIP)의 중심점들 사이의 거리는 상기 활성 패턴(ACT)의 피치의 두배일 수 있다. 즉, 동일한 x 좌표를 가지면서 y 방향을 따라 배열되는 상기 활성 패턴들(ACT)(이하, 제 1 그룹) 사이에 형성되는 공간들 중에서, 홀수번째 것들에는 상기 상부 우회 패턴들(UBP) 및 상기 플러그 절연 패턴들(PIP)이 배치되고, 짝수번째 것들에는 상기 게이트 패턴들(GP)이 잔존한다.
한편, 동일한 x 좌표를 가지면서 y 방향을 따라 배열되면서, 상기 제 1 그룹에 인접하는 상기 활성 패턴들(ACT)은 제 2 그룹을 구성할 수 있다. 이 경우, 상기 제 2 그룹의 상기 활성 패턴들(ACT) 사이에 형성되는 공간들 중에서, 홀수번째 것들에는 상기 게이트 패턴들(GP)이 잔존하고 짝수번째 것들에는 상기 상부 우회 패턴들(UBP) 및 상기 플러그 절연 패턴들(PIP)이 배치될 수 있다. 즉, 상기 상부 우회 패턴들(UBP) 및 상기 게이트 패턴들(GP)은 모두 체크 보드 모양의 배열을 구성하도록 배치되되, 이들은 서로 겹치지 않도록 배치된다. 도 16b 또는 도 17b는 상기 상부 우회 패턴들(UBP) 및 상기 플러그 절연 패턴들(PIP)과 상기 게이트 패턴들(GP) 사이의 이러한 상대적 배치를 예시적으로 도시한다.
다시 도 4를 참조하면, 상기 게이트 패턴들(GP)에 접속하는 상부 배선들(UW; upper wiring)을 형성한다(S18). 상기 상부 배선들(UW)은 상기 하부 배선들(LW) 또는 상기 제 2 트렌치들(TRC2)을 가로지르면서 상기 게이트 패턴들(GP)을 연결하도록 형성될 수 있다.
보다 구체적으로, 상기 상부 배선들(UW)은 도 18a 및 도 18b에 도시된 것처럼 상기 플러그 절연 패턴들(PIP)이 형성된 결과물 상에 상부 도전막(UCL; upper conductive layer) 및 캐핑막(CPL; capping layer)을 차례로 형성한 후, 도 19a 및 도 19b에 도시된 것처럼 이를 패터닝하여 차례로 적층된 상기 상부 배선(UW) 및 제 4 마스크 패턴(MK4)을 형성하는 단계를 포함할 수 있다. 상기 상부 도전막(UCL)은 금속 물질들, 금속 질화물들 또는 실리사이드 물질들 중의 적어도 하나를 포함할 수 있다. 상기 캐핑막(CPL) 또는 상기 제 4 마스크 패턴(MK4)은 상기 상부 도전막(UCL)을 패터닝하는 단계에서 식각 마스크로 사용될 수 있는 물질(예를 들면, 실리콘 질화물)로 형성될 수 있다.
일부 실시예들에 따르면, 상기 상부 배선(UW)은 상기 활성 패턴(ACT)보다 작은 폭을 갖도록 형성될 수 있다. 이에 따라, 상기 제 4 마스크 패턴(MK4) 양측에서, 상기 게이트 패턴(GP)의 상부면은 리세스되어 상기 활성 패턴(ACT)의 상부면보다 낮아질 수 있다. 이에 따라, 상기 게이트 패턴(GP)의 상기 활성 패턴(ACT)의 상부로 연장된 부분은 제거될 수 있다. 이에 더하여, 상기 상부 배선(UW)을 형성하는 동안, 상기 제 1 마스크 패턴(MK1)이 제거되어 상기 활성 패턴(ACT)의 상부면이 노출될 수 있다.
본 발명의 실시예들에 따르면, 상기 상부 배선(UW)을 형성한 후, 도 19a 및 도 19b에 도시된 것처럼 상기 활성 패턴(ACT)의 상부 영역을 상기 기판(SUB)과 다른 도전형을 갖는 불순물들로 도핑함으로써 상부 불순물 영역들(UIR)을 형성할 수 있다. 상기 상부 불순물 영역들(UIR)은 상기 제 4 마스크 패턴(MK4)을 이온 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다.
상기 상부 불순물 영역들(UIR)은 도 1을 참조하여 설명된 상기 제 1 영역(R1)을 구성할 수 있고, 상기 상부 불순물 영역(UIR)과 상기 하부 불순물 영역(LIR) 사이에 위치하는, 상기 활성 패턴(ACT)의 일부분은 도 1을 참조하여 설명된 상기 제 2 영역(R2)을 구성한다. 본 발명의 실시예들에 따르면, 상기 상부 우회 패턴(UBP)은 상기 제 2 영역(R2)에서 상기 활성 패턴(ACT)의 측벽에 접촉할 수 있다. 상기 상부 우회 패턴(UBP)의 상부면은 도 19b에 도시된 것처럼 상기 제 1 및 제 2 영역들(R1, R2) 사이의 경계면보다 낮게 형성될 수 있다.
다시 도 4를 참조하면, 상기 상부 불순물 영역들(UIR)에 접속하는 메모리 요소들(ME)을 형성한다(S19). 이 단계는 상기 제 4 마스크 패턴(MK4) 및 상기 상부 배선(UW)의 측벽을 덮는 제 3 스페이서(SP3)를 형성한 후, 상기 상부 불순물 영역들(UIR)에 접속하는 플러그들(PLG) 및 상기 플러그들(PLG)에 접속하는 상기 메모리 요소들(ME)을 형성하는 단계를 포함할 수 있다.
도 20a 및 도 20b에 도시된 것처럼, 상기 메모리 요소(ME)는 상기 플러그(PLG)를 통해 상기 상부 불순물 영역(UIR)에 접속하는 커패시터 하부 전극(CLE) 및 상기 커패시터 하부 전극(CLE)을 마주보는 커패시터 상부 전극(CUE)을 포함하는 커패시터일 수 있다. 하지만, 변형된 실시예들에 따르면, 상기 메모리 요소(ME)는 커패시터, 강유전체 커패시터, 자기터널접합(MTJ), 가변 저항성 요소 또는 전하저장 기제(mechanism)에 기초한 메모리 요소일 수 있다. 또다른 변형된 실시예들에 따르면, 상기 상부 불순물 영역들(UIR)은 상기 제 3 스페이서(SP3)를 형성한 후에 형성될 수 있다.
본 발명의 실시예들에 따르면, 도 62에 도시된 것처럼, 상기 플러그들(PLG) 각각은 상기 활성 패턴들(ACT) 각각의 상부에 하나씩 형성될 수 있다. 즉, 상기 플러그들(PLG) 또는 상기 메모리 요소들(ME)의 수는, 동일한 면적 내에 포함되는, 상기 활성 패턴들(ACT)의 수와 동일할 수 있다. 하지만, 도면에서의 복잡성을 피하기 위해, 도 20b에서, 상기 플러그들(PLG) 또는 상기 메모리 요소들(ME)의 일부는 생략되었다.
[제조 방법- 제 2 실시예]
도 24는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 25a 내지 도 33a는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 25b 내지 도 33b는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4와 도 24을 비교하면, 희생막을 이용하는 다마신 공정을 통해 게이트 패턴들을 형성한다는 점에서, 이 실시예는 상술한 제 1 실시예와 다르다. 이러한 차이에 의해 유발되는 제조 방법에서의 차이를 제외하면, 이 실시예는 상술한 제 1 실시예의 제조 방법에 기초하여 또는 이를 변형하여 실시될 수 있다. 따라서, 설명의 간결함을 위해, 상술한 제 1 실시예와 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 24를 참조하면, 기판(SUB)을 패터닝하여 x 방향의 장축을 갖는 제 1 트렌치들(TRC1)를 형성한 후(S21), 상기 제 1 트렌치들(TRC1)의 하부 영역들을 채우는 하부 우회막(LBL)을 형성한다(S22). 상기 제 1 트렌치들(TRC1) 및 상기 하부 우회막(LBL)은 도 5a 내지 도 7a를 참조하여 설명된 제 1 실시예와 실질적으로 동일한 방법을 사용하여 형성될 수 있다. 이에 따라, 상기 기판(SUB)의 상부에는 상기 제 1 트렌치들(TRC1)을 정의하는 제 1 마스크 패턴들(MK1)이 형성되고, 상기 제 1 트렌치(TRC1)와 상기 하부 우회막(LBL)의 측벽들 사이에는 제 1 스페이서들(SP1)이 형성될 수 있다.
이어서, 도 25a 및 도 25b에 도시된 것처럼, 상기 제 1 트렌치들(TRC1)의 상부 영역들을 채우는 희생막(SCL)을 형성한다(S23). 상기 희생막(SCL)은 절연성 물질들 중의 하나로 형성될 수 있다. 예를 들면, 상기 희생막(SCL)은 실리콘 산화막 또는 실리콘 질화막일 수 있다. 일부 실시예에 따르면, 상기 희생막(SCL)을 형성하기 전에, 상기 제 1 트렌치(TRC1)의 측벽을 덮는 열산화막을 형성하는 단계가 더 실시될 수 있다. 이 경우, 상기 열산화막이 상기 희생막(SCL)과 상기 제 1 트렌치(TRC1) 사이에 개재될 수 있다. 하지만, 다른 실시예들에 따르면, 상기 열산화막을 형성하는 단계는 생략될 수 있다.
이어서, 상기 제 1 트렌치들(TRC1)을 가로지르는 장축을 갖는 제 2 마스크 패턴들(MK2)을 형성한 후, 이를 식각 마스크로 사용하여 상기 희생막(SCL), 상기 기판(SUB) 및 상기 하부 우회막(LBL)을 패터닝한다. 이에 따라, 도 27a 및 도 27b에 도시된 것처럼, 희생 패턴(SCP), 활성 패턴들(ACT) 및 하부 우회 패턴들(LBP)을 정의하는 제 2 트렌치들(TRC2)가 형성된다(S24). 구체적으로, 이 단계(S24)는 도 26a 및 도 26b에 도시된 것처럼 예비 트렌치들(TRC2p)을 형성하고, 도 27a 및 도 27b에 도시된 것처럼 상기 예비 트렌치들(TRC2p)의 측벽에 제 2 스페이서들(SP2)을 형성하는 단계를 더 포함할 수 있다. 상기 제 2 트렌치들(TRC2)을 형성하기 위한 일련의 단계들은 도 8a 내지 도 10a를 참조하여 설명된 제 1 실시예의 제조 방법을 이용하여 당업자에 의해 용이하게 실시될 수 있을 것이다. 따라서, 이에 대한 설명은 생략한다.
이어서, 상기 제 2 트렌치(TRC2) 내에 하부 배선들(LW)을 형성한다(S25). 이 단계(S25)는 도 11a 내지 도 15a를 참조하여 설명된 실시예와 동일하게 실시될 수 있다. 그 결과, 도 28a 및 도 28b에 도시된 것처럼, 상기 하부 배선(LW)의 아래에는 상기 하부 배선(LW)을 형성하기 위한 주형으로 이용되는 하부 절연 패턴들(LIP)이 형성되고, 상기 활성 패턴들(ACT)의 하부 영역들에는 상기 하부 배선들(LW)에 의해 연결되는 하부 불순물 영역들(LIR)이 형성될 수 있다.
상기 하부 배선(LW) 상에 배치되어 상기 제 2 트렌치(TRC2)의 상부영역들 채우는 상부 절연 패턴들(UIP)을 형성한다. 이어서, 상기 희생 패턴(SCP)을 패터닝하여 상기 하부 우회 패턴들(LBP) 중의 일부의 상부면들을 노출시키는 홀들을 형성한 후, 도 29a 및 도 29b에 도시된 것처럼, 상기 홀들 내에 상부 우회 패턴들(UBP)을 형성한다(S26).
상기 홀들은 그것의 아래에 위치하는 상기 하부 우회 패턴(LBP)의 상부면 및 그것에 인접하는 상기 활성 패턴(ACT)의 측벽을 노출시키도록 형성된다. 이에 따라, 도 29a 및 도 29b에 도시된 것처럼, 상기 상부 우회 패턴들(UBP)은 상기 활성 패턴(ACT)의 노출된 측벽 및 상기 하부 우회 패턴(LBP)의 상부면에 직접 접촉한다. 상기 상부 우회 패턴들(UBP)은 상기 하부 불순물 영역(LIR)보다 높은 위치에서 상기 활성 패턴(ACT)의 노출된 측벽에 접촉할 수 있다. 도 19b와 도 29b의 비교로부터 알 수 있는 것처럼, 상기 상부 우회 패턴들(UBP)의 두께(즉, 상부면과 하부면 사이의 높이 차)는 다양하게 변형될 수 있다.
한편, 도 29b에 도시된 것처럼, 상기 홀들은 상술한 제 1 실시예의 상기 홀들 또는 상기 플러그 절연 패턴들(PIP)이 형성되는 위치들에 형성될 수 있다. 즉, 홀들의 중심점들은 상기 제 1 트렌치들(TRC1)에 포함되면서 상기 제 2 트렌치들(TRC2)에 포함되지 않는 영역들 내부에 위치할 수 있다.
이어서, 도 30a 및 도 30b에 도시된 것처럼, 상기 상부 우회 패턴들(UBP)이 형성된 상기 홀들 각각을 채우는 플러그 절연 패턴들(PIP)을 형성한다. 이 단계는 상기 홀들을 채우는 플러그 절연막을 형성한 후, 상기 희생 패턴들(SCP)의 상부면 노출될 때까지 상기 플러그 절연막을 평탄화 식각하는 단계를 포함할 수 있다. 상기 평탄화 식각은 상기 활성 패턴(ACT)의 상부면이 노출되도록 실시될 수 있지만, 이에 한정되는 것은 아니다. 상기 평탄화 식각의 결과로서, 상기 상부 우회 패턴들(UBP) 각각의 상부에는, 상기 국소화된 플러그 절연 패턴들(PIP)이 완성된다.
한편, 상기 희생 패턴들(SCP)은 상기 플러그 절연 패턴들(PIP) 및 상기 상부 절연 패턴들(UIP)의 식각을 억제하면서 선택적으로 제거될 수 있는 물질로 형성될 수 있다. 즉, 이들은 식각 선택성을 갖는다. 일부 실시예들에 따르면, 이러한 식각 선택성을 구현하기 위해, 상기 플러그 절연 패턴(PIP) 및 상기 상부 절연 패턴(UIP)은 실질적으로 동일한 물질(예를 들면, 실리콘 산화막 또는 저유전막들 중의 적어도 하나)로 형성되고, 상기 희생 패턴(SCP)은 이들과 다른 물질(예를 들면, 실리콘 질화막)로 형성될 수 있다. 하지만, 상기 희생 패턴(SCP), 상기 플러그 절연 패턴(PIP) 및 상기 상부 절연 패턴(UIP)으로 사용가능한 물질들은 위에서 예시적으로 설명된 것들에 한정되지는 않는다.
도 31a 및 도 31b를 참조하면, 상기 희생 패턴들(SCP)을 식각하여 상기 활성 패턴들(ACT)의 측벽들을 노출시키는 게이트 홀들(GH)을 형성한 후, 상기 게이트 홀들(GH) 내에 게이트 패턴들(GP)을 형성한다(S27).
일부 실시예들에 따르면, 상기 게이트 홀들(GH)을 형성하는 단계는, 상술한 식각 선택성을 이용하여, 상기 플러그 절연 패턴들(PIP) 및 상기 상부 절연 패턴들(UIP)의 식각을 억제하면서 상기 희생 패턴들(SCP)을 선택적으로 제거하는 단계를 포함할 수 있다. 예를 들면, 상기 플러그 절연 패턴들(PIP) 및 상기 상부 절연 패턴들(UIP)이 실리콘 산화막이고, 상기 희생 패턴(SCP)이 실리콘 질화막인 경우, 이 단계는 인산을 포함하는 식각액을 사용하여 실시될 수 있다. 이러한 식각 선택성의 이용에 의해, 상기 게이트 패턴들(GP)의 위치 및 모양을 정의하는 상기 게이트 홀들(GH)은 사진 공정의 추가없이 형성될 수 있다.
상기 게이트 패턴들(GP)을 형성하기 전에, 상기 게이트 홀들(GH)의 내벽을 덮는 게이트 절연막(GI)이 더 형성될 수 있다. 상기 게이트 절연막(GI)은 열산화 공정을 통해 형성되는 산화막 또는 화학적 기상증착 또는 원자층증착 기술을 사용하여 증착되는 절연막일 수 있다. 증착 기술이 사용될 경우, 도 31b에 도시된 것처럼, 상기 게이트 절연막(GI)은 상기 게이트 홀(GH)의 내벽뿐만이 아니라 상기 플러그 절연 패턴들(PIP) 및 상기 상부 절연 패턴들(UIP)의 상부면들을 덮을 수도 있다. 열산화 공정이 사용될 경우, 상기 게이트 절연막(GI)은 상기 활성 패턴(ACT) 또는 상기 하부 우회 패턴(LBP)의 노출된 표면 상에 국소적으로 형성될 수 있다.
변형된 실시예에 따르면, 상기 게이트 홀들(GH)의 하부 영역에는 상기 희생 패턴(SCP)이 잔존할 수 있다. 즉, 상기 희생 패턴(SCP)의 잔존물이 상기 게이트 패턴(GP)과 상기 하부 우회 패턴(LBP) 사이에 개재될 수 있다.
상기 게이트 패턴(GP)을 형성하는 단계는 상기 게이트 절연막(GI)이 형성된 결과물 상에, 상기 게이트 홀들(GH)을 채우는 게이트막을 형성하는 단계를 포함할 수 있다. 일부 실시예에 따르면, 상기 게이트막을 평탄화 식각하여, 도 31b에 도시된 것처럼, 상기 게이트 홀들(GH) 내에 국소화되는 상기 게이트 패턴들(GP)을 완성할 수 있다. 하지만, 변형된 실시예들에 따르면, 상술한 제 1 실시예에서와 같이, 상기 게이트막의 이러한 국소화는 상기 제 4 마스크 패턴(MK4)을 식각 마스크로 이용하는 후속 게이트 패터닝 공정의 결과로서 얻어질 수도 있다.
한편, 상기 하부 우회 패턴들(LBP) 중에서, 상기 게이트 홀들(GH)의 아래에 위치하는 것들은 상기 제 1 스페이서(SP1)에 의해 상기 활성 패턴(ACT)의 측벽으로부터 이격되기 때문에, 상기 활성 패턴(ACT)과 상기 기판(SUB) 사이의 전기적 연결을 위한 전류 경로로서 사용되지 않고, 상기 게이트 홀들(GH)의 바닥면을 정의하는 주형으로 사용된다. 즉, 이들은 상기 게이트 패턴(GP)을 구조적으로 지지하는 기능을 제공하며, 이런 점에서, 이들은 도 1을 참조하여 설명된 상기 게이트 지지 패턴(GSP)을 구성할 수 있다.
이어서, 이후, 도 32a 및 도 32b 그리고 도 33a 및 도 33b에 도시된 것처럼, 상부 배선(UW) 및 메모리 요소(ME)를 차례로 형성한다(S28, S29). 이 단계들은 도 18a 내지 도 20a를 참조하여 설명된 제 1 실시예의 제조 방법을 이용하여 형성될 수 있다.
[제조 방법- 제 3 실시예]
도 34는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 35a 내지 도 47a는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들이다. 도 35b 내지 도 47b는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 설명의 간결함을 위해, 상술한 실시예들과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 34를 도 4 및 도 24와 비교하면, 제 2 트렌치들(TRC2)을 형성하기 전에, 2차원적으로 분리된 하부 우회 패턴들(LBP)이 형성된다는 점에서, 이 실시예는 상술한 실시예들과 다르다. 이러한 차이에 의해 유발되는 제조 방법에서의 차이를 제외하면, 이 실시예는 상술한 제 1 또는 2 실시예의 제조 방법들에 기초하여 또는 이를 변형하여 실시될 수 있다. 따라서, 설명의 간결함을 위해, 상술한 제 1 및 제 2 실시예들과 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.
도 34을 참조하면, 기판(SUB)을 패터닝하여 제 1 트렌치들(TRC1)를 형성한 후(S31), 상기 제 1 트렌치들(TRC1)을 채우는 매립 패턴들(GFP; gap-fill patterns)을 형성한다. 일 실시예에 따르면, 도 35a 및 도 35b에 도시된 것처럼 상기 매립 패턴들(GFP) 각각은 상기 제 1 트렌치들(TRC1)의 내벽을 덮는 제 1 매립 패턴(GFP1) 및 상기 제 1 매립 패턴(GFP1)이 형성된 상기 제 1 트렌치들(TRC1)을 채우는 제 2 매립 패턴(GFP2)을 포함할 수 있다. 상기 제 1 매립 패턴(GFP1)은 상기 제 1 트렌치(TRC1)의 내벽을 열산화시킴으로써 형성되는 열산화막일 수 있으며, 상기 제 2 매립 패턴(GFP2)은 상기 제 1 매립 패턴(GFP1)에 대해 식각 선택성을 갖는 물질들 중의 하나를 포함할 수 있다.
이어서, 상기 기판(SUB) 상에 2차원적으로 배열된 우회 패턴들(BPP)을 형성한다(S32). 이 단계는 도 36a 및 도 36b에 도시된 것처럼 상기 기판(SUB) 상에 2차원적으로 배열된 하부 게이트 홀들(LGH)을 형성한 후, 도 37a 및 도 37b에 도시된 것처럼 상기 하부 게이트 홀들(LGH) 내에 하부 우회 패턴들(LBP) 및 상부 우회 패턴들(UBP)을 차례로 형성하는 단계를 포함할 수 있다. 상기 하부 및 상부 우회 패턴들(LBP, UBP)은 상기 하부 게이트 홀들(LGH) 내에서 서로 접촉하면서 적층되어, 상기 우회 패턴들(BPP)을 구성한다.
보다 구체적으로, 상기 하부 게이트 홀들(LGH)은 (이들의 위치를 정의하는 개구부들이 형성된) 소정의 제 1 마스크 패턴(MK1)을 형성한 후, 이를 식각 마스크로 사용하여 상기 매립 패턴들(GFP)을 패터닝함으로써 형성될 수 있다. 상기 기판(SUB)의 상부면에 평행한 평면에 투영되는 상기 하부 게이트 홀들(LGH) 또는 상기 개구부들의 위치들은 도 16a 및 도 16b를 참조하여 설명된 제 1 실시예에서의 상기 플러그 절연 패턴들(PIP)의 위치들과 실질적으로 동일할 수 있다. 상기 제 1 마스크막(ML1)은 사진 공정을 통해 형성되는 포토레지스트막, 실리콘 산화막 또는 실리콘 질화막 중의 적어도 하나일 수 있다.
상기 하부 우회 패턴들(LBP)을 형성하는 단계는 상기 제 1 트렌치(TRC1)의 바닥면을 노출시키는 제 1 스페이서들(SP1)을 상기 하부 게이트 홀들(LGH)의 내측벽에 형성한 후, 상기 제 1 스페이서들(SP1)이 형성된 상기 하부 게이트 홀들(LGH)을 채우는 하부 우회막을 형성하는 단계를 포함할 수 있다. 이어서, 상기 하부 우회막을 전면 식각하여 상기 기판(SUB)의 상부면 아래까지 상기 하부 우회막의 상부면을 리세스시킨다. 이에 따라, 도 37a 및 도 37b에 도시된 것처럼, 상기 하부 우회막은, 상기 하부 게이트 홀들(LGH) 각각의 내부에 국소적으로 배치된, 상기 하부 우회 패턴들(LBP)로 분리된다. 이 실시예에 따르면, 상기 제 1 스페이서(SP1)은 상기 하부 게이트 홀(LGH)의 내측벽을 덮기 때문에, 상기 하부 우회 패턴들(LBP)의 측면은 상기 제 1 스페이서(SP1)에 의해 둘러싸인다. 즉, 상기 제 1 스페이서(SP1)는, 상기 제 1 트렌치(TRC1)의 측벽들 및 상기 매립 패턴(GFP)의 측벽 사이에 배치되는, 열린 실린더(open cylinder) 모양일 수 있다.
상기 상부 우회 패턴들(UBP)을 형성하는 단계는, 상기 하부 우회 패턴들(LBP)의 상부에서 상기 제 1 스페이서들(SP1)을 식각하여, 상기 하부 게이트 홀들(LGH)의 측벽을 다시 노출시킨 후, 그 결과물 상에 상기 하부 게이트 홀들(LGH)을 채우는 상부 우회막을 형성하는 단계를 포함할 수 있다. 이어서, 상기 상부 우회막을 전면식각하여 상기 하부 게이트 홀들(LGH)의 상부 측벽을 노출시킨다. 이에 따라, 상기 기판(SUB)의 측벽 그리고 상기 하부 우회 패턴(LBP)의 상부면과 접촉하는, 상기 상부 우회 패턴들(UBP)이 상기 하부 게이트 홀들(LGH) 내에 국소적으로 형성된다.
이어서, 도 38a 및 도 38b에 도시된상기 하부 게이트 홀들(LGH) 내에 국소적으로 형성되는 플러그 절연 패턴들(PIP) 및 상기 플러그 절연 패턴들(PIP)이 형성된 결과물을 덮는 제 2 마스크막(ML2)을 차례로 형성한다(S33). 상기 플러그 절연 패턴들(PIP)은 실리콘 산화막으로 형성될 수 있으며, 상기 우회 패턴들(BPP)의 상부면을 덮도록 형성될 수 있다.
이어서, 도 39a 및 도 39b에 도시된 것처럼, 상기 제 1 트렌치들(TRC1)을 가로지르는 예비 트렌치들(TRC2p)을 형성한 후, 도 40a 및 도 40b에 도시된 것처럼, 활성 패턴들(ACT)을 정의하는 제 2 트렌치들(TRC2)를 형성한다(S34).
상기 예비 트렌치들(TRC2p)을 형성하는 단계는 상기 제 2 마스크막(ML2)을 패터닝하여 상기 제 1 트렌치들(TRC1)을 가로지르는 장축을 갖는 제 2 마스크 패턴들(MK2)을 형성한 후, 이를 식각 마스크로 사용하여 상기 기판(SUB) 및 상기 매립 패턴들(GFP)을 식각하는 단계를 포함할 수 있다. 상기 제 2 트렌치들(TRC2)을 형성하는 단계는 상기 예비 트렌치들(TRC2p)의 측벽에 제 2 스페이서들(SP2)을 형성한 후, 이를 식각 마스크로 사용하여 상기 기판(SUB) 및 상기 매립 패턴들(GFP)을 다시 식각하는 단계를 포함할 수 있다. 상기 제 2 트렌치들(TRC2)을 형성하는 일련의 단계들은 도 9a 및 도 10a를 참조하여 설명된 제 1 실시예의 제조 방법에 기초하여 또는 이를 변형하여 실시될 수 있다.
이어서, 상기 제 2 트렌치(TRC2) 내에 하부 배선들(LW)을 형성한다(S35). 이 단계(S35)는 도 11a 내지 도 15a를 참조하여 설명된 제 1 실시예의 제조 방법과 실질적으로 동일하게 실시될 수 있다. 이에 따라, 도 41a 및 도 41b에 도시된 것처럼, 상기 제 2 트렌치(TRC2)의 바닥에는, 상기 하부 배선(LW)을 형성하기 위한 주형으로 이용되는 하부 절연 패턴들(LIP)이 형성될 수 있다. 또한, 도 42a 및 도 42b에 도시된 것처럼, 상기 활성 패턴들(ACT)의 하부 영역들에는 상기 하부 배선들(LW)에 의해 연결되는 하부 불순물 영역들(LIR)이 형성될 수 있다.
이어서, 도 43a 및 도 43b에 도시된 것처럼, 상기 하부 배선들(LW)이 형성된 상기 제 2 트렌치들(TRC2)을 채우는 상부 절연 패턴(UIP)을 형성한 후, 그 결과물을 평탄화 식각한다. 일부 실시예에 따르면, 상기 평탄화 식각은 도시된 것처럼 상기 플러그 절연 패턴들(PIP)을 노출시키도록 실시될 수 있다.
이어서, 제 3 마스크 패턴(MK3)을 식각 마스크로 사용하여 상기 매립 패턴들(GFP)을 선택적으로 리세스시킨다. 이에 따라, 도 44a 및 도 44b에 도시된 것처럼, 상기 활성 패턴들(ACT)의 측벽 및 상기 리세스된 매립 패턴들(GFP)의 상부면을 노출시키는 게이트 홀들(GH)이 형성된다. 상기 게이트 홀들(GH)은 그것의 바닥면이 상기 플러그 절연 패턴(PIP)의 하부면보다 낮아지도록 형성될 수 있으며, 평면적 배치에 있어서 상술한 제 2 실시예에서와 실질적으로 동일한 위치에 형성될 수 있다. 또한, 상기 게이트 홀들(GH) 및 상기 게이트막(GL)은 도 31a를 참조하여 설명된 제 2 실시예의 제조 방법에 기초하여 또는 이를 변형하여 실시될 수 있다.
이어서, 도 45a 및 도 45b에 도시된 것처럼, 상기 게이트 홀들(GH)의 내측벽을 덮는 게이트 절연막(GI)을 형성하고, 상기 게이트 절연막(GI)이 형성된 상기 게이트 홀들(GH)을 채우는 게이트막(GL)을 형성한다(S36). 이어서, 도 46a 및 도 46b에 도시된 것처럼 상부 배선(UW) 및 상부 불순물 영역들(UIR)을 형성한 후(S37), 도 47a 및 도 47b에 도시된 것처럼 상기 상부 불순물 영역들(UIR)에 접속하는 플러그들(PLG) 및 이들에 접속하는 메모리 요소들(ME)을 형성한다(S38). 이 단계들은 도 18a 내지 도 20a를 참조하여 설명된 제 1 실시예의 제조 방법을 이용하여 형성될 수 있다.
[반도체 장치]
도 48 내지 도 55은 본 발명의 기술적 사상에 따른 여러 실시예들을 통해 제조될 수 있는 반도체 장치들을 예시적으로 보여주는 사시도들이다. 도면에서의 복잡성을 줄이고 본 발명의 기술적 사상에 대한 보다 나은 이해를 위해, 반도체 장치를 구성하는 요소들의 일부분들은 의도적으로 생략되었다. 예를 들면, 전기적 신호의 전달을 위한 경로로서 사용되지 않는 절연성 물질들은 도 48 내지 도 52에서 생략되었다. 또한, 활성 패턴과 하부 배선 사이의 연결 구조를 설명하기 위해, 도 53 내지 도 55에서, 활성 패턴과 하부 배선 이외의 모든 구성 요소들은 생략되었다. 당업자에게 있어, 이러한 생략된 부분은 앞서 설명되는 제조 방법으로부터 용이하게 복원될 수 있다는 점에서, 이에 대한 별도의 설명은 생략한다.
도 48 내지 도 52을 참조하면, 기판(SUB) 상에 활성 패턴들(ACT)이 2차원적으로 배열된다. 본 발명의 실시예들에 따르면, 상기 활성 패턴들(ACT) 각각은, x 방향에 평행한 제 1 트렌치들(TRC1) 및 상기 제 1 트렌치들(TRC1)을 가로지르는 제 2 트렌치들(TRC2)에 의해 정의되는, 측벽들을 가질 수 있다. 즉, 상기 활성 패턴들(ACT)은 상기 제 1 및 제 2 트렌치들(TRC1, TRC2) 사이의 영역들에 배치된다.
상기 활성 패턴들(ACT)은 상기 기판(SUB)으로부터 연장된 반도체 물질일 수 있으며, 상기 활성 패턴들(ACT) 각각은, 그것의 내부에서 수직적으로 이격된, 상부 불순물 영역(UIR) 및 하부 불순물 영역(LIR)을 포함한다. 본 발명의 실시예들에 따르면, 상기 상부 불순물 영역(UIR) 및 상기 하부 불순물 영역(LIR)은 각각 도 1을 참조하여 설명된 제 1 영역(R1) 및 제 3 영역(R3)으로 사용되고, 이들 사이의 영역은 제 2 영역(R2)으로 사용된다. 즉, 상기 상부 및 하부 불순물 영역들(UIR, LIR)은 상기 기판(SUB)과 다른 도전형이고, 이들 사이의 영역(즉, 상기 제 2 영역(R2))는 상기 기판(SUB)과 같은 도전형 또는 진성(intrinsic)일 수 있다.
본 발명의 실시예들에 따르면, 상기 활성 패턴들(ACT) 각각은 기둥 모양으로 형성될 수 있다. 이에 따라, 상기 제 1 내지 제 3 영역들(R1, R2, R3)의 중심점들은 동일한 x 및 y 좌표를 가질 수 있다. 다시 말해, 이들의 중심점들은 상기 기판(SUB)의 상부면에 수직한 직선 상에 위치할 수 있다.
우회 패턴들(BPP) 및 게이트 패턴들(GP)이, 상기 제 1 트렌치들(TRC1)에 포함되면서 상기 제 2 트렌치들(TRC2)에 포함되지 않는, 영역들에 배치된다. 즉, 중심점들의 위치에 있어서, 상기 우회 패턴들(BPP) 및 상기 게이트 패턴들(GP)은 상기 활성 패턴들(ACT)과 x 좌표는 같고 y 좌표는 다를 수 있다. 다시 말해, 상기 우회 패턴들(BPP) 및 상기 게이트 패턴들(GP)은 상기 제 2 트렌치들(TRC2) 사이 또는 상기 하부 배선들(LW) 사이이면서 상기 활성 패턴들(ACT) 사이인 공간에 배치될 수 있다.
일부 실시예들에 따르면, 도 48 내지 도 52에 도시된 것처럼, 상기 우회 패턴들(BPP) 각각은 하부 우회 패턴(LBP) 및 상부 우회 패턴(UBP)을 포함할 수 있다. 상기 하부 우회 패턴(LBP)은 상기 제 1 트렌치(TRC1)의 바닥면을 통해 상기 기판(SUB)과 접촉하고, 상기 상부 우회 패턴(UBP)은 상기 하부 우회 패턴(LBP)의 상부면 및 상기 제 1 트렌치(TRC1)에 의해 정의되는 상기 활성 패턴(ACT)의 일 측벽(더 구체적으로는, 상기 제 2 영역(R2))에 직접 접촉한다. 이에 더하여, 상기 하부 우회 패턴(LBP)은 상기 기판(SUB)에 오믹하게 연결될 수 있는 물질로 형성되고, 상기 상부 우회 패턴(UBP)은 상기 하부 우회 패턴(LBP) 및 상기 활성 패턴(ACT)에 오믹하게 연결될 수 있는 물질로 형성된다. 이에 따라, 상기 활성 패턴(ACT)의 상기 제 2 영역(R2)은 상기 하부 우회 패턴(LBP) 및 상기 상부 우회 패턴(UBP)을 통해 상기 기판(SUB)에 오믹하게 연결된다.
일부 실시예들에 따르면, 상기 하부 우회 패턴(LBP) 및 상기 상부 우회 패턴(UBP)은 그것이 접촉하는 상기 기판(SUB)의 일부 영역과 동일한 도전형을 갖는 반도체 물질(예를 들면, 단결정 또는 다결정 실리콘)일 수 있다. 다른 실시예들에 따르면, 상기 하부 우회 패턴(LBP) 및 상기 상부 우회 패턴(UBP) 중의 적어도 하나는 금속성 물질을 포함하되, 상기 기판(SUB)에 오믹하게 연결될 수 있는 구조를 가질 수 있다. 예를 들면, 상기 하부 우회 패턴(LBP) 및 상기 상부 우회 패턴(UBP) 중의 적어도 하나는 상기 기판(SUB) 또는 상기 활성 패턴(ACT)에 접촉하는 장벽 금속막 및 상기 장벽 금속막보다 낮은 비저항을 갖는 도전막을 포함할 수 있다. 일부 실시예들에 따르면, 상기 장벽 금속막은 금속 질화물일 수 있고, 상기 도전막은 금속성 물질들 또는 실리사이드들 중의 적어도 하나일 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 패턴들(GP)은 상기 활성 패턴(ACT)으로부터 이격되어 상기 활성 패턴(ACT)의 상기 제 2 영역(R2)의 측벽을 마주보도록 형성된다. 이때, 상기 상부 우회 패턴(UBP)과 유사하게, 상기 게이트 패턴들(GP)은 상기 제 1 트렌치(TRC1)에 의해 정의되는 상기 활성 패턴(ACT)의 측벽을 마주보도록 형성된다. 즉, 도 48 내지 도 52에 도시된 것처럼, 상기 제 1 트렌치들(TRC1)에 의해 정의되는 상기 활성 패턴(ACT)의 양쪽 측벽들 중의 하나는 상기 상부 우회 패턴(UBP)에 직접 연결되고, 다른 하나는 상기 게이트 패턴(GP)의 측벽을 마주본다. 상기 게이트 패턴들(GP)은 그것의 상부에서 상기 하부 배선(LW)을 가로지르는 상부 배선(UW)에 연결된다.
상기 하부 우회 패턴들(LBP) 및 상기 게이트 패턴들(GP)은 상기 활성 패턴들(ACT)의 측벽으로부터 이격되어 형성될 수 있다. 즉, 도 20b, 도 33b 및 도 47b에 도시된 것처럼, 게이트 절연막(GI)이 상기 게이트 패턴(GP)과 상기 활성 패턴(ACT) 사이에 개재되고, 제 1 스페이서(SP1)가 상기 하부 우회 패턴(LBP)과 상기 활성 패턴(ACT) 사이에 개재될 수 있다.
한편, 상기 제 2 트렌치들(TRC2)에 포함되지 않는 상기 제 1 트렌치들(TRC1)은 상기 활성 패턴들(ACT)에 의해 분리된다. 즉, 상기 제 2 트렌치들(TRC2)에 포함되지 않는 상기 제 1 트렌치들(TRC1)은 2차원적으로 배열된다. 이 경우, 수평적 배치에 있어서, 상기 게이트 패턴들(GP)은, 상기 제 2 트렌치들(TRC2)에 포함되지 않는, 상기 제 1 트렌치들(TRC1)의 일부 영역들에 형성된다. 마찬가지로, 상기 상부 우회 패턴들(UBP)은, 상기 제 2 트렌치들(TRC2)에 포함되지 않는 상기 제 1 트렌치들(TRC1)의 다른 일부 영역들에, 형성된다. 보다 구체적으로는, 도 16a 및 도 16b를 참조하여 설명된 것처럼, 상기 상부 우회 패턴들(UBP) 및 상기 게이트 패턴들(GP)은 모두 체크 보드 모양의 배열을 구성하도록 배치되되, 이들은 서로 겹치지 않도록 배치된다.
이와 달리, 일부 실시예들에 따르면, 도 48, 도 49, 도 51, 도 52에 도시된 것처럼, 상기 하부 우회 패턴들(LBP)은, 상기 제 1 트렌치들(TRC1)에 포함되면서 상기 제 2 트렌치들(TRC2)에 포함되지 않는, 영역들 모두에 형성될 수 있다. 이 경우, 상기 게이트 패턴들(GP) 아래에 위치하는 상기 하부 우회 패턴들(LBP)은 상기 활성 패턴(ACT)의 측벽으로부터 이격되기 때문에, 상기 제 2 영역(R2)과 상기 기판(SUB)을 전기적으로 연결하는 상기 우회 패턴(BPP)으로 기능하지 못하고, 단지 상기 게이트 패턴(GP)을 지지하는 상기 게이트 지지 패턴(GSP)으로 기능한다.
다른 실시예들에 따르면, 상기 하부 우회 패턴들(LBP)은 상기 제 1 트렌치들(TRC1)에 포함되면서 상기 제 2 트렌치들(TRC2)에 포함되지 않는 영역들 중의 일부에 형성될 수 있다. 예를 들면, 도 50에 도시된 것처럼, 상기 하부 우회 패턴들(LBP)은, 상기 제 2 트렌치들(TRC2)에 포함되지 않으면서 상기 게이트 패턴들(GP)이 배치되지 않는, 상기 제 1 트렌치들(TRC1)의 일부 영역들에 배치될 수 있다.
상기 하부 불순물 영역들(LIR)은, 상기 제 2 트렌치(TRC2) 내에 배치되어 상기 활성 패턴들(ACT)을 가로지르는, 하부 배선들(LW)에 전기적으로 연결된다. 도 53 내지 도 55에 도시된 것처럼, 상기 활성 패턴들(ACT) 각각은 그것의 양측에 배치되는 두 개의 상기 하부 배선들(LW) 모두에 접속하지 않고, 이들 중의 하나에 접속된다. 상기 활성 패턴들(ACT)과 상기 하부 배선들(LW) 사이의 전기적 연결은, 도 14a 및 도 15a를 참조하여 설명된, 상기 접합 정의 영역들(JDR) 및 상기 언더컷 영역들(UCR)의 위치에 의해 결정된다. 도 54는 상술한 제 1 및 제 2 실시예들에 따른 상기 활성 패턴들(ACT)과 상기 하부 배선들(LW) 사이의 연결 구조를 예시적으로 도시하고, 도 55는 상술한 제 3 실시예에 따른 연결 구조를 예시적으로 도시한다.
도 56 및 도 57는 본 발명의 일 측면을 설명하기 위한 평면도들이다. 보다 구체적으로, 도 56은 하부 게이트 패턴들이 형성되지 않는 경우의 실시예이고, 도 57는 하부 게이트 패턴들이 활성 패턴들 사이이면서 및 하부 배선들 사이인 영역에 형성되는 실시예를 도시한다. 상술한 실시예들에 따르면, 하부 배선들은 활성 패턴들 사이에 형성되기 때문에, 인접하는 두 하부 배선들(LW1, LW2)은 서로 용량적으로 결합되어(capacitively coupled), 이들 사이에는 데이터 교란 또는 동작 속도의 저하를 초래하는 기생 커패시터들이 형성될 수 있다. 예를 들면, 도 56에 도시한 것처럼, 이러한 기생 커패시터들(C1, C2)은, 크게, 상기 활성 패턴(ACT)과 상기 하부 배선들(LW1, LW2) 중의 하나 사이에 형성되는 제 1 기생 커패시터(C1)와 상기 하부 배선들(LW1, LW2) 사이에 형성되는 제 2 기생 커패시터(C2)로 구분될 수 있다. 특히, 상기 제 1 기생 커패시터들(C1)의 경우, 그것을 구성하는 하부 배선과 활성 패턴들 사이의 거리가 작기 때문에, 큰 정전용량을 갖는 커패시터로서 기능할 수 있다.
반면, 도 57에서와 같이, 활성 패턴들 사이이면서 및 하부 배선들 사이인 영역에 하부 우회 패턴들(LBP)이 형성되는 경우, 이러한 기생 커패시터들(C1, C2)에 의한 데이터 교란 또는 동작 속도의 저하는 완화될 수 있다.
보다 구체적으로, 상기 하부 우회 패턴들(LBP)은 낮은 비저항을 갖는 물질로 형성되면서 상기 기판(SUB)에 접속하기 때문에, 상기 하부 배선들(LW) 사이의 전기장을 차폐(shield)시킬 수 있다. 이에 따라, 도 56을 참조하여 설명된 상기 제 2 기생 커패시터들(C2)의 생성은 차폐체(shielding element)로서의 상기 하부 우회 패턴들(LBP)에 의해 억제될 수 있다.
또한, 상기 하부 우회 패턴들(LBP)은 상기 기판(SUB)과 실질적으로 등전위 상태에 있기 때문에, 상기 하부 우회 패턴(LBP)에 인접하는 상기 활성 패턴(ACT)의 영역들은 반전(inversion) 또는 공핍(depletion) 상태에 있을 수 있다. 이러한 반전 또는 공핍 영역에 의해, 상기 제 1 기생 커패시터(C1)의 전극들 사이의 대향 면적은 감소되고 이들 사이의 거리는 증가한다. 이에 따라, 도 57에서의 제 1 기생 커패시터(C1')는 도 56에서의 상기 제 1 기생 커패시터(C1)보다 크게 감소된 커패시턴스(capacitance)를 가질 수 있다.
도 58 내지 도 62는 본 발명의 변형된 실시예에 따른 반도체 장치의 제조 방법을 보여주는 사시도들이다. 설명의 간결함을 위해, 상술한 실시예들과 중복되는 기술적 특징들에 대한 설명은 생략한다.
도 58에 도시된 것처럼, 도 9a 및 도 9b를 참조하여 설명된 결과물 상에, 2차원적으로 배열된 홀들을 구비하는 제 3 마스크 패턴(MK3)을 형성한 후, 도 59에 도시된 것처럼, 상기 제 3 마스크 패턴(MK3)을 식각 마스크로 사용하여 상기 기판(SUB)을 식각함으로써, 상기 홀들 아래에 소자분리홀들(isolation hole; ISH)을 형성한다.
이어서, 도 60에 도시된 것처럼, 상기 제 3 마스크 패턴(MK3)을 제거한 후, 상기 노출된 기판(SUB)의 표면을 덮는 하부 절연막 패턴(LIP)을 형성한다. 상기 하부 절연막 패턴(LIP)을 형성하는 단계는 도 11a 및 도 11b를 참조하여 설명된 방법을 이용하여 실시될 수 있으며, 그 결과, 상기 하부 절연막 패턴(LIP)은 상기 소자분리홀들(ISH)을 채우도록 형성될 수 있다.
이후, 상기 제 2 마스크 패턴(MK2) 및 상기 제 2 스페이서(SP2)를 식각 마스크로 사용하여 상기 예비 트렌치(TRC2p)의 바닥면을 리세스한다. 이에 따라, 도 61에 도시된 것처럼, 상기 활성 패턴들(ACT)을 가로지르는 제 2 트렌치(TRC2)가 형성된다. 도 15a 및 도 15b를 참조하여 설명된 제조 방법을 이용하여, 하부 불순물 영역들(LIR) 및 하부 배선(LW)을 형성한다. 이후, 도 16a 내지 도 20a를 참조하여 설명된 단계들을 실시한다. 도 62는 이 단계들이 완료된 반도체 장치를 예시적으로 도시한다.
도 63 및 도 64은 도 58 내지 도 62를 참조하여 설명된 실시예에 따른 반도체 장치의 평면도 및 사시도이다.
도 63 및 도 64에 도시된 것처럼, 상기 활성 패턴들은 복수의 활성 구조체들(AS)을 구성할 수 있고, 상기 활성 구조체들(AS) 각각은 상기 제 2 트렌치(TRC2)의 양 옆에 형성되는 한 쌍의 활성 패턴들(ACT)을 포함할 수 있다. 상기 활성 구조체들(ACT)은 상기 제 1 트렌치들(TRC1)에 의해 정의되는 한 쌍의 측벽들 및 상기 소자분리홀들(ISH)에 의해 정의되는 다른 한 쌍의 측벽들을 갖는다. 상기 소자분리홀들(ISH)이 도 59에 도시된 것처럼 형성되기 때문에, 상기 활성 구조체들(AS)은 오프셋된 배치를 구성한다. 즉, 서로 인접하되 y좌표가 다른 두 활성 구조체들(AS)의 중심점을 연결하는 직선(L1)은 y 축 및 x 축 모두(다시 말해, 상기 상부 배선(UW) 및 상기 하부 배선(LW) 모두)에 평행하지 않을 수 있다.
도 65 및 도 66는 본 발명의 실시예들에 따른 수직 채널 트랜지스터들을 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.
도 65을 참조하면, 본 발명의 실시예들에 따른 수직 채널 트랜지스터를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직 채널 트랜지스터를 포함한다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 66을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 본 발명의 실시예에 따른 수직 채널 트랜지스터를 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
SUB: 기판 TRC2p: 예비 트렌치
TRC1: 제 1 트렌치 TRC2: 제 2 트렌치
BPL: 우회막 GL: 게이트막
BPP: 우회 패턴 GP: 게이트 패턴
GI: 게이트 절연막 PIP: 플러그 절연 패턴
LIP: 하부 절연 패턴 UIP: 상부 절연 패턴
JDR: 접합 정의 영역 UCR: 언더컷 영역
LIR: 하부 불순물 영역 UIR: 상부 불순물 영역
LW: 하부 배선 UW: 상부 배선
UCL: 상부 도전막 CPL: 캐핑막
PLG: 플러그 CLE: 커패시터 하부 전극
CUE: 커패시터 상부 전극 ME: 메모리 요소
MK1/MK2/MK3/MK4: 제 1 내지 제 4 마스크 패턴
SP1/SP2/SP3: 제 1 내지 제 3 스페이서
TRC1: 제 1 트렌치 TRC2: 제 2 트렌치
BPL: 우회막 GL: 게이트막
BPP: 우회 패턴 GP: 게이트 패턴
GI: 게이트 절연막 PIP: 플러그 절연 패턴
LIP: 하부 절연 패턴 UIP: 상부 절연 패턴
JDR: 접합 정의 영역 UCR: 언더컷 영역
LIR: 하부 불순물 영역 UIR: 상부 불순물 영역
LW: 하부 배선 UW: 상부 배선
UCL: 상부 도전막 CPL: 캐핑막
PLG: 플러그 CLE: 커패시터 하부 전극
CUE: 커패시터 상부 전극 ME: 메모리 요소
MK1/MK2/MK3/MK4: 제 1 내지 제 4 마스크 패턴
SP1/SP2/SP3: 제 1 내지 제 3 스페이서
Claims (27)
- 기판 상에 형성되는 기둥 모양의 활성 패턴들; 및
상기 활성 패턴들의 사이에 배치되는 우회 패턴을 포함하되,
상기 활성 패턴은 상기 기판과 다른 도전형의 제 1 영역, 상기 기판과 같은 도전형이면서 상기 제 1 영역과 상기 기판 사이에 배치되는 제 2 영역, 그리고 상기 기판과 다른 도전형이면서 상기 제 2 영역과 상기 기판 사이에 배치되는 제 3 영역을 포함하고,
상기 우회 패턴은 상기 제 2 영역과 상기 기판을 전기적으로 연결하는 반도체 장치. - 청구항 1에 있어서,
상기 제 1 영역에 접속하는 메모리 요소; 및
상기 제 3 영역에 접속하는 하부 배선을 더 포함하는 반도체 장치. - 청구항 2에 있어서,
상기 하부 배선은 상기 활성 패턴들을 가로지르면서 상기 활성 패턴들의 제 3 영역들을 전기적으로 연결하는 반도체 장치. - 청구항 2에 있어서,
상기 하부 배선의 상부면은 상기 제 3 영역의 상부면보다 상기 기판에 더 가까운 반도체 장치. - 청구항 2에 있어서,
상기 하부 배선과 상기 기판 사이에 배치되어, 상기 하부 배선을 상기 기판으로부터 전기적으로 분리시키는, 하부 절연 패턴을 더 포함하는 반도체 장치. - 청구항 1에 있어서,
상기 우회 패턴은
상기 제 2 영역에 직접 접촉하는 상부 우회 패턴; 및
상기 상부 우회 패턴과 상기 기판을 연결하는 하부 우회 패턴을 포함하는 반도체 장치. - 청구항 6에 있어서,
상기 하부 우회 패턴과 상기 활성 패턴의 측벽들 사이에 배치되는 절연성 스페이서를 더 포함하되,
상기 우회 패턴은, 상기 절연성 스페이서에 의해, 상기 제 3 영역으로부터 이격되는 반도체 장치. - 청구항 1에 있어서,
상기 우회 패턴은 상기 기판과 같은 도전형의 반도체 물질, 금속 질화물들, 금속 실리사이드들 또는 금속들 중의 적어도 하나를 포함하는 반도체 장치. - 청구항 1에 있어서,
상기 활성 패턴들 사이에 배치되는 게이트 전극들; 및
상기 게이트 전극들과 상기 활성 패턴들의 측벽들 사이에 개재되는 게이트 절연막들을 더 포함하는 반도체 장치. - 청구항 9에 있어서,
상기 게이트 전극의 바닥면은 상기 제 2 영역과 상기 제 3 영역의 경계면보다 상기 기판에 더 가까운 반도체 장치. - 청구항 9에 있어서,
상기 게이트 절연막들은, 상기 게이트 전극들과 상기 활성 패턴들의 측벽들 사이로부터 수평적으로 연장되어, 상기 게이트 전극들의 바닥면을 덮는 반도체 장치. - 청구항 1에 있어서,
상기 활성 패턴들 각각은 서로 마주보는 제 1 측벽 및 제 2 측벽을 갖되,
상기 우회 패턴은 상기 제 1 측벽에 접촉하고, 상기 게이트 전극을 상기 제 2 측벽을 마주보도록 배치되는 반도체 장치. - 청구항 1에 있어서,
상기 활성 패턴들 사이이면서 상기 게이트 전극의 아래인 공간에 배치되는 게이트 지지 패턴을 더 포함하는 반도체 장치. - 청구항 13에 있어서,
상기 우회 패턴은
상기 제 2 영역에 직접 접촉하는 상부 우회 패턴; 및
상기 상부 우회 패턴과 상기 기판을 연결하는 하부 우회 패턴을 포함하되,
상기 게이트 지지 패턴은 상기 하부 우회 패턴과 동일한 물질로 형성되면서 상기 기판에 오믹하게 연결되는 반도체 장치. - 청구항 13에 있어서,
상기 게이트 지지 패턴은 절연성 물질로 형성되어, 그것의 양측에 배치된 상기 활성 패턴들을 전기적으로 분리시키고, 상기 게이트 전극과 상기 기판을 전기적으로 분리시키는 반도체 장치. - 청구항 9에 있어서,
상기 활성 패턴들 사이에서 상기 활성 패턴들의 제 3 영역들을 전기적으로 연결하는 하부 배선; 및
상기 하부 배선들을 가로지르면서 상기 게이트 전극들을 전기적으로 연결하는 상부 배선을 더 포함하는 반도체 장치. - 청구항 1에 있어서,
상기 제 1 내지 제 3 영역들의 중심점들은 동일한 x 좌표, 동일한 y 좌표 및 다른 z 좌표를 갖고,
상기 우회 패턴의 중심점은 상기 제 1 영역과 다른 x 및 y 좌표를 갖는 반도체 장치. - 청구항 1에 있어서,
상기 우회 패턴은 상기 제 2 영역과 상기 기판을 오믹하게(Ohmicly) 연결하는 반도체 장치. - 기판을 패터닝하여 제 1 트렌치들을 형성하는 단계;
상기 제 1 트렌치들을 가로지르도록 상기 기판을 패터닝하여 활성 패턴들을 정의하는 제 2 트렌치들을 형성하는 단계;
상기 제 2 트렌치들 내에, 상기 활성 패턴들의 하부 영역들에 접속하는 하부 배선들을 형성하는 단계; 및
상기 기판의 상부면을 상기 하부 배선의 위쪽에 위치하는 상기 활성 패턴의 측벽에 전기적으로 연결하는 우회 패턴들을 형성하는 단계를 포함하되,
상기 우회 패턴을 형성하는 단계는
상기 기판의 상부면에 접속하는 하부 우회 패턴을 형성하는 단계; 및
상기 하부 우회 패턴과 상기 활성 패턴의 측벽을 연결하는 상부 우회 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법. - 청구항 19에 있어서,
상기 제 1 트렌치 내에 게이트막을 형성하는 단계;
상기 게이트막이 형성된 결과물 상에 상부 도전막을 형성하는 단계; 및
상기 상부 도전막을 패터닝하여 상기 하부 배선을 가로지르는 상부 배선을 형성하는 단계를 더 포함하되,
상기 상부 도전막은 상기 하부 배선을 형성한 이후에 형성되는 반도체 장치의 제조 방법. - 청구항 20에 있어서,
상기 게이트막은, 상기 제 2 트렌치를 형성하기 전에, 상기 제 1 트렌치 내에 형성되는 반도체 장치의 제조 방법. - 청구항 20에 있어서,
상기 게이트막은, 상기 하부 배선을 형성한 후에, 상기 제 1 트렌치 내에 형성되는 반도체 장치의 제조 방법. - 청구항 19에 있어서,
상기 상부 우회 패턴을 형성하는 단계는
상기 제 1 트렌치의 내벽 및 상기 하부 우회 패턴의 상부면에 접촉하는 상부 우회막을 형성하는 단계; 및
상기 상부 우회막의 상부면을 리세스하는 단계를 포함하는 반도체 장치의 제조 방법. - 청구항 19에 있어서,
상기 상부 및 하부 우회 패턴들은 상기 제 2 트렌치를 형성하기 전에 형성되는 반도체 장치의 제조 방법. - 청구항 19에 있어서,
상기 상부 우회 패턴은 상기 하부 배선을 형성한 후에 형성되는 반도체 장치의 제조 방법. - 청구항 19에 있어서,
상기 상부 및 하부 우회 패턴들은 상기 제 2 트렌치들 사이의 상기 제 1 트렌치 내에 국소적으로 형성되는 반도체 장치의 제조 방법. - 청구항 19에 있어서,
상기 하부 우회 패턴을 형성하는 단계는
상기 제 1 트렌치의 측벽을 덮으면서 상기 제 1 트렌치의 바닥면을 노출시키는 절연성 스페이서를 형성하는 단계;
상기 절연성 스페이서가 형성된 상기 제 1 트렌치를 채우는 하부 우회막을 형성하는 단계; 및
상기 하부 우회막을 식각하여 상기 하부 배선의 위쪽에 위치하는 상기 활성 패턴의 측벽을 노출시키는 단계를 포함하는 반도체 장치의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100098120A KR101723864B1 (ko) | 2010-10-08 | 2010-10-08 | 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법 |
| US13/097,365 US8344437B2 (en) | 2010-10-08 | 2011-04-29 | Semiconductor device with vertical channel transistor |
| CN201110302245.6A CN102446919B (zh) | 2010-10-08 | 2011-10-08 | 具有垂直沟道晶体管的半导体存储器件及其制造方法 |
| US13/708,534 US8524560B2 (en) | 2010-10-08 | 2012-12-07 | Method of fabricating semiconductor device with vertical channel transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100098120A KR101723864B1 (ko) | 2010-10-08 | 2010-10-08 | 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120036447A true KR20120036447A (ko) | 2012-04-18 |
| KR101723864B1 KR101723864B1 (ko) | 2017-04-07 |
Family
ID=45924462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100098120A KR101723864B1 (ko) | 2010-10-08 | 2010-10-08 | 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8344437B2 (ko) |
| KR (1) | KR101723864B1 (ko) |
| CN (1) | CN102446919B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140091251A (ko) * | 2013-01-11 | 2014-07-21 | 삼성전자주식회사 | 전류 경로 선택 구조를 포함하는 3차원 반도체 장치 및 그 동작 방법 |
| KR20150028193A (ko) * | 2013-09-05 | 2015-03-13 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 실리사이드를 포함한 반도체 디바이스 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8969154B2 (en) * | 2011-08-23 | 2015-03-03 | Micron Technology, Inc. | Methods for fabricating semiconductor device structures and arrays of vertical transistor devices |
| KR20130027155A (ko) * | 2011-09-07 | 2013-03-15 | 삼성전자주식회사 | 반도체 기억 소자 |
| EP3404721A1 (en) * | 2017-05-15 | 2018-11-21 | IMEC vzw | A method for forming pillars in a vertical transistor device |
| KR102293120B1 (ko) * | 2017-07-21 | 2021-08-26 | 삼성전자주식회사 | 반도체 소자 |
| US10438999B2 (en) | 2017-12-29 | 2019-10-08 | Spin Memory, Inc. | Annular vertical Si etched channel MOS devices |
| US10355047B1 (en) * | 2017-12-29 | 2019-07-16 | Spin Memory, Inc. | Fabrication methods of forming annular vertical SI etched channel MOS devices |
| KR20230009206A (ko) * | 2021-07-08 | 2023-01-17 | 삼성전자주식회사 | 반도체 소자 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010010957A1 (en) * | 1997-07-08 | 2001-08-02 | Micron Technology, Inc. | Memory cell with vertical transistor and buried word and body lines |
| US20020028541A1 (en) * | 2000-08-14 | 2002-03-07 | Lee Thomas H. | Dense arrays and charge storage devices, and methods for making same |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5907170A (en) * | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US5977579A (en) * | 1998-12-03 | 1999-11-02 | Micron Technology, Inc. | Trench dram cell with vertical device and buried word lines |
| US6531727B2 (en) * | 2001-02-09 | 2003-03-11 | Micron Technology, Inc. | Open bit line DRAM with ultra thin body transistors |
| KR100543901B1 (ko) | 2003-09-19 | 2006-01-20 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR100752661B1 (ko) | 2005-04-09 | 2007-08-29 | 삼성전자주식회사 | 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법 |
| KR100697291B1 (ko) * | 2005-09-15 | 2007-03-20 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 및 그 제조방법 |
| KR100675285B1 (ko) * | 2005-10-10 | 2007-01-29 | 삼성전자주식회사 | 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법 |
| KR100688576B1 (ko) | 2005-10-14 | 2007-03-02 | 삼성전자주식회사 | 수직채널 트랜지스터를 갖는 반도체 메모리 장치 및 그제조방법 |
| KR100685659B1 (ko) * | 2006-01-26 | 2007-02-26 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US7476933B2 (en) * | 2006-03-02 | 2009-01-13 | Micron Technology, Inc. | Vertical gated access transistor |
| JP5130596B2 (ja) * | 2007-05-30 | 2013-01-30 | 国立大学法人東北大学 | 半導体装置 |
| KR100934840B1 (ko) | 2007-10-30 | 2009-12-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| JP2009141110A (ja) * | 2007-12-06 | 2009-06-25 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| KR100972908B1 (ko) | 2008-03-17 | 2010-07-28 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR20090121475A (ko) | 2008-05-22 | 2009-11-26 | 주식회사 하이닉스반도체 | 수직형 반도체 소자 및 그의 제조방법 |
| CN102522407B (zh) * | 2011-12-23 | 2014-04-09 | 清华大学 | 具有垂直晶体管的存储器阵列结构及其形成方法 |
-
2010
- 2010-10-08 KR KR1020100098120A patent/KR101723864B1/ko active IP Right Grant
-
2011
- 2011-04-29 US US13/097,365 patent/US8344437B2/en active Active
- 2011-10-08 CN CN201110302245.6A patent/CN102446919B/zh active Active
-
2012
- 2012-12-07 US US13/708,534 patent/US8524560B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010010957A1 (en) * | 1997-07-08 | 2001-08-02 | Micron Technology, Inc. | Memory cell with vertical transistor and buried word and body lines |
| US20020028541A1 (en) * | 2000-08-14 | 2002-03-07 | Lee Thomas H. | Dense arrays and charge storage devices, and methods for making same |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140091251A (ko) * | 2013-01-11 | 2014-07-21 | 삼성전자주식회사 | 전류 경로 선택 구조를 포함하는 3차원 반도체 장치 및 그 동작 방법 |
| KR20150028193A (ko) * | 2013-09-05 | 2015-03-13 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 실리사이드를 포함한 반도체 디바이스 |
| US9640645B2 (en) | 2013-09-05 | 2017-05-02 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with silicide |
| US10325989B2 (en) | 2013-09-05 | 2019-06-18 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with silicide |
| US10854721B2 (en) | 2013-09-05 | 2020-12-01 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with silicide |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120086066A1 (en) | 2012-04-12 |
| CN102446919A (zh) | 2012-05-09 |
| KR101723864B1 (ko) | 2017-04-07 |
| US8344437B2 (en) | 2013-01-01 |
| CN102446919B (zh) | 2016-02-03 |
| US8524560B2 (en) | 2013-09-03 |
| US20130171783A1 (en) | 2013-07-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101723864B1 (ko) | 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법 | |
| KR101934366B1 (ko) | 리세스된 활성영역을 갖는 반도체 소자 및 그 제조방법 | |
| KR101736235B1 (ko) | 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법 | |
| KR101802220B1 (ko) | 수직형 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법 | |
| US20140008719A1 (en) | Semiconductor device and a bit line and the whole of a bit line contact plug having a vertically uniform profile | |
| KR102150965B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US9048293B2 (en) | Semiconductor device and method for manufacturing the same | |
| US9165935B2 (en) | Semiconductor devices and methods for manufacturing the same | |
| KR102265271B1 (ko) | 반도체 소자 및 그 제조방법 | |
| US8907417B2 (en) | Semiconductor devices including vertical transistors, electronic systems including the same and methods of manufacturing the same | |
| KR101732462B1 (ko) | 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 동작 방법 | |
| JP5697952B2 (ja) | 半導体装置、半導体装置の製造方法およびデータ処理システム | |
| TW201322255A (zh) | 動態隨機存取記憶體結構及其製作方法 | |
| US8492812B2 (en) | Semiconductor device having dummy pattern and method of fabricating a semiconductor device comprising dummy pattern | |
| KR101774511B1 (ko) | 수직 채널 트랜지스터를 구비하는 반도체 장치 | |
| KR101898653B1 (ko) | 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법 | |
| CN115295496A (zh) | 半导体器件及其制备方法、存储器以及存储系统 | |
| EP4319527A1 (en) | Semiconductor structure, manufacturing method therefor, and memory | |
| KR20120087586A (ko) | 반도체 소자 및 그 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |