CN111863723A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN111863723A
CN111863723A CN201910359224.4A CN201910359224A CN111863723A CN 111863723 A CN111863723 A CN 111863723A CN 201910359224 A CN201910359224 A CN 201910359224A CN 111863723 A CN111863723 A CN 111863723A
Authority
CN
China
Prior art keywords
layer
source
drain
forming
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910359224.4A
Other languages
English (en)
Other versions
CN111863723B (zh
Inventor
张海洋
纪世良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910359224.4A priority Critical patent/CN111863723B/zh
Priority claimed from CN201910359224.4A external-priority patent/CN111863723B/zh
Publication of CN111863723A publication Critical patent/CN111863723A/zh
Application granted granted Critical
Publication of CN111863723B publication Critical patent/CN111863723B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、位于衬底上的栅极结构、位于栅极结构上的绝缘盖帽层以及位于栅极结构之间衬底上的源漏连接层，源漏连接层的顶面低于绝缘盖帽层的顶面；在绝缘盖帽层上形成刻蚀停止层；在源漏连接层上形成源漏介电层；采用第一刻蚀工艺去除源漏连接层上的源漏介电层，形成第一开口；在第一刻蚀工艺中，绝缘盖帽层的被刻蚀速率小于源漏介电层的被刻蚀速率，且刻蚀停止层的被刻蚀速率小于绝缘盖帽层的被刻蚀速率；在第一开口中形成源漏接触孔插塞。形成第一开口的过程中，刻蚀停止层不容易被刻蚀去除，降低了源漏接触孔插塞与栅极结构发生桥接的概率，优化了半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。
晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂层表面的源漏接触孔插塞，用于实现源漏掺杂层与外部电路的连接。
目前，为实现晶体管面积的进一步缩小，引入了有源栅极接触孔插塞(ContactOver Active Gate，COAG)工艺。与传统的栅极接触孔插塞位于隔离区域的栅极结构上方相比，COAG工艺能够把栅极接触孔插塞做到有源区(Active Area，AA)的栅极结构上方，从而进一步节省芯片的面积。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构上的绝缘盖帽层以及位于所述栅极结构之间所述衬底上的源漏连接层，所述源漏连接层的顶面低于所述绝缘盖帽层的顶面；在所述绝缘盖帽层上形成刻蚀停止层；在所述源漏连接层上形成源漏介电层；采用第一刻蚀工艺去除所述源漏连接层上的所述源漏介电层，形成第一开口；在所述第一刻蚀工艺中，所述绝缘盖帽层的被刻蚀速率小于源漏介电层的被刻蚀速率，且刻蚀停止层的被刻蚀速率小于绝缘盖帽层的被刻蚀速率；在所述第一开口中形成源漏接触孔插塞。
相应的，本发明实施例还提供一种半导体结构，包括：基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构上的绝缘盖帽层以及位于所述栅极结构之间所述衬底上的源漏连接层；刻蚀停止层，位于所述绝缘盖帽层上；源漏介电层，位于所述刻蚀停止层之间的所述源漏连接层上；源漏接触孔插塞，位于所述源漏连接层上，且与所述源漏连接层连接。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述绝缘盖帽层上形成刻蚀停止层；在采用第一刻蚀工艺刻蚀所述源漏连接层上的所述源漏介电层，形成露出所述源漏连接层的第一开口的过程中，所述绝缘盖帽层的被刻蚀速率小于源漏介电层的被刻蚀速率，且刻蚀停止层的被刻蚀速率小于绝缘盖帽层的被刻蚀速率。所述刻蚀停止层不容易被刻蚀去除，从而所述刻蚀停止层下方的所述绝缘盖帽层损伤较小，形成的所述第一开口不容易露出所述栅极结构，进而形成在所述第一开口中的源漏接触孔插塞不容易与栅极结构连接，降低了源漏接触孔插塞与栅极结构发生桥接的概率，优化了半导体结构的电学性能。
附图说明
图1至图4一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图17是本发明一实施例半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图4示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底1、位于所述衬底1上的栅极结构2、位于所述栅极结构2两侧所述衬底1中的源漏掺杂区3、位于所述栅极结构2上的绝缘盖帽层4、位于所述绝缘盖帽层4之间所述衬底1上的源漏连接层5和位于所述源漏连接层5上的源漏介电层6。
如图2所示，在所述绝缘盖帽层4和源漏介电层6上形成层间介质层7；在所述层间介质层7上形成露出所述源漏连接层5的第一掩膜层(图中未示出)；以所述第一掩膜层为掩膜刻蚀所述源漏连接层5上的所述源漏介电层6和层间介质层7，形成露出所述源漏连接层5的第一开口8。
如图3所示，在所述层间介质层7上形成第二掩膜层(图中未示出)，所述第二掩膜层露出栅极结构2上的所述绝缘盖帽层4；以所述第二掩膜层为掩膜刻蚀所述栅极结构2上的所述绝缘盖帽层4和层间介质层7，形成露出所述栅极结构2的第二开口9。
如图4所示，在所述第一开口8(如图3所示)中形成源漏接触孔插塞11；在所述第二开口9(如图3所示)中形成栅极接触孔插塞10。
在形成第一开口8的过程中，所述栅极结构2上的绝缘盖帽层4损伤较大，易露出所述栅极结构2，后续形成的源漏接触孔插塞11与所述栅极结构2接触，导致源漏接触孔插塞11与栅极结构2发生桥接，从而导致半导体结构的性能不佳。
为了解决所述技术问题，本发明实施例在所述绝缘盖帽层上形成刻蚀停止层；在采用第一刻蚀工艺刻蚀所述源漏连接层上的所述源漏介电层，形成露出所述源漏连接层的第一开口的过程中，所述绝缘盖帽层的被刻蚀速率小于源漏介电层的被刻蚀速率，且刻蚀停止层的被刻蚀速率小于绝缘盖帽层的被刻蚀速率。所述刻蚀停止层不容易被刻蚀去除，从而所述刻蚀停止层下方的所述绝缘盖帽层损伤较小，形成的所述第一开口不容易露出所述栅极结构，进而形成在所述第一开口中的源漏接触孔插塞不容易与栅极结构连接，降低了源漏接触孔插塞与栅极结构发生桥接的概率，优化了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图5至图17是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5至图6，提供基底，基底包括衬底100、位于衬底100上的栅极结构102、位于栅极结构102上的绝缘盖帽层104(如图5所示)以及位于栅极结构102之间衬底100上的源漏连接层106(如图6所示)，源漏连接层106的顶面低于绝缘盖帽层104的顶面。
基底为后续形成半导体结构提供工艺基础。
具体的，形成基底的步骤包括：
如图5所示，在衬底100上形成栅极结构102和位于栅极结构102上的绝缘盖帽层104。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，衬底100为具有鳍部101的衬底100。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，衬底上不具有鳍部。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
鳍部101用于后续提供鳍式场效应晶体管的沟道。
本实施例中，鳍部101与衬底100由对同一半导体层进行刻蚀所得到。在其他实施例中，鳍部也可以是外延生长于衬底上的半导体层，从而达到精确控制鳍部高度的目的。
因此，本实施例中，鳍部101的材料与衬底100的材料相同，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。
栅极结构102在半导体结构工作时用于开启或关闭沟道。
本实施例中，栅极结构102包括栅介质层(图中未示出)和位于栅介质层上的金属栅极层(图中未示出)。
栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，栅介质层的材料为HfO2。在其他实施例中，栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，金属栅极层的材料包括镁钨合金。其他实施例中，金属栅极层的材料包括W、Al、Cu、Ag、Au、Pt、Ni和Ti中的一种或多种。
其他实施例中，栅极结构还可以为多晶硅栅极结构。多晶硅栅极结构包括栅氧化层和位于栅氧化层上的多晶硅栅极层。
绝缘盖帽层104位于栅极结构102上。
后续在栅极结构102之间形成源漏连接层以及位于源漏连接层上的源漏介电层，绝缘盖帽层104在后续刻蚀源漏连接层上的源漏介电层，形成露出源漏连接层的第一开口的过程中作为掩膜，使得第一开口不容易露出栅极结构102，后续在第一开口中形成源漏接触孔插塞，源漏接触孔插塞不容易与栅极结构102接触，降低源漏接触孔插塞与栅极结构102发生桥接的概率，使得半导体结构的电学性能得到提高。
本实施例中，绝缘盖帽层104的材料为介电材料。
具体的，绝缘盖帽层104的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，绝缘盖帽层104的材料包括氮化硅。
本实施例中，形成栅极结构102和位于栅极结构102上的绝缘盖帽层104的步骤包括：形成横跨鳍部101的栅极结构材料层(图中未示出)、位于栅极结构材料层侧壁上的侧墙层105、以及覆盖栅极结构材料层侧壁且露出栅极结构材料层顶面的第二层间介质层111；刻蚀部分厚度的栅极结构材料层形成栅极结构102和位于栅极结构102上的栅极开口(图中未示出)；形成填充栅极开口的介电材料；去除露出栅极开口的介电材料，位于栅极开口中剩余的介电材料作为绝缘盖帽层104。
本实施例中，采用干法刻蚀工艺形成栅极开口。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，降低对其他膜层结构的损伤，且干法刻蚀工艺有利于精确控制栅极结构材料层的去除厚度，使得栅极结构的厚度满足工艺需求，还有利于使栅极开口的形貌满足工艺需求，提高栅极开口的形成效率。
需要说明的是，后续去除栅极结构102上绝缘盖帽层104，形成露出栅极结构102的第二开口，形成第二开口的过程中，侧墙层105的被刻蚀速率小于绝缘盖帽层104的被刻蚀速率，从而使侧墙层105的损伤较小，形成的第二开口不易露出源漏连接层106，后续在第二开口中形成栅极接触孔插塞，形成的栅极接触孔插塞不易与源漏连接层106接触，降低了栅极接触孔插塞与源漏连接层106发生桥接的概率。
本实施例中，侧墙层105的材料为含C或含N的氮化硅。且含C或含N的氮化硅为低K材料，有利于降低栅极结构102侧壁上的寄生电容。
需要说明的是，在形成绝缘盖帽层104后，去除绝缘盖帽层104之间的第二层间介质层111，为后续在绝缘盖帽层104之间的鳍部101上形成源漏连接层做准备。
基底还包括：源漏掺杂区103，位于栅极结构102两侧的鳍部101中。
本实施例中，半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)，源漏掺杂区103为掺杂N型离子的碳化硅或磷化硅。本实施例通过在碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。本实施例中，N型离子包括：磷、砷或锑。
其他实施例中，半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)。源漏掺杂区为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。本实施例中，P型离子包括：硼、镓或铟。
本实施例中，半导体结构还包括：隔离结构(图中未示出)，位于鳍部101露出的衬底100上，隔离结构覆盖鳍部101的部分侧壁。
隔离结构用于对相邻鳍部101起到隔离作用。
隔离结构为绝缘材料。具体的，隔离结构的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，隔离结构的材料为氧化硅。
如图6所示，在栅极结构102之间的衬底100上形成源漏连接层106，源漏连接层106的顶面低于绝缘盖帽层104的顶面。
相应的，源漏连接层106位于鳍部101上，具体地说，源漏连接层106位于源漏掺杂区103上。
源漏连接层106用于将源漏掺杂区103与后续形成的源漏接触孔插塞电连接。
本实施例中，源漏连接层106的材料包括Co，Co的电阻率较低，有利于提高半导体结构的电学性能。其他实施例中，源漏连接层的材料还可以为Ru。
形成源漏连接层106的步骤包括：在绝缘盖帽层104之间的鳍部101上形成源漏连接材料层；去除高于绝缘盖帽层104的源漏连接材料层，并回刻蚀绝缘盖帽层104之间的部分厚度的源漏连接材料层，位于绝缘盖帽层104之间剩余的源漏连接材料层作为源漏连接层106。
需要说明的是，后续形成露出源漏连接层106的第一开口和露出栅极结构和第二开口，并向第一开口和第二开口中填充导电材料层，分别形成与源漏连接层106相连的源漏接触孔插塞、以及与栅极结构相连的栅极接触孔插塞。源漏连接层106的顶面至栅极结构102顶面距离不宜过大。若源漏连接层106的顶面过低于栅极结构102的顶面时，相应的，第一开口深度远大于第二开口深度，也就是说第一开口的深宽比大于第二开口的深宽比，同时在第一开口和第二开口中形成导电材料层的过程中，容易导致第一开口中的导电材料层中存在孔洞(void)，从而使形成的源漏接触孔插塞的形成质量不佳。若源漏连接层106的顶面过高于栅极结构102的顶面时，易导致形成的栅极接触孔插塞的形成质量不佳，在此不再赘述。本实施例中，源漏连接层106的顶面至栅极结构102顶面距离小于10纳米。
基底还包括形成在源漏连接层106底面、顶面和侧壁的阻挡层108。
阻挡层108使得源漏连接层106中的材料不易扩散至侧墙层105中，使得后续形成的栅极接触孔插塞不易与源漏连接层106发生桥接，或者后续形成的源漏接触孔插塞不易与栅极结构102发生桥接，提高半导体结构的电学性能。
具体的，阻挡层108的材料包括TaN、Ta、Ti、TiN、ZrN和ZrTiN中的一种或多种。本实施例中，阻挡层108的材料为TaN。
形成阻挡层108的步骤包括：在形成绝缘盖帽层104后，形成源漏连接层106之前，在绝缘盖帽层104的侧壁上以及绝缘盖帽层104之间鳍部101上保形覆盖第一阻挡材料层(如图未示出)；形成源漏连接层106后，去除高于源漏连接层106的第一阻挡材料层；去除高于源漏连接层106的第一阻挡材料层后，在绝缘盖帽层104之间的源漏连接层106上形成第二阻挡材料层(图中未示出)；回刻蚀部分厚度的第二阻挡材料层，剩余的第二阻挡材料层和剩余的第一阻挡材料层作为阻挡层108(如图7所示)。
参考图7至图9，在绝缘盖帽层104上形成刻蚀停止层113(如图9所示)。
后续在刻蚀停止层113露出的源漏连接层106上形成源漏介电层；后续采用第一刻蚀工艺刻蚀源漏连接层106上的源漏介电层，形成第一开口的过程中，绝缘盖帽层104的被刻蚀速率小于源漏介电层的被刻蚀速率，且刻蚀停止层113的被刻蚀速率小于绝缘盖帽层104的被刻蚀速率。刻蚀停止层113不容易被刻蚀去除，从而使刻蚀停止层113下方的绝缘盖帽层104损伤较小，进而使形成的第一开口不容易露出栅极结构102，相应的，后续形成在第一开口中的源漏接触孔插塞不容易与栅极结构102连接，这降低了源漏接触孔插塞与栅极结构102发生桥接的概率，优化了半导体结构的电学性能。
刻蚀停止层113的材料为绝缘材料。具体的，刻蚀停止层113的材料包括氮化铝、二氧化钛和氮化硼中的一种或多种。本实施例中，刻蚀停止层113的材料包括氮化铝。
需要说明的是，刻蚀停止层113不宜过厚也不宜过薄。若刻蚀停止层113过厚，需要花费过多的工艺时间来形成刻蚀停止层113，导致工艺缺陷难以控制。若刻蚀停止层113过薄，在后续形成第一开口的过程中，刻蚀停止层113易被去除，从而导致刻蚀停止层113下方的绝缘盖帽层104在形成第一开口的过程中损伤较大，相应导致第一开口易露出栅极结构102，进而后续形成的源漏接触孔插塞易与栅极结构102连接，最终导致半导体结构的电学性能不佳。本实施例中，刻蚀停止层113的厚度为1纳米至5纳米。
如图7所示，需要说明的是，半导体结构的形成方法还包括：形成源漏连接层106后，形成刻蚀停止层113前，在绝缘盖帽层104之间的源漏连接层106上形成牺牲层112，牺牲层112覆盖绝缘盖帽层104的侧壁，且露出绝缘盖帽层104的顶面。
牺牲层112在后续形成刻蚀停止层的过程中起到保护源漏连接层106的作用，且为后续刻蚀部分厚度的绝缘盖帽层104，形成由绝缘盖帽层104和牺牲层112围成的第一凹槽做准备，后续刻蚀停止层后续形成在第一凹槽中。
本实施例中，牺牲层112的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成牺牲层112的工艺难度和工艺成本。
相应的，形成刻蚀停止层113的步骤包括：形成露出绝缘盖帽层104的遮挡层(图中未示出)；以遮挡层为掩膜刻蚀部分厚度的绝缘盖帽层104，形成由绝缘盖帽层104和牺牲层112围成的第一凹槽109(如图8所示)；在第一凹槽109和牺牲层112上保形覆盖刻蚀停止材料层(图中未示出)；去除露出第一凹槽109的刻蚀停止材料层，位于第一凹槽109中的剩余的刻蚀停止材料层作为刻蚀停止层113。
遮挡层在形成第一凹槽109的过程中保护牺牲层112不容易受到损伤。提高第一凹槽109的形成质量，相应的提高刻蚀停止层113的形成质量。
遮挡层为易于去除的材料，在后续去除遮挡层时能够减少对刻蚀停止层113的损伤。
遮挡层的材料为有机材料，例如：BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organic dielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflective coating，介电抗反射涂层)材料、DUO(Deep UV LightAbsorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。本实施例中，遮挡层的材料为BARC。
本实施例中，采用干法刻蚀工艺，刻蚀绝缘盖帽层104，形成第一凹槽109。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使第一凹槽109的形貌满足工艺要求，且还有利于提高绝缘盖帽层104的去除效率。
本实施例中，采用原子层沉积工艺(Atomic Layer Deposition，ALD)形成刻蚀停止材料层。原子层沉积工艺具有较好的保形覆盖能力，有利于保证刻蚀停止材料层能够保形覆盖于第一凹槽109中，而且通过采用原子层沉积工艺，还有利于提高刻蚀停止材料层的厚度均一性。其他实施例中，还可以通过物理气相沉积工艺(Physical Vapor Deposition，PVD)形成刻蚀停止材料层。
本实施例中，采用化学机械研磨(chemical mechanical planarization，CMP)工艺去除露出第一凹槽109的刻蚀停止材料层。化学机械研磨工艺在去除露出第一凹槽109的刻蚀停止材料层的同时，还能使得形成的刻蚀停止层113的厚度更均匀，在后续形成第一开口的过程中，刻蚀停止层113的厚度均一性好，使得刻蚀停止层113下方的绝缘盖帽层104损伤小，进而使得形成的第一开口不容易露出栅极结构102，降低了源漏接触孔插塞与栅极结构102发生桥接的概率，优化了半导体结构的电学性能。
半导体结构的形成方法还包括：形成刻蚀停止层113后，形成源漏介电层前，去除源漏连接层106上的牺牲层112，形成由源漏连接层106、绝缘盖帽层104和刻蚀停止层113围成的沟槽(图中未示出)。
沟槽为后续形成源漏介电层提供空间位置。
本实施例中，采用干法刻蚀工艺去除牺牲层112。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，在去除牺牲层112的过程中不易对其他膜层结构造成损伤。
需要说明的是，在去除牺牲层112的过程中以阻挡层108为刻蚀停止位置。
参考图10，形成刻蚀停止层113后，在刻蚀停止层113露出的源漏连接层106上形成源漏介电层114。
后续刻蚀栅极结构102上的刻蚀停止层113和绝缘盖帽层104，形成露出栅极结构102的第二开口，在形成第二开口的过程中，源漏介电层114的被刻蚀速率小于绝缘盖帽层104的被刻蚀速率，源漏介电层114的被刻蚀速率小于刻蚀停止层113的被刻蚀速率。源漏介电层114受损程度较小，从而使第二开口不易露出源漏连接层106，在第二开口中形成的栅极接触孔插塞相应不容易与源漏连接层106接触，进而降低了栅极接触孔插塞与源漏连接层106发生桥接的概率。
具体的，源漏介电层114形成在沟槽中。
本实施例中，源漏介电层114的材料为碳化硅。
形成源漏介电层114的步骤包括：在沟槽中形成源漏介电材料层(图中未示出)；去除露出沟槽的源漏介电材料层，位于沟槽中剩余源漏介电材料层作为源漏介电层114。
本实施例中，采用化学机械研磨工艺去除露出沟槽的源漏介电材料层。
需要说明的是，本实施例中，是先形成刻蚀停止层113，后形成源漏介电层114，其他实施例中，也可以先形成源漏介电层后形成刻蚀停止层。
其他实施例中，先形成源漏介电层后形成刻蚀停止层的步骤包括：形成源漏连接层后，在绝缘盖帽层露出的源漏连接层上形成源漏介电材料层，去除高于绝缘盖帽层的源漏介电材料层，位于绝缘盖帽层之间源漏连接层上的剩余的源漏介电材料层作为源漏介电层；形成源漏介电层后，形成露出绝缘盖帽层的遮挡层(图中未示出)；以遮挡层为掩膜刻蚀部分厚度的绝缘盖帽层，形成由绝缘盖帽层和源漏介电层围成的第二凹槽；在第二凹槽和源漏介电层上保形覆盖刻蚀停止材料层(图中未示出)；去除露出第二凹槽的刻蚀停止材料层，位于第二凹槽中剩余的刻蚀停止材料层作为刻蚀停止层。
参考图11至图13，采用第一刻蚀工艺去除源漏连接层106上的源漏介电层114，形成第一开口116(如图13所示)，第一刻蚀工艺中，绝缘盖帽层104的被刻蚀速率小于源漏介电层114的被刻蚀速率；且刻蚀停止层113的被刻蚀速率小于绝缘盖帽层104的被刻蚀速率。
形成第一开口116的过程中，绝缘盖帽层104的被刻蚀速率小于源漏介电层114的被刻蚀速率；且刻蚀停止层113的被刻蚀速率小于绝缘盖帽层104的被刻蚀速率。因此，刻蚀停止层113在第一刻蚀工艺的过程中不容易被刻蚀去除，从而使刻蚀停止层113下方的绝缘盖帽层104损伤较小，进而使第一开口116不容易露出栅极结构102，相应降低了后续形成在第一开口116中的源漏接触孔插塞与栅极结构102发生桥接的概率，优化了半导体结构的电性性能。
第一开口116为后续形成源漏接触孔插塞提供空间位置。
形成第一开口116的步骤包括：如图12所示，在刻蚀停止层113和源漏介电层114上形成第一开口掩膜层117，第一开口掩膜层117包括有机材料层1171、位于有机材料层1171上的底部抗反射图层1172以及位于底部抗反射图层1171上的光刻胶层1173，光刻胶层1173露出源漏连接层106上方的底部抗反射图层1172；以光刻胶层1173为掩膜，刻蚀底部抗反射图层1172、有机材料层1171和源漏介电层114形成第一开口116。
本实施例中，在形成第一开口116的过程中，第一开口掩膜层117不断被消耗，形成第一开口116后，剩余的第一开口掩膜层117为有机材料层1171。
有机材料层1171为易于去除的材料，在后续形成第一开口116后，去除剩余的第一开口掩膜层117的过程中对半导体结构中的损伤较小。
本实施例中，有机材料层1171的材料为旋涂碳(spin on carbon，SOC)层材料。其他实施例中，有机材料层的材料还可以为ODL(organic dielectric layer，有机介电层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料和APF(AdvancedPatterning Film，先进图膜)材料。
半导体结构的形成方法还包括：形成第一开口116后，采用灰化工艺去除剩余的第一开口掩膜层117。
本实施例中，第一刻蚀工艺为干法刻蚀工艺。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于降低对其他膜层结构的损伤，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀各膜层，简化了工艺步骤。且在进行第一刻蚀工艺的过程中以源漏介电层114底部的阻挡层108为刻蚀停止层，提高第一开口116的形成质量。
具体的，第一刻蚀工艺的工艺参数包括：刻蚀气体包括CHF3、C4F6、C4F8和CH2F2中的一种或多种，载气为Ar，辅助气体包括H2和O2，腔室压强为5mToor至200mToor，功率为50W至500W，偏置电压为0至200V。
需要说明的是，刻蚀气体的流量不宜过大也不宜过小。若刻蚀气体的流量过大，易产生较大的刻蚀速率，在形成第一开口116的过程中，易过多的误刻蚀绝缘盖帽层104，从而导致形成的第一开口116露出栅极结构102，进而导致后续形成的源漏接触孔插塞易与栅极结构102发生桥接，最终导致半导体结构的电学性能不佳。若刻蚀气体的流量太小，源漏连接层106上的源漏介电层114去除速率过慢，不利于提高第一开口116的形成效率。本实施例中，CHF3的流量为50sccm至500sccm；C4F6的流量为10sccm至200sccm，C4F8的流量为10sccm至200sccm；CH2F2的流量为10sccm至200sccm。
需要说明的是，如图11所示，半导体结构的形成方法还包括：形成源漏介电层114后，形成第一开口116前，形成覆盖刻蚀停止层113和源漏介电层114的第一层间介质层115。
第一层间介质层115用于电隔离源漏接触孔插塞和栅极接触孔插塞。
本实施例中，第一层间介质层115的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一层间介质层115的工艺难度和工艺成本。
形成第一开口116的步骤中，先刻蚀源漏连接层106上的第一层间介质层115然后去除源漏介电层114。
本实施例中，第一开口116由刻蚀停止层113、源漏连接层106、绝缘盖帽层114和第一层间介质层115围成。
参考图14至图17，在第一开口116中形成源漏接触孔插塞120(如图17所示)。
源漏接触孔插塞120与源漏连接层106连接，从而与源漏连接层106下方的源漏掺杂区103连接。
源漏接触孔插塞120的材料包括：Co或Ru。
形成源漏接触孔插塞120的步骤包括：形成填充第一开口116的导电材料层122(如图16所示)，去除露出第一开口116的导电材料层122，位于第一开口116中的剩余的导电材料层122作为源漏接触孔插塞120。
本实施例中，采用化学机械研磨工艺去除露出第一开口116的导电材料层122。
如图14和图15所示，半导体结构的形成方法还包括：在形成源漏接触孔插塞120前，采用第二刻蚀工艺刻蚀栅极结构102上刻蚀停止层113和绝缘盖帽层104，形成露出栅极结构102的第二开口118(如图15所示)，在第二刻蚀工艺中，源漏介电层114的被刻蚀速率小于刻蚀停止层113的被刻蚀速率，源漏介电层114的被刻蚀速率小于绝缘盖帽层104的被刻蚀速率。
在形成第二开口118的过程中，源漏介电层114的被刻蚀速率小于刻蚀停止层113的被刻蚀速率，源漏介电层114的被刻蚀速率小于绝缘盖帽层104的被刻蚀速率。因此，源漏介电层114受损程度较小，从而使源漏介电层114下方的源漏连接层106不容易露出，后续在第二开口118中形成的源漏接触孔插塞不容易与源漏连接层106接触，这降低了源漏接触孔插塞与源漏连接层106概率，提高了半导体结构的电学性能。
第二开口118为后续形成栅极接触孔插塞提供空间。
形成第二开口118的步骤包括：在第一层间介质层115上形成第二开口掩膜层119(如图14所示)。第二开口掩膜层119包括有机材料层1191、位于有机材料层1191上的底部抗反射图层1192以及位于底部抗反射图层1191上的光刻胶层1193，光刻胶层1193露出源漏连接层106上方的底部抗反射图层1192；以光刻胶层1193为掩膜，刻蚀底部抗反射图层1192、有机材料层1191、第一层间介质层115和绝缘盖帽层104形成第二开口118。
本实施例中，在形成第二开口118的过程中，第二开口掩膜层119不断被消耗，形成第二开口118后，剩余的第二开口掩膜层119为有机材料层1191。
有机材料层1191为易于去除的材料，使得在后续形成第二开口118后，去除第二开口掩膜层119的过程中对半导体结构中的损伤较小。
本实施例中，有机材料层1091的材料为旋涂碳(spin on carbon，SOC)层材料。其他实施例中，有机材料层的材料还可以为ODL(organic dielectric layer，有机介电层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料和APF(AdvancedPatterning Film，先进图膜)材料。
半导体结构的形成方法还包括：形成第二开口118后，采用灰化工艺去除剩余的第二开口掩膜层119。
本实施例中，第二刻蚀工艺为干法刻蚀工艺。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于降低对其他膜层结构的损伤，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀各膜层，简化了工艺步骤。且在进行第二刻蚀工艺的过程中以栅极结构102为刻蚀停止层，提高第二开口118的形成质量。
具体的，第二刻蚀工艺的工艺参数包括：刻蚀气体包括CH3F；载气为Ar；辅助气体包括O2；腔室压强为5mToor至200mToor；功率为50W至500W；偏置电压为0至200V。
需要说明的是，CH3F的流量不宜过大也不宜过小。若刻蚀气体的流量过大，易产生较大的刻蚀速率，在形成第二开口118的过程中，易过多的误刻蚀源漏介电层114，从而导致形成的第二开口118露出源漏连接层106，进而导致后续形成的栅极接触孔插塞易与源漏连接层106发生桥接，导致半导体结构的电学性能不佳。若刻蚀气体的流量太小，易导致栅极结构102上的绝缘盖帽层104的去除速率过慢，不利于提高半导体结构的形成效率。本实施例中，CH3F的流量为50sccm至500sccm。
需要说明的是，形成的有机材料层1191还位于第一开口116(如图13所示)中，第一开口116中的有机材料层1191在形成第二开口118的过程中保护第一开口116不易受到刻蚀。
需要说明的是，本实施例中，先形成第一开口116后形成第二开口118。其他实施例中，也可以先形成第一开口118后形成第一开口116。
如图16和图17所示，在形成导电材料层122的过程中，导电材料层122还位于第二开口118中。
在去除露出第一开口116的导电材料层122的步骤中，去除露出第二开口118的导电材料层122，位于第二开口118中的剩余的导电材料层122作为栅极接触孔插塞121。
栅极接触孔插塞121用于与栅极结构102电连接。
需要说明的是，形成栅极接触孔插塞121的步骤中：栅极接触孔插塞121形成在鳍部101正上方的栅极结构102上。
本实施例中，形成栅极接触孔插塞121的步骤中：栅极接触孔插塞121形成在鳍部101上方。栅极接触孔插塞121形成在鳍部101上方的意思是，栅极接触孔插塞121与鳍部101上方的栅极结构102连接，与传统的栅极接触孔插塞121位于隔离区域的栅极结构102上方相比，本发明实施例半导体结构更加紧凑，节省了半导体结构的面积。
相应的，本发明实施例还提供一种半导体结构。图17示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：基底，基底包括衬底100、位于衬底100上的栅极结构102、位于栅极结构102上的绝缘盖帽层104以及位于栅极结构102之间衬底100上的源漏连接层106；刻蚀停止层113，位于绝缘盖帽层104上；源漏介电层114，位于刻蚀停止层113之间的源漏连接层106上；源漏接触孔插塞120，位于源漏连接层106上，且与源漏连接层106连接。
源漏接触孔插塞120是通过刻蚀位于源漏连接层106上的源漏介电层114形成第一开口，在第一开口中填充导电材料层形成的。刻蚀停止层113位于绝缘盖帽层104上，在刻蚀形成第一开口的过程中，绝缘盖帽层104的被刻蚀速率小于源漏介电层114的被刻蚀速率；且刻蚀停止层113的被刻蚀速率小于绝缘盖帽层104的被刻蚀速率。刻蚀停止层113不容易被刻蚀去除，从而使刻蚀停止层113下方的绝缘盖帽层104损伤较小，进而使形成的第一开口不容易露出栅极结构102，相应使得形成在第一开口中的源漏接触孔插塞120不容易与栅极结构102连接，这降低了源漏接触孔插塞120与栅极结构102发生桥接的概率，最终优化了半导体结构的电学性能。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例，衬底100为具有鳍部101的衬底100。在其他实施例中，形成的半导体结构还可以为平面结构，相应的，衬底上不具有鳍部。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
鳍部101用于后续提供鳍式场效应晶体管的沟道。
本实施例中，鳍部101与衬底100为一体型结构。在其他实施例中，鳍部也可以是外延生长于衬底上的半导体层，从而达到精确控制鳍部高度的目的。
因此，本实施例中，鳍部101的材料与衬底100的材料相同，鳍部101的材料为硅。在其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成鳍部的半导体材料，鳍部的材料也可以与衬底的材料不同。
栅极结构102，在半导体结构工作时用于开启或关闭沟道。
本实施例中，栅极结构102包括栅介质层(图中未示出)和位于栅介质层上的金属栅极层(图中未示出)。
栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，栅介质层的材料为HfO2。在其他实施例中，栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，金属栅极层的材料包括镁钨合金。其他实施例中，金属栅极层的材料包括W、Al、Cu、Ag、Au、Pt、Ni和Ti中的一种或多种。
其他实施例中，栅极结构还可以为多晶硅栅极结构。多晶硅栅极结构包括栅氧化层和位于栅氧化层上的多晶硅栅极层。
绝缘盖帽层104位于栅极结构102上。
绝缘盖帽层104在形成第一开口的过程中作为掩膜，使得第一开口不容易露出栅极结构102，后续在第一开口中形成源漏接触孔插塞，源漏接触孔插塞不与栅极结构102接触，降低源漏接触孔插塞与栅极结构102发生桥接的概率，使得半导体结构的电学性能得到提高。
本实施例中，绝缘盖帽层104的材料为介电材料。
具体的，绝缘盖帽层104的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，绝缘盖帽层104的材料包括氮化硅。
基底还包括，侧墙层105，位于栅极结构102的侧壁和绝缘盖帽层104的侧壁上。栅极接触孔插塞121形成在第二开口中，在形成第二开口的过程中，侧墙层105的被刻蚀速率小于待去除的栅极结构102上的绝缘盖帽层104的被刻蚀速率，使得形成的第二开口不易露出源漏连接层106，从而使得形成的栅极接触孔插塞121不易与源漏连接层106发生桥接，进而提高半导体结构的电学性能。
本实施例中，侧墙层105的材料为含C或含N的氮化硅。且含C或含N的氮化硅为低K材料，有利于降低栅极结构102侧壁上的寄生电容。
基底还包括：源漏掺杂区103，位于栅极结构102两侧的鳍部101中。
本实施例中，半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)，源漏掺杂区103为掺杂N型离子的碳化硅或磷化硅。本实施例通过在碳化硅或磷化硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。本实施例中，N型离子包括：磷、砷或锑。
其他实施例中，半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)。源漏掺杂区为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。本实施例中，P型离子包括：硼、镓或铟。
半导体结构还包括：隔离结构(图中未示出)，位于鳍部101露出的衬底100上，隔离结构覆盖鳍部101的部分侧壁。
隔离结构用于对相邻器件之间起到隔离作用。
隔离结构为绝缘材料。具体的隔离结构的材料可以为氧化硅、氮化硅和氮氧化硅中的一种或多种。本实施例中，隔离结构的材料为氧化硅。
源漏连接层106，位于栅极结构102之间的衬底100上，且源漏连接层106的顶面低于绝缘盖帽层104的顶面。源漏连接层106位于鳍部101上。具体的，源漏连接层106位于源漏掺杂区103上。
源漏连接层106用于将源漏接触孔插塞120和源漏掺杂区103电连接。
本实施例中，源漏连接层106的材料包括Co，Co的电阻率较低，有利于提高半导体结构的电学性能。其他实施例中，源漏连接层的材料还可以为Ru。
需要说明的是，源漏连接层106的顶面至栅极结构102顶面距离不宜过大。源漏接触孔插塞120是通过在第一开口中填充导电材料层形成的，栅极接触孔插塞121是通过在第二开口中填充导电材料层形成的。若源漏连接层106的顶面过低于栅极结构102的顶面时，也就是说第一开口的深宽比大于第二开口的深宽比时，同时在第一开口和第二开口中形成导电材料层的过程中，易导致第一开口中的导电材料层中存在孔洞(void)，相应的，源漏接触孔插塞120的形成质量不佳。若源漏连接层106的顶面过高于栅极结构102的顶面时，易导致栅极接触孔插塞121的形成质量不佳，在此不再赘述。本实施例中，源漏连接层106的顶面至栅极结构102顶面距离小于10纳米。
基底还包括形成在源漏连接层106底面、顶面和侧壁的阻挡层108。
阻挡层108用于阻挡源漏连接层106中的材料扩散至侧墙层105中，使得栅极接触孔插塞不易与源漏连接层106发生桥接，或者后续形成的源漏接触孔插塞不易与栅极结构102发生桥接，提高半导体结构的电学性能。
具体的，阻挡层108的材料包括TaN、Ta、Ti、TiN、ZrN和ZrTiN中的一种或多种。本实施例中，阻挡层108的材料为TaN。
刻蚀停止层113用于在形成第一开口的过程中保护绝缘盖帽层104，使得绝缘盖帽层104不易受到损伤，从而使得第一开口不易露出栅极结构102，进而后续形成的源漏接触孔插塞不易与栅极结构102发生桥接，优化半导体结构的电性性能。
刻蚀停止层113的材料为绝缘材料。
具体的，刻蚀停止层113的材料包括氮化铝、二氧化钛和氮化硼中的一种或多种。本实施例中，刻蚀停止层113的材料包括氮化铝。
需要说明的是，刻蚀停止层113不宜过厚也不宜过薄。若刻蚀停止层113过厚，需要花费过多的工艺时间来形成刻蚀停止层113，导致工艺缺陷难以控制。若刻蚀停止层113过薄，在后续形成第一开口的过程中，刻蚀停止层113易被去除，从而导致刻蚀停止层113下方的绝缘盖帽层104在形成第一开口的过程中损伤较大，导致第一开口易露出栅极结构102，进而后续形成的源漏接触孔插塞易与栅极结构102连接，导致半导体结构的电学性能不佳。本实施例中，刻蚀停止层113的厚度为1纳米至5纳米。
半导体结构还包括：栅极接触孔插塞121，位于栅极结构102上，且与栅极结构102接触。
栅极接触孔插塞121用于与栅极结构102电连接。
栅极接触孔插塞121是通过刻蚀栅极结构102上刻蚀停止层113和绝缘盖帽层104，形成第二开口，在第二开口中填充导电材料层形成的。
栅极接触孔插塞121的材料包括：Co或Ru。
本实施例中，栅极接触孔插塞121形成在鳍部101上方。
栅极接触孔插塞121形成在鳍部101上方的意思是，栅极接触孔插塞121与鳍部101上方的栅极结构102连接，与传统的栅极接触孔插塞121位于隔离区域的栅极结构102上方相比，本发明实施例半导体结构更加紧凑，节省了半导体结构的面积。
源漏介电层114在形成第二开口的过程中，源漏介电层114的被刻蚀速率小于绝缘盖帽层104的被刻蚀速率，源漏介电层114的被刻蚀速率小于刻蚀停止层113的被刻蚀速率。源漏介电层114受损程度较小，从而第二开口不易露出源漏连接层106，在第二开口中形成的栅极接触孔插塞120不容易与源漏连接层106接触，降低了栅极接触孔插塞120与源漏连接层106发生桥接的概率。
本实施例中，源漏介电层114的材料为碳化硅。
半导体结构还包括第一层间介质层115，位于绝缘盖帽104和源漏介电层114上。第一层间介质层115覆盖源漏接触孔插塞120和栅极接触孔插塞121的部分侧壁。
第一层间介质层115用于电隔离源漏接触孔插塞120和栅极接触孔插塞121。
本实施例中，第一层间介质层115的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一层间介质层115的工艺难度和工艺成本。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构上的绝缘盖帽层以及位于所述栅极结构之间所述衬底上的源漏连接层，所述源漏连接层的顶面低于所述绝缘盖帽层的顶面；
在所述绝缘盖帽层上形成刻蚀停止层；
在所述源漏连接层上形成源漏介电层；
采用第一刻蚀工艺去除所述源漏连接层上的所述源漏介电层，形成第一开口；在所述第一刻蚀工艺中，所述绝缘盖帽层的被刻蚀速率小于源漏介电层的被刻蚀速率，且刻蚀停止层的被刻蚀速率小于绝缘盖帽层的被刻蚀速率；
在所述第一开口中形成源漏接触孔插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀停止层的厚度为1纳米至5纳米。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀停止层的材料包括氮化铝、二氧化钛和氮化硼中的一种或多种。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源漏介电层在所述刻蚀停止层之后形成；
所述半导体结构的形成方法包括：在形成所述刻蚀停止层之前，在所述绝缘盖帽层之间的所述源漏连接层上形成牺牲层，所述牺牲层露出所述绝缘盖帽层的顶面；
形成刻蚀停止层的步骤包括：刻蚀部分厚度的所述绝缘盖帽层，形成由绝缘盖帽层和牺牲层围成的第一凹槽；在所述第一凹槽和牺牲层上保形覆盖刻蚀停止材料层；去除露出所述第一凹槽的刻蚀停止材料层，位于所述第一凹槽中剩余的所述刻蚀停止材料层作为刻蚀停止层；
形成源漏介电层的步骤包括：去除所述刻蚀停止层之间的所述牺牲层，形成沟槽；在所述沟槽中形成源漏介电材料层；去除露出所述沟槽的所述源漏介电材料层，位于所述沟槽中剩余的所述源漏介电材料层作为源漏介电层；
或者，所述刻蚀停止层在所述源漏介电层之后形成；
形成源漏介电层的步骤包括：在所述绝缘盖帽层之间的所述源漏连接层上形成源漏介电材料层，去除高于所述绝缘盖帽层的所述源漏介电材料层，位于所述绝缘盖帽层之间所述源漏连接层上剩余的所述源漏介电材料层作为源漏介电层；
形成刻蚀停止层的步骤包括：刻蚀部分厚度的所述绝缘盖帽层，形成由绝缘盖帽层和源漏介电层围成的第二凹槽；在所述第二凹槽和源漏介电层上保形覆盖刻蚀停止材料层；去除露出所述第二凹槽的刻蚀停止材料层，位于所述第二凹槽中剩余的所述刻蚀停止材料层作为刻蚀停止层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者物理气相沉积工艺形成所述刻蚀停止材料层。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，采用化学机械研磨工艺去除露出所述第一凹槽的刻蚀停止材料层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺为干法刻蚀工艺。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺的工艺参数包括：刻蚀气体包括CHF3、C4F6、C4F8和CH2F2中的一种或多种，载气为Ar，辅助气体包括H2和O2，腔室压强为5mToor至200mToor，功率为50W至500W，偏置电压为0至200V。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源漏介电层的材料为碳化硅。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述绝缘盖帽层的材料为氮化硅。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，采用第二刻蚀工艺刻蚀所述栅极结构上的所述刻蚀停止层和绝缘盖帽层，形成露出所述栅极结构的第二开口；在所述第二刻蚀工艺中，所述源漏介电层的被刻蚀速率小于所述刻蚀停止层的被刻蚀速率，且所述源漏介电层的被刻蚀速率小于所述绝缘盖帽层的被刻蚀速率；
所述半导体结构的形成方法还包括：在所述第二开口中形成栅极接触孔插塞。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺为干法刻蚀工艺。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺的工艺参数包括：刻蚀气体包括CH3F；载气为Ar；辅助气体包括O2；腔室压强为5mToor至200mToor；功率为50W至500W；偏置电压为0至200V。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，所述衬底为具有鳍部的衬底；
所述栅极结构横跨所述鳍部，且所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；
形成所述栅极接触孔插塞的步骤中：所述栅极接触孔插塞形成在所述鳍部上方。
15.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构上的绝缘盖帽层以及位于所述栅极结构之间所述衬底上的源漏连接层；
刻蚀停止层，位于所述绝缘盖帽层上；
源漏介电层，位于所述刻蚀停止层之间的所述源漏连接层上；
源漏接触孔插塞，位于所述源漏连接层上，且与所述源漏连接层连接。
16.如权利要求15所述的半导体结构，其特征在于，所述刻蚀停止层的材料包括氮化铝、二氧化钛和氮化硼中的一种或多种。
17.如权利要求15所述的半导体结构，其特征在于，所述刻蚀停止层的厚度为1纳米至5纳米。
18.如权利要求15所述的半导体结构，其特征在于，所述绝缘盖帽层的材料为氮化硅。
19.如权利要求15所述的半导体结构，其特征在于，所述源漏介电层的材料为碳化硅。
20.如权利要求15所述的半导体结构，其特征在于，
所述衬底为具有鳍部的衬底；
所述栅极结构横跨在所述鳍部上，且所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；
所述半导体结构还包括：栅极接触孔插塞，位于所述栅极结构上，且与所述栅极结构接触；所述栅极接触孔插塞位于所述鳍部上方。
CN201910359224.4A 2019-04-30 半导体结构及其形成方法 Active CN111863723B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910359224.4A CN111863723B (zh) 2019-04-30 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910359224.4A CN111863723B (zh) 2019-04-30 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN111863723A true CN111863723A (zh) 2020-10-30
CN111863723B CN111863723B (zh) 2024-05-31

Family

ID=

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116648071A (zh) * 2023-07-27 2023-08-25 上海领耐半导体技术有限公司 组对结构非易失性存储器及其制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915386A (zh) * 2013-01-08 2014-07-09 中芯国际集成电路制造(上海)有限公司 Cmos晶体管及其形成方法
CN108321089A (zh) * 2017-01-17 2018-07-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108666270A (zh) * 2017-03-29 2018-10-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108695257A (zh) * 2017-04-06 2018-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109309053A (zh) * 2017-07-26 2019-02-05 中芯国际集成电路制造（天津）有限公司 半导体器件及形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103915386A (zh) * 2013-01-08 2014-07-09 中芯国际集成电路制造(上海)有限公司 Cmos晶体管及其形成方法
CN108321089A (zh) * 2017-01-17 2018-07-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108666270A (zh) * 2017-03-29 2018-10-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108695257A (zh) * 2017-04-06 2018-10-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109309053A (zh) * 2017-07-26 2019-02-05 中芯国际集成电路制造（天津）有限公司 半导体器件及形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116648071A (zh) * 2023-07-27 2023-08-25 上海领耐半导体技术有限公司 组对结构非易失性存储器及其制作方法
CN116648071B (zh) * 2023-07-27 2023-10-20 上海领耐半导体技术有限公司 组对结构非易失性存储器及其制作方法

Similar Documents

Publication Publication Date Title
CN106373924B (zh) 半导体结构的形成方法
CN109148278B (zh) 半导体结构及其形成方法
CN109390235B (zh) 半导体结构及其形成方法
CN111863711B (zh) 半导体结构及其形成方法
CN112151380B (zh) 半导体结构及其形成方法
CN111863933B (zh) 半导体结构及其形成方法
CN109545734B (zh) 半导体结构及其形成方法
CN113809011B (zh) 半导体结构及其形成方法
CN111863723B (zh) 半导体结构及其形成方法
CN112151605B (zh) 半导体结构及其形成方法
CN114695547A (zh) 半导体结构及其形成方法
CN114121796A (zh) 半导体结构及其形成方法
KR20210148931A (ko) 패턴 게이트를 갖는 반도체 금속 산화물 트랜지스터 및 이를 형성하는 방법
CN111863723A (zh) 半导体结构及其形成方法
CN107170685B (zh) 鳍式晶体管的形成方法
CN112310198B (zh) 半导体结构及其形成方法
CN113451133B (zh) 半导体结构及其形成方法
CN113838806B (zh) 半导体结构及其形成方法
CN111627854B (zh) 半导体结构及其形成方法
US11011608B2 (en) Semiconductor structure and method for forming the same
CN114068394B (zh) 半导体结构的形成方法
CN111554636B (zh) 半导体结构及其形成方法
CN110875255B (zh) 半导体器件及其形成方法
CN112309859B (zh) 半导体结构及其形成方法
CN114664818A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant