CN116648071A - 组对结构非易失性存储器及其制作方法 - Google Patents
组对结构非易失性存储器及其制作方法 Download PDFInfo
- Publication number
- CN116648071A CN116648071A CN202310926358.6A CN202310926358A CN116648071A CN 116648071 A CN116648071 A CN 116648071A CN 202310926358 A CN202310926358 A CN 202310926358A CN 116648071 A CN116648071 A CN 116648071A
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- layer
- forming
- bit line
- contact plug
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 198
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 230000004888 barrier function Effects 0.000 claims abstract description 66
- 238000005530 etching Methods 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 37
- 230000008569 process Effects 0.000 claims abstract description 12
- 238000002955 isolation Methods 0.000 claims description 23
- 230000000903 blocking effect Effects 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 14
- 239000005368 silicate glass Substances 0.000 claims description 9
- 229910052731 fluorine Inorganic materials 0.000 claims description 5
- 239000011737 fluorine Substances 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 125000001153 fluoro group Chemical group F* 0.000 claims 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5386—Geometry or layout of the interconnection structure
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种组对结构非易失性存储器的制作方法。该制作方法包括：在基底上的第二介电层中形成第一位线，第一位线与第一存储管的第二源漏区电连接，第二介电层中的第一阻挡层至少包覆第一位线的侧壁；在第二介电层上的第四介电层中形成第二凹槽，第二凹槽内覆盖有第二阻挡层；在第二凹槽底面的第二阻挡层中形成开口；从开口向下自对准刻蚀第二介电层形成第二通孔，在刻蚀形成第二通孔的过程中，第一阻挡层限定第二通孔的侧壁形成位置，第二通孔露出第一阻挡层的部分侧壁；在第二通孔内形成第二导电柱以及在第二凹槽内形成第二位线，第二位线与第二存储管的第二源漏区电连接。本发明还提供一种组对结构非易失性存储器。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种组对结构非易失性存储器及其制作方法。
背景技术
非易失性存储器由于具有使存入的数据在断电后也不会消失的优点，因此成为个人计算机和电子设备所广泛采用的一种存储器元件。
随着非易失性存储器的发展，半导体的生产工艺取得了巨大的进步。但是由于计算机和电子设备等的小型化发展，对缩小非易失性存储器的尺寸提出了更高的要求。
发明内容
本发明的目的之一是提供一种组对结构非易失性存储器及其制作方法，可以缩小组对结构非易失性存储器的组对存储单元对应的两条位线之间的间距，进而可以缩小组对结构非易失性存储器的尺寸。
为了实现上述目的，本发明一方面提供一种组对结构非易失性存储器的制作方法。所述组对结构非易失性存储器包括组对存储单元，所述组对存储单元包括第一存储管和第二存储管，所述第一存储管的第一源漏区与所述第二存储管的第一源漏区相连接。所述组对结构非易失性存储器的制作方法包括：
提供基底，所述基底包括有源区，所述有源区包括所述第一存储管的第二源漏区以及所述第二存储管的第二源漏区；
在所述基底上形成第二介电层，所述第二介电层中形成有第一位线，所述第一位线与所述第一存储管的第二源漏区电连接，所述第一位线与所述第二介电层之间形成有第一阻挡层，所述第一阻挡层至少包覆所述第一位线的侧壁；
在所述第二介电层上形成第四介电层；
在所述第四介电层中形成有第二凹槽，所述第二凹槽内形成有第二阻挡层，所述第二阻挡层保形地覆盖所述第二凹槽的内表面；
在所述第二凹槽的底面的所述第二阻挡层中形成开口；
从所述开口向下自对准刻蚀所述第二介电层形成第二通孔，在刻蚀形成所述第二通孔的过程中，所述第一阻挡层限定所述第二通孔的侧壁形成位置，所述第二通孔露出所述第一阻挡层的部分侧壁；以及
在所述第二通孔内形成第二导电柱以及在所述第二凹槽内形成第二位线，所述第二位线通过所述第二导电柱与所述第二存储管的第二源漏区电连接。
可选的，组对结构非易失性存储器的制作方法还包括：在所述基底上形成第二介电层之前，在所述基底上形成第一介电层；在所述第一介电层中形成第一接触插塞和第二接触插塞，所述第一接触插塞与所述第一存储管的第二源漏区电连接，所述第二接触插塞与所述第二存储管的第二源漏区电连接；其中，所述第一位线与所述第一接触插塞位置对应，且所述第一位线通过所述第一接触插塞与所述第一存储管的第二源漏区连接；所述第二凹槽和所述第二通孔均与所述第二接触插塞位置对应，所述第二导电柱与所述第二接触插塞连接。
可选的，在所述基底上形成第二介电层的方法包括：在所述第一介电层上形成第二介电层，所述第二介电层覆盖所述第一介电层、所述第一接触插塞和所述第二接触插塞；在所述第二介电层中形成第一凹槽，所述第一凹槽内形成有第一阻挡层，所述第一阻挡层至少保形地覆盖所述第一凹槽的侧壁；以及在所述第一凹槽内形成第一位线，所述第一位线与所述第一接触插塞电连接。
可选的，组对结构非易失性存储器的制作方法还包括：在所述第一介电层中形成第一接触插塞和第二接触插塞之后、在所述基底上形成第二介电层之前，在所述第一介电层上形成第一刻蚀停止层；其中，刻蚀所述第二介电层形成所述第一凹槽时，刻蚀停止在所述第一刻蚀停止层表面。
可选的，组对结构非易失性存储器的制作方法还包括：在所述基底上形成第二介电层之后、在所述第二介电层上形成第四介电层之前，在所述第二介电层上形成第三介电层，所述第三介电层覆盖所述第二介电层、所述第一位线和所述第一阻挡层；在所述第三介电层上形成第二刻蚀停止层，所述第二刻蚀停止层覆盖所述第三介电层；其中，在刻蚀所述第四介电层形成所述第二凹槽时，刻蚀停止在所述第二刻蚀停止层的表面上。
可选的，所述第二介电层和所述第一刻蚀停止层的刻蚀选择比以及所述第四介电层与所述第二刻蚀停止层的刻蚀选择比均在3：1~5：1的范围内。
可选的，所述组对结构非易失性存储器包括阵列排布的多个组对存储单元；所述基底包括多个沿第一方向延伸的所述有源区；所述第二介电层中的所述第一位线的数量为多个，多条所述第一位线均沿第一方向延伸；所述从所述开口向下自对准刻蚀所述第二介电层形成第二通孔的步骤中，相邻两条第一位线侧壁上的所述第一阻挡层共同限定一个所述第二通孔的形成位置，所述第二导电柱的侧壁与所述相邻两条第一位线侧壁上的第一阻挡层均相贴。
本发明的另一方面还提供一种组对结构非易失性存储器。所述组对结构非易失性存储器包括组对存储单元，所述组对存储单元包括第一存储管和第二存储管，所述第一存储管的第一源漏区与所述第二存储管的第一源漏区相连接。所述组对结构非易失性存储器包括：基底，所述基底包括有源区，所述有源区包括所述第一存储管的第二源漏区以及所述第二存储管的第二源漏区；第二介电层，位于所述基底上；第一位线，形成在所述第二介电层中，与所述第一存储管的第二源漏区电连接；第一阻挡层，位于所述第一位线与所述第二介电层之间，至少包覆所述第一位线的侧壁；第四介电层，形成在所述第二介电层上，所述第四介电层中形成有第二凹槽；第二阻挡层，保形地覆盖所述第二凹槽的部分内表面，且在所述第二凹槽的底面具有开口；第二通孔，与所述开口相对准，贯穿所述第二介电层；第二导电柱，填充于所述第二通孔内且与所述第二存储管的第二源漏区电连接，所述第二导电柱的侧壁与所述第一阻挡层的侧壁相贴；以及第二位线，填充于所述第二凹槽内且与所述第二导电柱连接。
可选的，所述组对结构非易失性存储器包括阵列排布的多个组对存储单元；所述基底包括多个有源区，多个所述有源区之间通过隔离结构隔离；多个所述有源区沿第一方向延伸；所述第一位线和所述第二位线的数量均为多条且均沿所述第一方向延伸；一条所述第一位线电连接一所述有源区的所有所述第一存储管的第二源漏区，一条所述第二位线电连接一所述有源区的所有所述第二存储管的第二源漏区。
可选的，一个所述第二导电柱位于相邻两条第一位线之间，且所述第二导电柱的侧壁与所述相邻两条第一位线的侧壁上的第一阻挡层均相贴。
可选的，组对结构非易失性存储器还包括：第一介电层，位于所述基底和所述第二介电层之间；第一接触插塞，形成在所述第一介电层中，与所述第一位线以及所述第一存储管的第二源漏区电连接；以及第二接触插塞，形成在所述第一介电层中，与所述第二导电柱以及所述第二存储管的第二源漏区电连接。
可选的，所述第一接触插塞和所述第二接触插塞均部分位于所述有源区上方且部分延伸至所述有源区侧边的隔离结构上方。
可选的，所述第一接触插塞和所述第二接触插塞的横截面均为长条状且沿所述有源区的延伸方向的垂向伸长。
可选的，组对结构非易失性存储器还包括：第一刻蚀停止层，位于所述第一介电层和所述第二介电层之间；第一导电柱，贯穿所述第一刻蚀停止层，电连接所述第一接触插塞和所述第一位线；第二刻蚀停止层，位于所述第二介电层和所述第四介电层之间；以及第三介电层，位于所述第二介电层和所述第二刻蚀停止层之间；其中，所述第二导电柱贯穿所述第二刻蚀停止层、所述第三介电层、所述第二介电层和所述第一刻蚀停止层。
可选的，所述第一导电柱和所述第二导电柱的横截面形状均为正方形、长方形或圆形。
可选的，所述第二介电层和所述第四介电层的材料为掺氟的硅酸盐玻璃。
可选的，所述第一阻挡层和所述第二阻挡层的厚度在10nm~50nm的范围内。
可选的，在所述组对结构非易失性存储器的俯视面内，同一所述组对存储单元连接的所述第一位线与所述第二位线相接或交叠。
本申请的组对结构非易失性存储器及其制作方法中，第一位线和第二位线分别设置在第第二介电层中以及位于第二介电层上的第四介电层中，第二通孔的形成位置由第一位线侧壁上的第一阻挡层和第四介电层中的第二阻挡层共同限定，第二通孔自对准于第一位线，第二导电柱填充在第二通孔内，第二位线位于第二导电柱的正上方，从而第二导电柱和第二位线自对准于第一位线，与第一位线和第二位线间隔设置在同一介电层中的技术方案相比，可以在不缩小位线线宽的情况下、以及在选中位线与非选中位线之间绝缘距离也可以得到保证的情况下，缩短第一位线和第二位线之间的间距，例如在组对结构非易失性存储器的俯视面内，第一位线和第二位线可以相接甚至交叠，进而可以缩小存储单元对应连接的位线占用的面积，缩小组对结构非易失性存储器的尺寸，使得组对结构非易失性存储器可随着工艺技术的迭代持续微缩。
附图说明
图1为现有的一种组对结构非易失性存储器的布局图。
图2为本发明一实施例提供的组对结构非易失性存储器的俯视图。
图3为本发明一实施例提供的组对结构非易失性存储器的未显示位线的俯视图。
图4为图2所示的组对结构非易失性存储器沿AB线所示位置的剖面示意图。
图5为图2所示的组对结构非易失性存储器沿CD线所示位置的剖面示意图。
图6为本发明一实施例提供的组对结构非易失性存储器的制作方法的流程图。
图7至图15为本发明一实施例提供的组对结构非易失性存储器的制作方法的分步骤结构示意图。
附图标记说明：（图1）100-组对存储单元；101、102、103-源漏区；
（图2至图15）200-组对存储单元；200a-第一存储管；200b-第二存储管；201-有源区；201a-第一存储管的第二源漏区；201b-第二存储管的第二源漏区；201c-第一源漏区；202-隔离结构；203-第一介电层；204-第一接触插塞；205-第二接触插塞；206-第一刻蚀停止层；207-第二介电层；208-第一凹槽；209-第一阻挡层；210-第一位线；211-第一导电柱；211a-第一通孔；212-第三介电层；213-第二刻蚀停止层；214-第四介电层；215-第二凹槽；216-第二阻挡层；217-第二通孔；218-第二位线；219-第二导电柱。
具体实施方式
图1为现有的一种组对结构非易失性存储器的布局图。如图1所示，该组对结构非易失性存储器包括阵列排布的多个组对存储单元100。每个组对存储单元100包括组对的第一存储管和第二存储管，同一组对存储单元的第一存储管和第二存储管共用一源漏区103且通过该源漏区103相连接，第一存储管的另一源漏区101和第二存储管的另一源漏区102分别与两条平行的位线（BL）连接，该两条平行的位线在同一介电层中间隔排布。
其中，在对该组对结构非易失性存储器的组对存储单元（此时为选中组对存储单元）的一个存储管进行数据编程或数据读取时，另一个作为选择管。在该组对结构非易失性存储器的擦除（Erase）或编程（Program）操作过程中，选中组对存储单元对应连接的两条位线的电压一致；在读取（Read）操作过程中，选中组对存储单元对应连接的两条位线的电压差在1V~2V之间。由于在擦除、编程和读取操作过程中组对存储单元对应连接的两条位线之间的电压差较小，从而使两条位线之间避免电压击穿的隔离距离要求大为缩短，为缩小两条位线之间的距离创造了条件，即才允许缩小两条位线之间的距离。
本申请提供一种组对结构非易失性存储器及其制作方法，可以缩小组对结构非易失性存储器的组对存储单元对应连接的两条位线之间的间距，进而可以缩小组对结构非易失性存储器的尺寸。
以下结合附图和具体实施例对本发明提出的组对结构非易失性存储器及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图2为本发明一实施例提供的组对结构非易失性存储器的俯视图。图3为本发明一实施例提供的组对结构非易失性存储器的未显示位线的俯视图。图4为图2所示的组对结构非易失性存储器沿AB线所示位置的剖面示意图。图5为图2所示的组对结构非易失性存储器沿CD线所示位置的剖面示意图。
参考图2至图5所示，本实施例提供的组对结构非易失性存储器具有组对存储单元200，所述组对存储单元200包括第一存储管200a和第二存储管200b，所述第一存储管200a的第一源漏区与所述第二存储管200b的第一源漏区相连接。
参考图2至图5所示，所述组对结构非易失性存储器包括：
基底，所述基底包括有源区201，所述有源区201包括所述第一存储管的第二源漏区201a以及所述第二存储管的第二源漏区201b；
第二介电层207，位于基底上；
第一位线210，形成在所述第二介电层207中，与所述第一存储管的第二源漏区201a电连接；
第一阻挡层209，位于所述第一位线210与所述第二介电层207之间，至少包覆所述第一位线210的侧壁；
第四介电层214，形成在所述第二介电层207上，所述第四介电层214中形成有第二凹槽215；
第二阻挡层216，保形地覆盖所述第二凹槽215的部分内表面，且在所述第二凹槽215的底面具有开口；
第二通孔217，与所述开口相对准，贯穿所述第二介电层207；
第二导电柱219，填充于所述第二通孔217内且与所述第二存储管的第二源漏区201b电连接，所述第二导电柱219的侧壁与所述第一阻挡层209的侧壁相贴；以及
第二位线218，填充于所述第二凹槽215内且与所述第二导电柱219连接。
本实施例中，在对同一组对存储单元200内的第一存储管和第二存储管中的一个进行数据编程或数据读取时，另一个作为选择管。
具体的，如图2至图5所示，所述组对结构非易失性存储器包括阵列排布的多个组对存储单元200。所述基底可以包括多个有源区201，多个有源区201均可以沿第一方向（即图3的X方向）延伸，多个所述有源区201之间通过隔离结构202隔离。所述隔离结构202可以为浅沟槽隔离结构。
参考图2和图3所示，每个有源区201包括组对存储单元200的第一存储管和第二存储管的第一源漏区201c，示例性的，同一组对存储单元200的第一存储管和第二存储管共用一第一源漏区201c，如此有助于缩小组对存储单元200的面积。
需要说明的是，所述有源区201的基底上形成有多个栅极结构（图中未示出），存储管的第一源漏区和第二源漏区分别位于其栅极结构的两侧。
本实施例中，有源区201的宽度（图3中Y方向的尺寸）在70nm~120nm的范围内，如此可以维持较大的读取电流，提高读取速度。
参考图2和图3所示，同一有源区201上的组对存储单元200为同一列的组对存储单元，列方向即X方向。行方向（即图3的Y方向）与列方向垂直，同一行的组对存储单元200的第一存储管的栅极结构可以连接同一条字线（WL），同一行的组对存储单元200的第二存储管的栅极结构可以连接同一条字线，从而一个组对存储单元200对应连接两条字线。所述字线可以沿行方向延伸。
所述组对结构非易失性存储器中，结合图2和图3所示，第一位线210和第二位线218的数量均为多条且均沿第一方向延伸，一条第一位线210电连接一个有源区201的所有第一存储管的第二源漏区201a，一条第二位线218电连接一个有源区201的所有第二存储管的第二源漏区201b。本实施例中，一个组对存储单元200对应连接一条第一位线210和一条第二位线218。
如图4和图5所示，所述的组对结构非易失性存储器还包括第一介电层203、第一接触插塞204和第二接触插塞205。第一介电层203位于所述基底和所述第二介电层207之间。第一接触插塞204和第二接触插塞205形成在第一介电层203中。示例性的，第一接触插塞204和第二接触插塞205的数量为多个，一个第一接触插塞204与一条第一位线210以及一个第一存储管的第二源漏区201a电连接，一个第二接触插塞205与一个第二导电柱219以及一个第二存储管的第二源漏区201b电连接。
如图4和图5所示，本实施例中，第二介电层207中形成有多个第一凹槽208，第一阻挡层209保形地覆盖第一凹槽208的侧壁以及部分底面，第一阻挡层209限定了第一位线210的形成空间，多条第一位线210分别填充在多个第一凹槽208内，第一阻挡层209可以包覆第一位线210的侧壁和部分底面。
所述第一介电层203和所述第二介电层207之间形成有第一刻蚀停止层206。第一凹槽208底面具有第一通孔211a，第一通孔211a贯穿第一刻蚀停止层206。第一通孔211a内形成有第一导电柱211，第一导电柱211贯穿所述第一刻蚀停止层206，且电连接所述第一接触插塞204和所述第一位线210。
需要说明的是，本实施例中，第一凹槽208贯穿第二介电层207，在刻蚀第二介电层207形成第一凹槽208时，刻蚀停止在第一刻蚀层206的表面上，以保护下方的第一接触插塞204。
参考图4和图5所示，在所述第二介电层207上形成有第四介电层214，第四介电层214中形成有第二凹槽215，第二阻挡层216保形地覆盖第二凹槽215的部分内表面且在第二凹槽215的底面具有开口，第二位线218填充于第二凹槽215内。
所述第二介电层207和所述第四介电层214之间形成有第二刻蚀停止层213，在刻蚀第四介电层214形成第二凹槽215的过程中，刻蚀停止在第二刻蚀停止层213的表面上，以保护第二刻蚀停止层213的材料层。
本实施例中，在第二介电层207和第二刻蚀停止层213之间还可以设置有第三介电层212，设置第三介电层212有利于隔离位于上层的第二位线218和位于下层的第一位线210。
如图5所示，第二通孔217与第二凹槽215底面的第二阻挡层216的开口相对准，第二通孔217贯穿第二刻蚀停止层216、第三介电层212、第二介电层207和第一刻蚀停止层206。
第二导电柱219填充于第二通孔217内且与第二存储管的第二源漏区201b电连接，第二导电柱219的侧壁与第一阻挡层209的侧壁相贴。具体的，第二导电柱219贯穿第二刻蚀停止层213、第三介电层212、第二介电层207和第一刻蚀停止层206以与第二接触插塞205电连接。
参考图2、图3、图4和图5所示，所述第一接触插塞204和所述第二接触插塞205均可以部分位于所述有源区201上方且部分延伸至所述有源区201侧边的隔离结构202上方，如此可以增加接触插塞（包括第一接触插塞204和第二接触插塞205）与有源区201的接触面积，以及增加导电柱（包括第一导电柱211和第二导电柱219）的着陆（landing）面积，增加接触插塞与导电柱的接触面积，有利于减小位线与有源区之间的接触电阻，提高存储器的性能。
参考图2至图5所示，示例性的，第一接触插塞204和第二接触插塞205均可以为长条状且沿有源区201的延伸方向的垂向（即图2和图3的Y方向）伸长，但不限于此。
本实施例中，第一介电层203与隔离结构202的材料（例如隔离结构202中的氧化物）的刻蚀选择比范围为5：1~10：1，如此可以保证在刻蚀第一介电层203形成接触插塞的过程中，刻蚀可以停止在隔离结构202上。第一介电层203的材料例如为掺硼磷的硅酸盐玻璃（BPSG）或掺磷的硅酸盐玻璃（PSG），但不限于此。
参考图2和图3所示，所述第一导电柱211和所述第二导电柱219的横截面形状均可以为正方形，但不限于此。在一些实施例中，第一导电柱211和第二导电柱219的横截面形状也可以为长条形如长方形等，如此可以增加导电柱与接触插塞之间的接触面积，减小位线与有源区之间的接触电阻。在一些实施例中，第一导电柱211和第二导电柱219的横截面形状还可以为圆形等。
本实施例中，第二介电层207和第四介电层214的材料可以为掺氟的硅酸盐玻璃（FSG），如此可以增加介电层的机械和绝缘性能，但不限于此。第二介电层207和第四介电层214的材料还可以是本领域公知的其它介电材料。
参考图2所示，在所述组对结构非易失性存储器的俯视面内，同一所述组对存储单元200连接的第一位线210与第二位线218可以相接或交叠，如此可以有效的缩小同一组对存储单元对应的两根位线占用的面积。
如图5所示，相邻两条第一位线210的侧壁上的第一阻挡层209共同限定一个第二通孔217的位置，一个第二导电柱219位于相邻两条第一位线210之间，且所述第二导电柱219的侧壁与所述相邻两条第一位线210的侧壁上的第一阻挡层209均相贴。由于第二位线218位于第二导电柱219的正上方且与第二导电柱219连接，第二导电柱219的侧壁与相邻两条第一位线210的侧壁上的第一阻挡层209均相贴，可以缩小第二位线218与相邻两条第一位线210之间的距离。示例性的，本实施例中，相邻两条第一位线210的间距为56nm~84nm。
本实施例中，第一阻挡层209和第二阻挡层216的材料均可以为氮化硅，第一阻挡层209和第二阻挡层216的厚度可以在10nm~50nm的范围内，如此在存储器的操作过程中，可以保证选中位线与非选中位线之间可以承受较高的电压差而不被击穿，实现高压电压差的绝缘，示例性的，可以承受编程操作时选中位线和非选中位线之间约4.5V~8.5V的电压差。
本实施例还提供一种组对结构非易失性存储器的制作方法。所述组对结构非易失性存储器的制作方法可以用于制作上述组对结构非易失性存储器。
参考图2至图5所示，组对结构非易失性存储器包括组对存储单元200，所述组对存储单元200包括第一存储管200a和第二存储管200b，所述第一存储管200a的第一源漏区与所述第二存储管200b的第一源漏区相连接。图6为本发明一实施例提供的组对结构非易失性存储器的制作方法的流程图。如图6所示，所述组对结构非易失性存储器的制作方法包括：
S1，提供基底，所述基底包括有源区，所述有源区包括所述第一存储管的第二源漏区以及所述第二存储管的第二源漏区；
S2，在所述基底上形成第二介电层，所述第二介电层中形成有第一位线，所述第一位线与所述第一存储管的第二源漏区电连接，所述第一位线与所述第二介电层之间形成有第一阻挡层，所述第一阻挡层至少包覆所述第一位线的侧壁；
S3，在所述第二介电层上形成第四介电层；
S4，在所述第四介电层中形成有第二凹槽，所述第二凹槽内形成有第二阻挡层，所述第二阻挡层保形地覆盖所述第二凹槽的内表面；
S5，在所述第二凹槽的底面的所述第二阻挡层中形成开口；
S5，从所述开口向下自对准刻蚀所述第二介电层形成第二通孔，在刻蚀形成所述第二通孔的过程中，所述第一阻挡层限定所述第二通孔的侧壁形成位置，所述第二通孔露出所述第一阻挡层的部分侧壁；以及
S6，在所述第二通孔内形成第二导电柱以及在所述第二凹槽内形成第二位线，所述第二位线通过所述第二导电柱与所述第二存储管的第二源漏区电连接。
图7至图15为本发明一实施例提供的组对结构非易失性存储器的制作方法的分步骤结构示意图。以下结合图2至图5、图6、以及图7至图15对本实施例的组对结构非易失性存储器的制作方法进行说明。需要说明的是，图7至图12为图2中AB线所示位置的过程剖面示意图，图8至图15为图2中CD线所示位置的过程剖面示意图。
参考图2和图3所示，所述组对结构非易失性存储器包括阵列排布的多个组对存储单元200。
参考图2、图3和图7所示，提供的基底可以包括多个有源区201，多个有源区201均可以沿第一方向（图3的X方向）延伸，多个所述有源区201之间通过隔离结构202隔离。所述隔离结构202可以为浅沟槽隔离结构。
参考图2和图3所示，每个有源区201包括组对存储单元200的第一存储管和第二存储管共用的第一源漏区201c。同一有源区201上的组对存储单元200为同一列的组对存储单元，列方向即X方向。
本实施例中，基底可以为硅基底。在其它实施例中，基底还可以是锗基底、硅锗基底、绝缘体上硅 (Silicon On Insulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI )等，基底中还可以根据设计需求注入一定的掺杂粒子以改变电学参数。
如图8所示，在基底上形成第一介电层203，第一介电层203覆盖有源区以及隔离结构202。
参考图4、图5和图9所示，在所述第一介电层203中形成第一接触插塞204和第二接触插塞205，第一接触插塞204与第一存储管的第二源漏区201a电连接，第二接触插塞205与第二存储管的第二源漏区201b电连接。本实施例中，第一介电层203中的第一接触插塞204和第二接触插塞205的数量均可以为多个。
在第一介电层203中形成第一接触插塞204和第二接触插塞205的方法可以包括：在第一介电层203中刻蚀形成多个盲孔，所述盲孔的底部露出第一存储管的第二源漏区201a或第二存储管的第二源漏区201b；在所述多个盲孔中填充导电材料形成多个第一接触插塞204和多个第二接触插塞205。
本实施例中，参考图4、图5和图9所示，所述第一接触插塞204和所述第二接触插塞205均可以部分位于所述有源区201上方且部分延伸至所述有源区201侧边的隔离结构202上方，如此可以增加接触插塞（包括第一接触插塞204和第二接触插塞205）与有源区201的接触面积，以及增加接触插塞与后续形成的导电柱的接触面积，有利于减小位线与有源区之间的接触电阻，提高存储器的性能。示例性的，第一接触插塞204和第二接触插塞205均可以为长条状且沿有源区201的延伸方向的垂向伸长。
为了确保在刻蚀形成多个盲孔的过程中，保护隔离结构202和有源区201，第一介电层203和隔离结构202（具体为隔离结构202的氧化物）的刻蚀选择比范围为5：1~10：1，但不限于此。示例性的，第一介电层203的材料为掺硼磷的硅酸盐玻璃（BPSG）或掺磷的硅酸盐玻璃（PSG），隔离结构202的氧化物为无掺杂的氧化硅。
参考图10所示，在所述基底上形成第二介电层207。本实施例中，在形成第二介电层207之前，在第一介电层203上形成第一刻蚀停止层206，所述第一刻蚀停止层206和第二介电层207覆盖所述第一介电层203、第一接触插塞204和第二接触插塞205。
如图11所示，在所述第二介电层207中形成第一凹槽208，所述第一凹槽208内形成有第一阻挡层209，所述第一阻挡层209至少保形地覆盖所述第一凹槽208的侧壁。
具体的，本实施例中，参考图11所示，刻蚀第二介电层207并停止在第一刻蚀停止层206的表面上，形成第一凹槽208；在第一凹槽208内形成第一阻挡层209，第一阻挡层209保形地覆盖第一凹槽208的内表面；刻蚀去除第一凹槽208底面的部分第一阻挡层209形成开窗，并停止在第一刻蚀停止层206的表面上；从所述开窗向下刻蚀所述第一刻蚀停止层206并停止在第一接触插塞204上，形成第一通孔211a。如此，工艺较为简单，且有助于节省掩模版。
本实施例中，第二介电层207和第一刻蚀停止层206的刻蚀选择比范围可以为3：1~5：1，如此可以确保第二介电层207的刻蚀可以停止在第一刻蚀停止层206上。示例性的，第二介电层207的材料可以为掺氟的硅酸盐玻璃，第一刻蚀停止层206的材料可以为氧化硅。第一刻蚀停止层206的厚度可以为5nm~10nm，但不限于此。
本实施例中，第一凹槽208的深度与第二介电层207的厚度相等，第一阻挡层209会包覆后续形成的第一位线的侧壁和部分底面。在其它实施例中，第一凹槽208的深度也可以小于第二介电层207的厚度，第一通孔211a可以从第一凹槽208的底面延伸至第一接触插塞204的表面。
在其它实施例中，可以在第二介电层207中形成第一凹槽208；在第二介电层207上形成图形化的掩模层，所述图形化的掩模层露出第一凹槽208的部分底面；以所述图形化的掩模层为掩模，继续向下刻蚀直到露出第一接触插塞204，形成第一通孔211a；形成第一阻挡层209，第一阻挡层209覆盖第一凹槽208和第一通孔211a的内表面；去除第一通孔211a底面的第一阻挡层以便后续形成的第一导电柱可以与第一接触插塞204电连接。如此，第一阻挡层209可以覆盖第一凹槽208和第一通孔211a的侧壁以及覆盖第一凹槽208和第一通孔211a之间的台阶表面。
如图12所示，在第一通孔211a和第一凹槽208内填充导电材料，在第一通孔211a内形成第一导电柱211和在第一凹槽208内形成第一位线210，第一导电柱211的两端分别连接第一接触插塞204和第一位线210。
本实施例中，第一导电柱211和第一位线210在同一工艺步骤中形成，两者为一体成型结构。第一导电柱211和第一位线210的材料均可以包括铜，但不限于此。
如图12所示，所述第一位线210和第一导电柱211均与所述第一接触插塞204位置对应，且所述第一位线210通过所述第一导电柱211、所述第一接触插塞204与所述第一存储管的第二源漏区201a连接。
本实施例中，可以在第二介电层207中形成多条第一位线210，参考图2所示，多个第一位线210均可以沿第一方向延伸，一个有源区201上的所有第一接触插塞204可以电连接同一条第一位线210，从而一个有源区201所有第一存储管的第二源漏区201a可以连接同一条第一位线210。
如图13所示，在所述第二介电层207上形成第四介电层214。
具体的，可以在所述第二介电层207上形成第三介电层212，第三介电层212覆盖第二介电层207、第一位线210和第一阻挡层209，第三介电层212用于增加第二介电层207和第四介电层214之间的绝缘距离，以增加下层第一位线210和后续形成的上层的第二位线218之间的绝缘距离；在所述第三介电层212上形成第二刻蚀停止层213，第二刻蚀停止层213覆盖第三介电层212；在第二刻蚀停止层213上形成第四介电层214，第四介电层覆盖第二刻蚀停止层213。
参考图14和图15所示，在所述第四介电层214中形成有第二凹槽215，所述第二凹槽215内形成有第二阻挡层216，所述第二阻挡层216保形地覆盖所述第二凹槽215的内表面；在所述第二凹槽215的底面的所述第二阻挡层216中形成开口。
其中，如图14所示，形成第二凹槽215的方法可以包括：刻蚀第四介电层214并停止在第二刻蚀停止层213的表面上，形成第二凹槽215。第四介电层214和第二刻蚀停止层213的刻蚀选择比范围可以为3：1~5：1，如此可以确保第四介电层214的刻蚀可以停止在第二刻蚀停止层213的表面上。示例性的，第四介电层214的材料可以为掺氟的硅酸盐玻璃，第二刻蚀停止层213的材料可以为氧化硅。第二刻蚀停止层213的厚度可以为5nm~10nm，但不限于此。
参考图15所示，从所述开口向下自对准刻蚀所述第二介电层207形成第二通孔217，在刻蚀形成第二通孔217的过程中，所述第一阻挡层209限定所述第二通孔217的侧壁形成位置，所述第二通孔217露出所述第一阻挡层209的部分侧壁。
具体的，从所述开口向下自对准刻蚀第二刻蚀停止层213、第三介电层212、第二介电层207和第一刻蚀停止层206并露出第二接触插塞205，形成第二通孔217。
本实施例中，所述第二凹槽215和所述第二通孔217均与所述第二接触插塞205位置对应。在刻蚀形成第二通孔217的过程中，第二阻挡层216作为掩模，第二沟槽215内第二阻挡层216的开口限定了第二通孔217的开口位置，在刻蚀第二介电层207时，第一阻挡层209限定第二通孔217的侧壁位置，第二通孔217与第一位线210为自对准关系。
需要说明的是，如图15所示，第二凹槽215内第二阻挡层216的开口在第二介电层207中的正投影与第一位线210之间具有大于零的间距，如此可以避免第一位线210与后续形成的第二导电柱和第二位线电连接，该开口的具体位置和大小可以根据相邻两根第一位线之间的间距以及光刻过程中的overlay决定。
如图5所示，在第二通孔217内形成第二导电柱219以及在第二凹槽215内形成第二位线218，第二位线218通过第二导电柱219与第二存储管的第二源漏区201b电连接。
如图15和图5所示，本实施例中，相邻两个有源区201的相邻两个组对存储单元对应的两条第一位线210侧壁上的第一阻挡层209共同限定一个第二通孔217的形成位置，如此第二通孔217内的第二导电柱219的侧壁可以与相邻两条第一位线210侧壁上的第一阻挡层209均相贴，从而可以缩小第二导电柱219与相邻两条第一位线210之间的距离，进而可以缩小第二位线218与相邻两条第一位线210之间的距离，有利于进一步缩小存储器的尺寸（指面积）。
本实施例中，第二导电柱219和第二位线218与第二接触插塞205位置对应。第二位线218通过第二导电柱219和第二接触插塞205与第二存储管的第二源漏区201b电连接。
本实施例中，可以在第四介电层中形成多个第二凹槽215和多个第二位线218，参考图2所示，多条第二位线218均可以沿第一方向延伸，一个有源区201上的第二接触插塞205可以电连接同一条第二位线218，从而一个有源区201上第二存储管的第二源漏区201b可以连接同一条第二位线218。
本申请的组对结构非易失性存储器及其制作方法中，第一位线210和第二位线218分别设置在第第二介电层207中以及位于第二介电层207上的第四介电层214中，第二通孔217的形成位置由第一位线210侧壁上的第一阻挡层209和第四介电层214中的第二阻挡层216共同限定，第二通孔217自对准于第一位线210，第二导电柱219填充在第二通孔217内，第二位线218位于第二导电柱219的正上方，从而第二导电柱219和第二位线218自对准于第一位线210，与第一位线和第二位线间隔设置在同一介电层中的技术方案相比，可以在不缩小位线线宽的情况下、以及在选中位线与非选中位线之间绝缘距离也可以得到保证的情况下，缩短第一位线和第二位线之间的间距，例如在组对结构非易失性存储器的俯视面内，第一位线210和第二位线218可以相接甚至交叠，进而可以缩小存储单元对应连接的位线占用的面积，例如可以缩小25%~50%，可以缩小组对结构非易失性存储器的尺寸，使得组对结构非易失性存储器可随着工艺技术的迭代持续微缩。
需要说明的是，本说明书采用递进的方式描述，在后描述的组对结构非易失性存储器的制作方法重点说明的都是与在前描述的组对结构非易失性存储器的不同之处，各个部分之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (18)
1.一种组对结构非易失性存储器的制作方法，所述组对结构非易失性存储器包括组对存储单元，所述组对存储单元包括第一存储管和第二存储管，所述第一存储管的第一源漏区与所述第二存储管的第一源漏区相连接，其特征在于，所述组对结构非易失性存储器的制作方法包括：
提供基底，所述基底包括有源区，所述有源区包括所述第一存储管的第二源漏区以及所述第二存储管的第二源漏区；
在所述基底上形成第二介电层，所述第二介电层中形成有第一位线，所述第一位线与所述第一存储管的第二源漏区电连接，所述第一位线与所述第二介电层之间形成有第一阻挡层，所述第一阻挡层至少包覆所述第一位线的侧壁；
在所述第二介电层上形成第四介电层；
在所述第四介电层中形成有第二凹槽，所述第二凹槽内形成有第二阻挡层，所述第二阻挡层保形地覆盖所述第二凹槽的内表面；
在所述第二凹槽的底面的所述第二阻挡层中形成开口；
从所述开口向下自对准刻蚀所述第二介电层形成第二通孔，在刻蚀形成所述第二通孔的过程中，所述第一阻挡层限定所述第二通孔的侧壁形成位置，所述第二通孔露出所述第一阻挡层的部分侧壁；以及
在所述第二通孔内形成第二导电柱以及在所述第二凹槽内形成第二位线，所述第二位线通过所述第二导电柱与所述第二存储管的第二源漏区电连接。
2.如权利要求1所述的组对结构非易失性存储器的制作方法，其特征在于，还包括：
在所述基底上形成第二介电层之前，在所述基底上形成第一介电层；
在所述第一介电层中形成第一接触插塞和第二接触插塞，所述第一接触插塞与所述第一存储管的第二源漏区电连接，所述第二接触插塞与所述第二存储管的第二源漏区电连接；
其中，所述第一位线与所述第一接触插塞位置对应，且所述第一位线通过所述第一接触插塞与所述第一存储管的第二源漏区连接；所述第二凹槽和所述第二通孔均与所述第二接触插塞位置对应，所述第二导电柱与所述第二接触插塞连接。
3.如权利要求2所述的组对结构非易失性存储器的制作方法，其特征在于，在所述基底上形成第二介电层的方法包括：
在所述第一介电层上形成第二介电层，所述第二介电层覆盖所述第一介电层、所述第一接触插塞和所述第二接触插塞；
在所述第二介电层中形成第一凹槽，所述第一凹槽内形成有第一阻挡层，所述第一阻挡层至少保形地覆盖所述第一凹槽的侧壁；以及
在所述第一凹槽内形成第一位线，所述第一位线与所述第一接触插塞电连接。
4.如权利要求3所述的组对结构非易失性存储器的制作方法，其特征在于，还包括：
在所述第一介电层中形成第一接触插塞和第二接触插塞之后、在所述基底上形成第二介电层之前，在所述第一介电层上形成第一刻蚀停止层；其中，刻蚀所述第二介电层形成所述第一凹槽时，刻蚀停止在所述第一刻蚀停止层表面。
5.如权利要求4所述的组对结构非易失性存储器的制作方法，其特征在于，还包括：
在所述基底上形成第二介电层之后、在所述第二介电层上形成第四介电层之前，在所述第二介电层上形成第三介电层，所述第三介电层覆盖所述第二介电层、所述第一位线和所述第一阻挡层；
在所述第三介电层上形成第二刻蚀停止层，所述第二刻蚀停止层覆盖所述第三介电层；
其中，在刻蚀所述第四介电层形成所述第二凹槽时，刻蚀停止在所述第二刻蚀停止层的表面上。
6.如权利要求5所述的组对结构非易失性存储器的制作方法，其特征在于，所述第二介电层和所述第一刻蚀停止层的刻蚀选择比以及所述第四介电层与所述第二刻蚀停止层的刻蚀选择比均在3：1~5：1的范围内。
7.如权利要求1至6任一项所述的组对结构非易失性存储器的制作方法，其特征在于，所述组对结构非易失性存储器包括阵列排布的多个组对存储单元；所述基底包括多个沿第一方向延伸的所述有源区；所述第二介电层中的所述第一位线的数量为多个，多条所述第一位线均沿第一方向延伸；所述从所述开口向下自对准刻蚀所述第二介电层形成第二通孔的步骤中，相邻两条第一位线侧壁上的所述第一阻挡层共同限定一个所述第二通孔的形成位置，所述第二导电柱的侧壁与所述相邻两条第一位线侧壁上的第一阻挡层均相贴。
8.一种组对结构非易失性存储器，所述组对结构非易失性存储器包括组对存储单元，所述组对存储单元包括第一存储管和第二存储管，所述第一存储管的第一源漏区与所述第二存储管的第一源漏区相连接，其特征在于，所述组对结构非易失性存储器包括：
基底，所述基底包括有源区，所述有源区包括所述第一存储管的第二源漏区以及所述第二存储管的第二源漏区；
第二介电层，位于所述基底上；
第一位线，形成在所述第二介电层中，与所述第一存储管的第二源漏区电连接；
第一阻挡层，位于所述第一位线与所述第二介电层之间，至少包覆所述第一位线的侧壁；
第四介电层，形成在所述第二介电层上，所述第四介电层中形成有第二凹槽；
第二阻挡层，保形地覆盖所述第二凹槽的部分内表面，且在所述第二凹槽的底面具有开口；
第二通孔，与所述开口相对准，贯穿所述第二介电层；
第二导电柱，填充于所述第二通孔内且与所述第二存储管的第二源漏区电连接，所述第二导电柱的侧壁与所述第一阻挡层的侧壁相贴；以及
第二位线，填充于所述第二凹槽内且与所述第二导电柱连接。
9.如权利要求8所述的组对结构非易失性存储器，其特征在于，所述组对结构非易失性存储器包括阵列排布的多个组对存储单元；所述基底包括多个有源区，多个所述有源区之间通过隔离结构隔离；多个所述有源区沿第一方向延伸；所述第一位线和所述第二位线的数量均为多条且均沿所述第一方向延伸；一条所述第一位线电连接一所述有源区的所有所述第一存储管的第二源漏区，一条所述第二位线电连接一所述有源区的所有所述第二存储管的第二源漏区。
10.如权利要求9所述的组对结构非易失性存储器，其特征在于，一个所述第二导电柱位于相邻两条第一位线之间，且所述第二导电柱的侧壁与所述相邻两条第一位线的侧壁上的第一阻挡层均相贴。
11.如权利要求8所述的组对结构非易失性存储器，其特征在于，还包括：
第一介电层，位于所述基底和所述第二介电层之间；
第一接触插塞，形成在所述第一介电层中，与所述第一位线以及所述第一存储管的第二源漏区电连接；以及
第二接触插塞，形成在所述第一介电层中，与所述第二导电柱以及所述第二存储管的第二源漏区电连接。
12.如权利要求11所述的组对结构非易失性存储器，其特征在于，所述第一接触插塞和所述第二接触插塞均部分位于所述有源区上方且部分延伸至所述有源区侧边的隔离结构上方。
13.如权利要求12所述的组对结构非易失性存储器，其特征在于，所述第一接触插塞和所述第二接触插塞的横截面均为长条状且沿所述有源区的延伸方向的垂向伸长。
14.如权利要求11所述的组对结构非易失性存储器，其特征在于，还包括：
第一刻蚀停止层，位于所述第一介电层和所述第二介电层之间；
第一导电柱，贯穿所述第一刻蚀停止层，电连接所述第一接触插塞和所述第一位线；
第二刻蚀停止层，位于所述第二介电层和所述第四介电层之间；以及
第三介电层，位于所述第二介电层和所述第二刻蚀停止层之间；
其中，所述第二导电柱贯穿所述第二刻蚀停止层、所述第三介电层、所述第二介电层和所述第一刻蚀停止层。
15.如权利要求14所述的组对结构非易失性存储器，其特征在于，所述第一导电柱和所述第二导电柱的横截面形状均为正方形、长方形或圆形。
16.如权利要求8所述的组对结构非易失性存储器，其特征在于，所述第二介电层和所述第四介电层的材料为掺氟的硅酸盐玻璃。
17.如权利要求8所述的组对结构非易失性存储器，其特征在于，所述第一阻挡层和所述第二阻挡层的厚度在10nm~50nm的范围内。
18.如权利要求8至17任一项所述的组对结构非易失性存储器，其特征在于，在所述组对结构非易失性存储器的俯视面内，同一所述组对存储单元连接的所述第一位线与所述第二位线相接或交叠。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310926358.6A CN116648071B (zh) | 2023-07-27 | 2023-07-27 | 组对结构非易失性存储器及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310926358.6A CN116648071B (zh) | 2023-07-27 | 2023-07-27 | 组对结构非易失性存储器及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116648071A true CN116648071A (zh) | 2023-08-25 |
| CN116648071B CN116648071B (zh) | 2023-10-20 |
Family
ID=87625138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310926358.6A Active CN116648071B (zh) | 2023-07-27 | 2023-07-27 | 组对结构非易失性存储器及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116648071B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116940120A (zh) * | 2023-09-18 | 2023-10-24 | 上海领耐半导体技术有限公司 | 组对结构的nor闪存及其制作方法 |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020109170A1 (en) * | 2000-05-10 | 2002-08-15 | Tang Sanh D. | Double sided container capacitor for DRAM cell array and method of forming same |
| CN101308851A (zh) * | 2007-05-17 | 2008-11-19 | 力晶半导体股份有限公司 | 与非栅型非易失性存储器及其制造方法 |
| US20120241978A1 (en) * | 2011-03-22 | 2012-09-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| CN111863723A (zh) * | 2019-04-30 | 2020-10-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN114446956A (zh) * | 2020-11-05 | 2022-05-06 | 长鑫存储技术有限公司 | 存储器及其制备方法 |
| CN114613775A (zh) * | 2022-05-16 | 2022-06-10 | 广州粤芯半导体技术有限公司 | 非易失性存储器及其版图结构 |
| CN114765042A (zh) * | 2021-09-28 | 2022-07-19 | 杭州存对半导体技术有限公司 | 组对结构的单管非易失性存储单元阵列及其操作方法 |
| CN115394331A (zh) * | 2022-10-31 | 2022-11-25 | 杭州领开半导体技术有限公司 | 组对结构非易失性存储器的局部位线选择电路及操作方法 |
| CN115440737A (zh) * | 2022-11-09 | 2022-12-06 | 杭州领开半导体技术有限公司 | 组对结构非易失性存储器件及其制作方法 |
| CN115472622A (zh) * | 2022-09-15 | 2022-12-13 | 杭州领开半导体技术有限公司 | 组对结构非易失性存储器的制作方法 |
| US20220406789A1 (en) * | 2021-06-18 | 2022-12-22 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
| US20230120682A1 (en) * | 2021-10-15 | 2023-04-20 | Samsung Electronics Co., Ltd. | Semiconductor devices |
-
2023
- 2023-07-27 CN CN202310926358.6A patent/CN116648071B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020109170A1 (en) * | 2000-05-10 | 2002-08-15 | Tang Sanh D. | Double sided container capacitor for DRAM cell array and method of forming same |
| CN101308851A (zh) * | 2007-05-17 | 2008-11-19 | 力晶半导体股份有限公司 | 与非栅型非易失性存储器及其制造方法 |
| US20120241978A1 (en) * | 2011-03-22 | 2012-09-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| CN111863723A (zh) * | 2019-04-30 | 2020-10-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN114446956A (zh) * | 2020-11-05 | 2022-05-06 | 长鑫存储技术有限公司 | 存储器及其制备方法 |
| US20220406789A1 (en) * | 2021-06-18 | 2022-12-22 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
| CN114765042A (zh) * | 2021-09-28 | 2022-07-19 | 杭州存对半导体技术有限公司 | 组对结构的单管非易失性存储单元阵列及其操作方法 |
| US20230120682A1 (en) * | 2021-10-15 | 2023-04-20 | Samsung Electronics Co., Ltd. | Semiconductor devices |
| CN114613775A (zh) * | 2022-05-16 | 2022-06-10 | 广州粤芯半导体技术有限公司 | 非易失性存储器及其版图结构 |
| CN115472622A (zh) * | 2022-09-15 | 2022-12-13 | 杭州领开半导体技术有限公司 | 组对结构非易失性存储器的制作方法 |
| CN115394331A (zh) * | 2022-10-31 | 2022-11-25 | 杭州领开半导体技术有限公司 | 组对结构非易失性存储器的局部位线选择电路及操作方法 |
| CN115440737A (zh) * | 2022-11-09 | 2022-12-06 | 杭州领开半导体技术有限公司 | 组对结构非易失性存储器件及其制作方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116940120A (zh) * | 2023-09-18 | 2023-10-24 | 上海领耐半导体技术有限公司 | 组对结构的nor闪存及其制作方法 |
| CN116940120B (zh) * | 2023-09-18 | 2024-01-05 | 上海领耐半导体技术有限公司 | 组对结构的nor闪存及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116648071B (zh) | 2023-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN113053894B (zh) | 半导体存储装置 | |
| US9406688B2 (en) | Vertical structure non-volatile memory device having insulating regions that are formed as air gaps | |
| KR20190083164A (ko) | 반도체 메모리 장치 | |
| US20090121269A1 (en) | Integrated circuit comprising a transistor and a capacitor, and fabrication method | |
| CN112071841A (zh) | 半导体结构及其形成方法 | |
| US11665902B2 (en) | Semiconductor storage device and manufacturing method thereof | |
| CN112534576B (zh) | 用于三维存储设备中的中心阶梯结构的底部选择栅极触点 | |
| JP2008066724A (ja) | 集積メモリセルアレイ | |
| CN111223870B (zh) | 3d存储器件及其制造方法 | |
| CN116648071B (zh) | 组对结构非易失性存储器及其制作方法 | |
| US7320934B2 (en) | Method of forming a contact in a flash memory device | |
| CN113161355A (zh) | 半导体存储器件 | |
| KR100391984B1 (ko) | 다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그제조방법 | |
| TWI512948B (zh) | 製造高集積度半導體裝置的方法以及利用該方法製成的半導體裝置 | |
| CN114420694A (zh) | 半导体存储器 | |
| KR20210047032A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20170128670A (ko) | 반도체 소자 | |
| CN1828900B (zh) | 含具有垂直栅电极的晶体管的半导体器件及其制造方法 | |
| KR20190123170A (ko) | 반도체 소자의 제조 방법 | |
| CN112310096A (zh) | 半导体装置 | |
| US20220285372A1 (en) | Semiconductor memory device and method of manufacturing the semiconductor memory device | |
| CN113192964B (zh) | 3d存储器件及其制造方法 | |
| US7157333B1 (en) | Non-volatile memory and fabricating method thereof | |
| TWI783212B (zh) | 字元線結構、記憶元件及其製造方法 | |
| US6753252B2 (en) | Contact plug formation for devices with stacked capacitors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |